CN117316769A - 一种自对准的碳化硅mosfet器件及其制备方法 - Google Patents
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Abstract
本发明提供了一种自对准的碳化硅MOSFET器件及其制备方法。本发明通过一种完全自对准的掩膜形成方式，使碳化硅MOSFET器件的基区、源区、体区、沟道区的对准偏差均为0，可有效缩减平面型碳化硅MOSFET器件的元胞尺寸，从而提高其元胞密度。根据此制备方法得到的碳化硅MOSFET器件具有宽度随着深度增加而逐渐变宽的JFET区，从而降低了JFET区的导通电阻，增强器件导通电流的能力。
Description
技术领域
本发明涉及半导体器件技术领域，具体涉及一种自对准的碳化硅MOSFET器件及其制备方法。
背景技术
碳化硅作为第三代半导体材料之一，与硅相比有诸多优点，如禁带宽度大、临界击穿电场强度高、热导率高、载流子饱和漂移速率高、化学性能稳定，因此碳化硅功率器件在高温、高频、大功率的电力电子领域有巨大的应用优势。全碳化硅功率模块与硅IGBT模块相比，电能损耗更小，体积更小，更适合在高温下应用。碳化硅MOSFET已广泛应用于高端的开关电源、新能源汽车OBC中，在新能源汽车主电驱和高功率逆变器方面有极大的应用优势。
碳化硅MOSFET是全碳化硅功率模块的重要组成部分，其效率和可靠性至关重要。缩减元胞尺寸是提升碳化硅MOSFET效率的有效手段，然而当平面型元胞尺寸缩减至一定程度后，工艺加工能力制约了元胞尺寸的进一步缩减。由于各个光刻层之间套准偏差的存在，需要在芯片设计时给予各层之间足够的对准偏差余量，阻碍了元胞缩小的进程。
此外，由于传统碳化硅MOSFET需要高能的阱区离子注入，因此JFET区在大约中等深度处的宽度较窄，阻碍了JFET区处电子的扩展，进而增加了JFET区的导通电阻。
因此，目前的碳化硅MOSFET仍有待改进。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提供一种自对准的碳化硅MOSFET器件及其制备方法。该制备方法提供了一种完全自对准的掩膜形成方式，使基区、源区、体区、沟道区的对准偏差均为0，有效缩减平面型碳化硅MOSFET器件的元胞尺寸，从而提高其元胞密度。根据此制备方法得到的碳化硅MOSFET器件具有宽度随着深度增加而逐渐变宽的JFET区，从而降低了JFET区的导通电阻，增强器件导通电流的能力。
在本发明的一个方面，本发明提供了一种制备自对准的碳化硅MOSFET器件的方法，
包括以下步骤：
S1.在第一导电类型碳化硅衬底上生长第一导电类型碳化硅外延层；
S2.在所述第一导电类型碳化硅外延层上形成掩膜层，所述掩膜层包括第一掩膜层和第二掩膜层，所述第一掩膜层与所述第一导电类型碳化硅外延层接触设置，所述第二掩膜层设置在所述第一掩膜层远离所述第一导电类型碳化硅衬底的表面上；
S3.利用所述掩膜层采用自对准方式通过离子注入形成第二导电类型基区和第一导电类型源区；
S4.在所述掩膜层的侧面形成侧墙，以所述侧墙的侧面为自对准条件去除未被所述侧墙覆盖的所述第一导电类型源区部分，通过离子注入在所述第二导电类型基区中形成第二导电类型体区；
S5.去除所述第一掩膜层的边缘部分得到第三掩膜层，所述第三掩膜层在所述第二掩膜层上的正投影的边缘线位于所述第二掩膜层内部，所述第三掩膜层和所述第二掩膜层构成自对准沟道掩膜；
S6.利用所述自对准沟道掩膜通过带有倾斜角度的离子注入形成第二导电类型沟道区；
S7.去除所述自对准沟道掩膜。
本发明通过双层掩膜层进行第一导电类型源区和第二导电类型基区注入掺杂，再通过侧墙生长-回刻蚀的方式获得第二导电类型体区注入掩膜并进行第二导电类型体区注入掺杂，以及通过刻蚀速率可控的工艺对第一掩膜层进行刻蚀，使其收缩至初始掩膜层边界内部，再通过带倾斜角度的离子注入完成第二导电类型沟道区注入。该方法使基区、源区、体区、沟道区实现零对准偏差，从而使元胞尺寸得以进一步缩减，同时通过带倾斜角度的低能量离子注入完成碳化硅MOSFET器件的沟道区域掺杂，实现沟道区长度和掺杂浓度都能够被精确的控制，并通过刻蚀去除部分源区材料，从而避免源区和体区的重叠，同时实现良好的源区和体区欧姆接触。
根据本发明的实施例，步骤S2中，所述第一掩膜层为氧化硅层，所述第二掩膜层为多晶硅层。
根据本发明的实施例，所述第一掩膜层的厚度为0.5-1.0μm，所述第二掩膜层的厚度为1.0-1.5μm，所述掩膜层的总厚度不低于2.0μm。
根据本发明的实施例，步骤S4中，所述侧墙通过第一掩膜层材料生长、回刻蚀形成。
根据本发明的实施例，步骤S5中，所述第三掩膜层边界与所述第二掩膜层边界间的距离大于或等于所述第二导电类型沟道区的长度。
根据本发明的实施例，步骤S6中，注入离子的倾斜角度相对于所述第一导电类型碳化硅衬底顶面的垂直方向为5-85°，注入次数至少为两次。
根据本发明的实施例，制备自对准的碳化硅MOSFET器件的方法还包括：
S8.在所述第一导电类型碳化硅外延层远离所述第一导电类型碳化硅衬底的表面上形成栅介质层，所述栅介质层覆盖部分所述第一导电类型碳化硅外延层、所述沟道和部分所述第一导电类型源区的表面；
在所述栅介质层远离所述第一导电类型碳化硅衬底的表面上形成栅极；
在所述栅极远离所述第一导电类型碳化硅衬底的表面以及所述第一导电类型碳化硅外延层远离所述第一导电类型碳化硅衬底的表面上形成层间介质层；
S9.在所述层间介质层内形成接触孔；
S10.在所述接触孔内形成欧姆接触金属层，所述欧姆接触金属层与所述接触孔暴露出的所述第二导电类型体区的表面和部分所述第一导电类型源区形成欧姆接触；
S11.在所述接触孔中形成源极，使得所述源极通过所述接触孔与所述欧姆接触金属层电性连接，在所述第一导电类型碳化硅衬底远离所述第一导电类型碳化硅外延层的表面上形成漏极。
根据本发明的实施例，步骤S8中，所述栅介质层通过热氧化、LPCVD、PECVD、ALD中的至少一种方式形成。
在本发明的另一方面，本发明提供了一种自对准的碳化硅MOSFET器件，所述碳化硅MOSFET器件根据前述的方法得到。
发明人发现，该碳化硅MOSFET器件结构简洁，基区、源区、体区、沟道区均为自对准结构，使JFET区的宽度随着深度的增加而增加，有利于JFET区电流的扩展，从而降低器件的导通电阻。
根据本发明的实施例，所述第二导电类型沟道区满足以下条件的至少一种：
所述第二导电类型沟道区与所述第二导电类型基区电联通；
所述第二导电类型沟道区远离所述第一导电类型碳化硅衬底的表面与所述第一导电类型源区远离所述第一导电类型碳化硅衬底的表面齐平，所述第二导电类型沟道区靠近所述第一导电类型碳化硅衬底的表面与所述第一导电类型碳化硅衬底之间的垂直间距小于所述第一导电类型源区靠近所述第一导电类型碳化硅衬底的表面与所述第一导电类型碳化硅衬底之间的垂直间距。
根据本发明的实施例，所述第二导电类型体区靠近所述第一导电类型碳化硅衬底的表面与所述第一导电类型碳化硅衬底之间的垂直间距大于或等于所述第二导电类型基区靠近所述第一导电类型碳化硅衬底的表面与所述第一导电类型碳化硅衬底之间的垂直间距。
根据本发明的实施例，第一导电类型和第二导电类型中的一个为n型导电(即电子导电)，第一导电类型和第二导电类型中的另一个为p型导电(即空穴导电)。具体的，第一导电类型为n型导电，第二导电类型为p型导电；或者第二导电类型为n型导电，第一导电类型为p型导电。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1、图2、图3、图4、图6分别显示了本发明实施例中制备自对准的碳化硅MOSFET器件的方法的流程示意图；
图5显示了本发明实施例中制备自对准的碳化硅MOSFET器件的方法中的离子注入方向。其中，从左至右依次对应条形元胞、四边形元胞和六边形元胞。
具体实施方式
下面详细描述本发明的实施例。下面描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。实施例中未注明具体技术或条件的，按照本领域内的文献所描述的技术或条件或者按照产品说明书进行。所用试剂或仪器未注明生产厂商者，均为可以通过市购获得的常规产品。
在本发明的一方面，本发明提供了一种制备自对准的碳化硅MOSFET器件的方法。根据本发明的实施例，参见图1-6，该方法包括以下步骤：
S1.在第一导电类型碳化硅衬底100上生长第一导电类型碳化硅外延层200。
根据本发明的实施例，形成第一导电类型碳化硅外延层200的方法可以为外延形成，具体的，可以通过沉积方法形成，包括但不限于化学气相沉积(CVD)等，具体如金属有机化合物化学气相沉淀(MOCVD)等。
S2.在所述第一导电类型碳化硅外延层200上形成掩膜层，所述掩膜层包括第一掩膜层500和第二掩膜层600，所述第一掩膜层500与所述第一导电类型碳化硅外延层200接触设置，所述第二掩膜层600设置在所述第一掩膜层500远离所述第一导电类型碳化硅衬底100的表面上。
根据本发明的实施例，所述掩膜层的形成方法可以为光刻、刻蚀(如湿法刻蚀或干法刻蚀等)等。所述第一掩膜层材料可为氧化硅，所述第二掩膜层材料可为多晶硅，但不限于这两种材料。所述第一掩膜层的厚度为0.5-1.0μm，如0.5μm、0.6μm、0.7μm、0.8μm、0.9μm、1.0μm等。所述第二掩膜层的厚度为1.0-1.5μm，如1.0μm、1.1μm、1.2μm、1.3μm、1.4μm、1.5μm等。所述掩膜层的总厚度不低于2.0μm，如总厚度为2.0μm、2.1μm、2.2μm、2.3μm、2.4μm、2.5μm等。
S3.利用所述掩膜层采用自对准方式通过离子注入形成第二导电类型基区300和第一导电类型源区400，结构示意图参见图1。由此保证第二导电类型基区和第一导电类型源区实现零对准偏差，利用元胞尺寸的进一步缩减。
需要说明的是，后面均以图1所述的结构为基础进行后续步骤的示例说明。
S4.在所述掩膜层的侧面形成侧墙700，以所述侧墙的侧面为自对准条件去除未被所述侧墙覆盖的所述第一导电类型源区部分410，通过离子注入在所述第二导电类型基区300中形成第二导电类型体区310，结构示意图参见图2。由此避免了第二导电类型体区和第一导电类型源区的重叠，如此可有效缩小该MOSFET器件的元胞尺寸，进而有效提升MOSFET器件的效率。
根据本发明的实施例，所述侧墙700的形成方式包括但不限于通过第一掩膜层材料生长、回刻蚀形成。
S5.去除所述第一掩膜层500的边缘部分得到第三掩膜层510，所述第三掩膜层510在所述第二掩膜层上的正投影的边缘线位于所述第二掩膜层内部，所述第三掩膜层510和所述第二掩膜层600构成自对准沟道掩膜，结构示意图参见图3。
根据本发明的实施例，可使用缓冲氧化物刻蚀溶液去除所述第一掩膜层的边缘部分，可降低对掩膜材料的腐蚀速度，从而精确控制刻蚀后第一掩膜层的边界，也使得后续沟道区的形状与所设计的形状更接近。所述缓冲氧化物刻蚀溶液包括但不限于氢氟酸溶液。所述第三掩膜层边界与所述第二掩膜层边界间的距离大于或等于所述第二导电类型沟道区的长度。
S6.利用所述自对准沟道掩膜通过带有倾斜角度的离子注入形成第二导电类型沟道区800，结构示意图参见图4。通过单独的沟道离子注入，可实现长度和掺杂浓度都能被准确控制的沟道区。同时因第二导电类型基区和第一导电类型源区使用同一掩膜层经垂直离子注入形成，使得此步骤中倾斜注入的离子不必包含高能量的离子注入，可采用散射较小的低能离子注入。
根据本发明的实施例，注入离子的倾斜角度(θ)相对于所述第一导电类型碳化硅衬底顶面的垂直方向为5-85°，注入次数至少为两次。具体而言，碳化硅MOSFET器件可采用条形、四边形或六角形元胞结构，如图5所示。当采用条形元胞结构时，需要在AA’方向进行两次带有倾斜角度的离子注入；若采用四边形元胞结构时，需要分别在BB’、CC’方向进行两次带有倾斜角度的离子注入；若采用六边形元胞结构时，需要分别在DD’、EE’、FF’方向进行两次带有倾斜角度的离子注入。
S7.去除所述自对准沟道掩膜。
根据本发明的实施例，可通过湿法刻蚀去除所有自对准沟道掩膜。
根据本发明的实施例，制备自对准的碳化硅MOSFET器件的方法还包括：
S8.在所述第一导电类型碳化硅外延层200远离所述第一导电类型碳化硅衬底100的表面上形成栅介质层900，所述栅介质层900覆盖部分所述第一导电类型碳化硅外延层200、所述第二导电类型沟道区800和部分所述第一导电类型源区400的表面；
在所述栅介质层900远离所述第一导电类型碳化硅衬底100的表面上形成栅极1000；
在所述栅极1000远离所述第一导电类型碳化硅衬底100的表面以及所述第一导电类型碳化硅外延层200远离所述第一导电类型碳化硅衬底100的表面上形成层间介质层1100。
根据本发明的实施例，所述栅介质层可通过热氧化、LPCVD(低压化学气相沉积)、PECVD(等离子增强化学气相沉积)、ALD(原子层沉积)中的至少一种方式形成。其中热氧化方法包括但不限于干氧化法或湿氧化法等。本领域技术人员可以根据实际需要灵活选择具体的形成条件和参数。所述栅极可为多晶硅栅电极，其可由原位掺杂形成，或非掺杂多晶硅通过掺杂形成。
S9.在所述层间介质层1100内形成接触孔。
S10.在所述接触孔内形成欧姆接触金属层1200，所述欧姆接触金属层1200与所述接触孔暴露出的所述第二导电类型体区310的表面和部分所述第一导电类型源区400形成欧姆接触。
S11.在所述接触孔中形成源极1300，使得所述源极1300通过所述接触孔与所述欧姆接触金属层1200电性连接，在所述第一导电类型碳化硅衬底100远离所述第一导电类型碳化硅外延层200的表面上形成漏极1400，结构示意图参见图6。
在本发明的另一个方面，本发明提供了一种自对准的碳化硅MOSFET器件，所述碳化硅MOSFET器件根据前述的方法制备得到。
根据本发明的实施例，所述第二导电类型沟道区800满足以下条件的至少一种：
所述第二导电类型沟道区800与所述第二导电类型基区300电联通；
所述第二导电类型沟道区800远离所述第一导电类型碳化硅衬底100的表面与所述第一导电类型源区400远离所述第一导电类型碳化硅衬底100的表面齐平，所述第二导电类型沟道区800靠近所述第一导电类型碳化硅衬底100的表面与所述第一导电类型碳化硅衬底100之间的垂直间距小于所述第一导电类型源区400靠近所述第一导电类型碳化硅衬底100的表面与所述第一导电类型碳化硅衬底100之间的垂直间距。由此实现第二导电类型沟道区和第二导电类型基区电联通，以及宽度随着深度增加而逐渐变宽的JFET区。
根据本发明的实施例，所述第二导电类型体区310靠近所述第一导电类型碳化硅衬底100的表面与所述第一导电类型碳化硅衬底100之间的垂直间距大于或等于所述第二导电类型基区300靠近所述第一导电类型碳化硅衬底100的表面与所述第一导电类型碳化硅衬底100之间的垂直间距。
根据本发明的实施例，上述第一导电类型和第二导电类型可以为N型导电和P型导电，即第一导电类型为N型导电，第二导电类型为P型导电，或者，第一导电类型为P型导电，第二导电类型为N型导电。
综上，本发明实施例提供的制备自对准的碳化硅MOSFET器件的方法，通过双层掩膜层进行第一导电类型源区和第二导电类型基区注入掺杂，再通过侧墙生长-回刻蚀的方式获得第二导电类型体区注入掩膜并进行第二导电类型体区注入掺杂，以及通过刻蚀速率可控的工艺对第一掩膜层进行刻蚀，使其收缩至初始掩膜层边界内部，再通过带倾斜角度的离子注入完成第二导电类型沟道区注入。该方法操作简易，降低了碳化硅MOSFET离子注入掺杂区的对准偏差，为增加元胞密度创造了空间，优化的沟道长度和JFET区结构可提升平面型碳化硅MOSFET器件的电流密度，增强单位面积导通电流的能力。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (10)
1.一种制备自对准的碳化硅MOSFET器件的方法，其特征在于，包括以下步骤：
S1.在第一导电类型碳化硅衬底上生长第一导电类型碳化硅外延层；
S2.在所述第一导电类型碳化硅外延层上形成掩膜层，所述掩膜层包括第一掩膜层和第二掩膜层，所述第一掩膜层与所述第一导电类型碳化硅外延层接触设置，所述第二掩膜层设置在所述第一掩膜层远离所述第一导电类型碳化硅衬底的表面上；
S3.利用所述掩膜层采用自对准方式通过离子注入形成第二导电类型基区和第一导电类型源区；
S4.在所述掩膜层的侧面形成侧墙，以所述侧墙的侧面为自对准条件去除未被所述侧墙覆盖的所述第一导电类型源区部分，通过离子注入在所述第二导电类型基区中形成第二导电类型体区；
S5.去除所述第一掩膜层的边缘部分得到第三掩膜层，所述第三掩膜层在所述第二掩膜层上的正投影的边缘线位于所述第二掩膜层内部，所述第三掩膜层和所述第二掩膜层构成自对准沟道掩膜；
S6.利用所述自对准沟道掩膜通过带有倾斜角度的离子注入形成第二导电类型沟道区；
S7.去除所述自对准沟道掩膜。
2.根据权利要求1所述的方法，其特征在于，步骤S2中，所述第一掩膜层为氧化硅层，所述第二掩膜层为多晶硅层；
任选地，所述第一掩膜层的厚度为0.5-1.0μm，所述第二掩膜层的厚度为1.0-1.5μm，所述掩膜层的总厚度不低于2.0μm。
3.根据权利要求1所述的方法，其特征在于，步骤S4中，所述侧墙通过第一掩膜层材料生长、回刻蚀形成。
4.根据权利要求1所述的方法，其特征在于，步骤S5中，所述第三掩膜层边界与所述第二掩膜层边界间的距离大于或等于所述第二导电类型沟道区的长度。
5.根据权利要求1所述的方法，其特征在于，步骤S6中，注入离子的倾斜角度相对于所述第一导电类型碳化硅衬底顶面的垂直方向为5-85°，注入次数至少为两次。
6.根据权利要求1～5中任一项所述的方法，其特征在于，还包括：
S8.在所述第一导电类型碳化硅外延层远离所述第一导电类型碳化硅衬底的表面上形成栅介质层，所述栅介质层覆盖部分所述第一导电类型碳化硅外延层、所述沟道和部分所述第一导电类型源区的表面；
在所述栅介质层远离所述第一导电类型碳化硅衬底的表面上形成栅极；
在所述栅极远离所述第一导电类型碳化硅衬底的表面以及所述第一导电类型碳化硅外延层远离所述第一导电类型碳化硅衬底的表面上形成层间介质层；
任选地，所述栅介质层通过热氧化、LPCVD、PECVD、ALD中的至少一种方式形成；
S9.在所述层间介质层内形成接触孔；
S10.在所述接触孔内形成欧姆接触金属层，所述欧姆接触金属层与所述接触孔暴露出的所述第二导电类型体区的表面和部分所述第一导电类型源区形成欧姆接触；
S11.在所述接触孔中形成源极，使得所述源极通过所述接触孔与所述欧姆接触金属层电性连接，在所述第一导电类型碳化硅衬底远离所述第一导电类型碳化硅外延层的表面上形成漏极。
7.一种自对准的碳化硅MOSFET器件，其特征在于，所述碳化硅MOSFET器件根据权利要求1-6任一项所述的方法得到。
8.根据权利要求7所述的碳化硅MOSFET器件，其特征在于，所述第二导电类型沟道区满足以下条件的至少一种：
所述第二导电类型沟道区与所述第二导电类型基区电联通；
所述第二导电类型沟道区远离所述第一导电类型碳化硅衬底的表面与所述第一导电类型源区远离所述第一导电类型碳化硅衬底的表面齐平，所述第二导电类型沟道区靠近所述第一导电类型碳化硅衬底的表面与所述第一导电类型碳化硅衬底之间的垂直间距小于所述第一导电类型源区靠近所述第一导电类型碳化硅衬底的表面与所述第一导电类型碳化硅衬底之间的垂直间距。
9.根据权利要求7所述的碳化硅MOSFET器件，其特征在于，所述第二导电类型体区靠近所述第一导电类型碳化硅衬底的表面与所述第一导电类型碳化硅衬底之间的垂直间距大于或等于所述第二导电类型基区靠近所述第一导电类型碳化硅衬底的表面与所述第一导电类型碳化硅衬底之间的垂直间距。
10.根据权利要求7所述的碳化硅MOSFET器件，其特征在于，第一导电类型和第二导电类型中的一个为n型导电，第一导电类型和第二导电类型中的另一个为p型导电。
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|---|---|---|---|---|
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100295060A1 (en) * | 2007-10-15 | 2010-11-25 | Chiaki Kudou | Semiconductor device and method for manufacturing the same |
| CN113284954A (zh) * | 2021-07-22 | 2021-08-20 | 成都蓉矽半导体有限公司 | 一种高沟道密度的碳化硅mosfet及其制备方法 |
| CN114156184A (zh) * | 2021-11-30 | 2022-03-08 | 上海积塔半导体有限公司 | 碳化硅半导体器件制备方法、碳化硅半导体器件及其应用 |
| CN115101405A (zh) * | 2022-05-30 | 2022-09-23 | 深圳芯能半导体技术有限公司 | 一种具有自对准沟道的碳化硅mosfet器件制备方法 |
-
2023
- 2023-07-20 CN CN202310901094.9A patent/CN117316769A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100295060A1 (en) * | 2007-10-15 | 2010-11-25 | Chiaki Kudou | Semiconductor device and method for manufacturing the same |
| CN113284954A (zh) * | 2021-07-22 | 2021-08-20 | 成都蓉矽半导体有限公司 | 一种高沟道密度的碳化硅mosfet及其制备方法 |
| CN114156184A (zh) * | 2021-11-30 | 2022-03-08 | 上海积塔半导体有限公司 | 碳化硅半导体器件制备方法、碳化硅半导体器件及其应用 |
| CN115101405A (zh) * | 2022-05-30 | 2022-09-23 | 深圳芯能半导体技术有限公司 | 一种具有自对准沟道的碳化硅mosfet器件制备方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117855047A (zh) * | 2024-02-19 | 2024-04-09 | 安徽芯塔电子科技有限公司 | 一种低套准偏差的碳化硅芯片制造方法 |
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