CN1959837B - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

Info

Publication number
CN1959837B
CN1959837B CN2006101429217A CN200610142921A CN1959837B CN 1959837 B CN1959837 B CN 1959837B CN 2006101429217 A CN2006101429217 A CN 2006101429217A CN 200610142921 A CN200610142921 A CN 200610142921A CN 1959837 B CN1959837 B CN 1959837B
Authority
CN
China
Prior art keywords
bit line
sensor amplifier
sense amplifier
storage unit
amplifier part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2006101429217A
Other languages
English (en)
Other versions
CN1959837A (zh
Inventor
延时知子
太田贤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Longitudinal Authorization Co ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Publication of CN1959837A publication Critical patent/CN1959837A/zh
Application granted granted Critical
Publication of CN1959837B publication Critical patent/CN1959837B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

在半导体存储器件中，所述半导体存储器件包括：共享的读出放大器部分；在共享的读出放大器部分相对侧设置的存储单元部分对；在存储单元部分对和共享的读出放大器部分之间的传输门对；和构成多个位线对的位线，所述位线通过传输门对将共享的读出放大器部分和存储器单元部分对彼此连接，在相对侧的传输门对之间的大致中心处绞合所述多个位线对中的位线对的位线。

Description

半导体存储器件
本申请要求在先的日本专利申请JP2005-316463的优先权，在此通过引用将其内容结合到本申请中。
技术领域
本发明涉及半导体存储器件，特别涉及共享的读出放大器电路或部分。
背景技术
近来，半导体存储器件越来越向着更大容量和更高集成度的方向改进。在动态随机存取存储器(DRAM)中，开发了1Gbit存储容量的产品。通过增加存储容量，半导体存储器件小型化。为了增加存储容量，提出了各种方案。
在具有大容量的DRAM中，使用共享的读出放大器部分。向读出放大器部分提供从读出放大器部分的相对两侧上的存储单元选择的数据，并且读出放大器部分进行读出操作。另外，控制存储单元的字线不直接从行解码器向存储单元输入，但是使用除法解码***。随着半导体存储器件的操作速度的增加，在读出时，利用临时断开存储单元部分和读出放大器部分的定时方法，以便增加读速度。在此方法中，通过提供断开存储单元部分和读出放大器部分的传输门进行定时。位线对(D/DB)的整个电容不充电和放电，而是以高速仅放大读出放大器部分的一部分。
作为防止在位线之间噪音的措施，将位线在存储单元阵列中绞合(twist)以减小在相邻位线之间的耦合噪音，避免由于噪音的操作错误。因此，提出共享的读出放大器部分，利用传输门的定时方法以及噪音的防止措施并投入实际应用。然而，在当前状态，随着规格的增大和小型化后，围绕从存储单元接收和向其供给数据的读出放大器部出现几个问题。
参见图1-4，下面解释在当前状态中的这些问题。见图1，现有的读出放大器部分SA经由位线对D/DB连接至左右传输门TG-L/R，和左右存储单元阵列MA-L/R。读出放大器部分SA是共享型的。存储单元排列在位线和字线的交点上。作为例子，将说明选择左存储单元阵列MA-L的字线之一的操作情况。激活左传输门TG-L，在位线对D/DB中产生电位差。右存储单元阵列MA-R的字线和传输门TG-R未被激活。右存储单元阵列MA-R的位线对D/DB与读出放大器部分SA断开。
一旦在位线对D/DB中获得电位差，读出放大器部分SA能够进行信号放大。因此，当在读出放大器部分中获得位线对D/DB中的电位差时，通过左传输门TG-L再次将左存储单元阵列MA-L断开。以上述方式通过仅放大读出放大器部分SA的一部分，能够增加读速度。读出放大器部分SA放大和读出的数据通过主放大器，从输入/输出电路输出。同时，再次激活左传输门TG-L，进行向存储单元的重写。在数据读操作和向存储单元重写操作完成时，左传输门TG-L断开。然后开始下一次的循环。
在共享的读出放大器部分中，通过传输门TG-L/R断开存储单元MA-L/R和读出放大器部分SA。为了增加读速度，在读出时位线对D/DB的整个电容不充电或放电。而是，利用临时断开存储单元阵列MA-L/R和读出放大器部分SA的定时方法，并且仅放大读出放大器部分SA的一部分。在通过读出放大器部分SA放大后，存储单元阵列MA-L/R和读出放大器部分SA再次通过传输门TG连接。因此，利用传输门TG，进行定时切换连接/断开/连接。这样，能够以高速进行读操作。
见图2，两组读出放大器和传输门彼此相邻。从存储单元来的位线经由传输门TG-L/R连接至读出放大器部分SA。在读出放大器中的两组位线D/DB在图中用A/B和D/E表示。在CMOS电路的情况，每个读出放大器包括两个CMOS反相器电路，其每个环路连接。CMOS反相器电路包括设有负载MOS晶体管的PMOS区和设有驱动器MOS晶体管的NMOS区。当电源供电时，加上高电源电压SAP和低电源电压SAN。读出放大器部分SA的每个读出放大器放大从选择的存储单元来的数据。
见图3，下面说明图2中的围绕读出放大器的布图。这里，仅示出两组位线对A/B和D/E。通过重复这个布图，形成阵列。在图3中，通过直沟道实现形成读出放大器的每个PMOS晶体管和NMOS晶体管。例如，在NMOS区，在左侧的晶体管使用位线A和E作为漏，用C作为源，位线B和D为栅。位线A和E通过位接触连接漏。共享源C。通过栅多晶硅接触(gate poly contact)栅连接位线B和D。在右侧的晶体管用位线B和D作为漏，用C为源，位线A和E为栅。源C由相邻的读出放大器共享。
见图4，下面说明第二现有的读出放大器部分的布图。在图4中，读出放大器的晶体管由环形沟道实现。环形的沟道避免纽结(Kink)效应，因此，有效降低不平衡。在图的左侧的晶体管用位线A和D作为漏，用C作为源，和用位线B和E作为栅。在右侧的晶体管用位线B和E作为漏，用C作为源，用位线A和D作为栅。共享源C。该布图既适用于读出放大器的驱动侧NMOS，也适用于负载侧PMOS晶体管。
作为上述读出放大器部分的操作，利用传输门TG进行定时，使得激活时连接到读出放大器的位线的电容相对较小。这适合于高速操作。但是，如图3和4所示，在读出放大器部分中的整个区域中位线B和D彼此相邻。因此，由于来自相邻位线的噪音降低读出速度。在最坏的情况，引起发生判断错误。
在利用传输门TG进行定时的半导体存储器件中，在读出放大器部分中的相邻的耦合噪音尽管过去被忽视了，但是它是不可忽视的。在现有的读出放大器部分中，在读出放大器部分的整个区域中特定的位线彼此相邻，使得读出速度随着来自相邻位线的噪音降低，并且在最坏的情况，引起判断错误。第一问题发生的原因是近来小型化的进展，并且在读出放大器部分中的相邻耦合噪音的影响增加。
在下面的专利文献中公开了防止在位线之间的噪音的措施和在读出放大器的面积减小。在日本未审查专利申请公开(JP-A)No.S63-148489中，在存储单元阵列内设置交点，在该交点上绞合位线。通过绞合位线，抑制在相邻位线之间的耦合的噪音，和避免由于噪音的错误。但是，需要交点绞合位线使得布图的面积增加。在日本未审查专利申请公开(JP-A)No.2000-123574中，形成读出放大器的位线和主位线，在读出放大器位线和主位线之间的连接点(选择器开关YSW)上彼此相交。在日本未审查专利申请公开(JP-A)No.H2-166690中，共享读出放大器的扩散层以减小面积。但是，上述任何专利文献没有提出关于在读出放大器的连线之间的噪音产生的问题，并且没有说明对付该问题的措施。
如上所述，上述专利文献涉及对付在存储单元阵列上设置的位线之间噪音的办法，而因为不了解没有说明对付在读出放大器部分中连线之间产生噪音的问题的办法。但是，在小型化的进展和利用定时方法后，在读出放大器部分中的位线紧密彼此相邻。结果，相邻耦合噪音的影响加大变得不可忽视。然而，与全部位线的电容相比，影响是小的。因此在现有的读出放大器部分的布图中，没有考虑绞合读出放大器部分中的位线。
原因如下，在读出放大器部分中绞合位线时，必须经由接触使用另一连线层，使得布图的面积增加。在常规的技术中，不存在伴随着布图面积增加的绞合读出放大器部分中位线的任何想法。因此关于在读出放大器部分内连线之间产生噪音的问题未得到解决。
发明内容
因此，本发明的目的是提供一种读出放大器部分，它的面积小，并且能够降低在读出放大器部分中相邻位线之间的噪音。
本发明的另一目的是提供具有上述读出放大器部分的半导体存储器件。
根据本发明的读出放大器部分的特征在于：在读出放大器部分内绞合位线。通过绞合在小面积内读出放大器部分内的位线，能够降低读出放大器部分中相邻耦合噪音的影响。
为了达到上述目的，本发明基本采用下面的技术。容易理解的是，本发明包括在本发明范围内以各种方式改型的各种应用的技术。
即，根据本发明的半导体存储器件和读出放大器部分如下：
(1)半导体存储器件包括：
共享的读出放大器部分：
在共享的读出放大器部分的相对侧设置的存储单元部件对；
在共享的读出放大器部分的相对侧上、在存储单元部件对和共享的读出放大器部分之间设置传输门对；
构成多个位线对的位线，所述位线通过传输门对将共享的读出放大器部分和存储单元部件对彼此连接；
其中所述共享的读出放大器部分包括第一共享的读出放大器，其连接有在相对侧的传输门对之间的基本中心处绞合的多个位线对的位线对中的位线；和第二共享的读出放大器，其连接有未绞合的多个位线对的位线对中的位线，所述第一和第二共享的读出放大器交替排列。
(2)根据上述结构(1)的半导体存储器件，其中每个传输门对进行定时以临时断开每个存储单元部件对和共享的读出放大器部分，并从而放大共享的读出放大器部分中的一部分。
(3)根据上述结构(1)的半导体存储器件，其中由在所述共享的读出放大器部分中的晶体管的环形栅极绞合所述位线对中的位线。
(4)根据上述结构(3)的半导体存储器件，其中将栅极的一部分用作连线。
(6)根据上述结构(1)的半导体存储器件，其中由在所述共享的读出放大器部分的阱隔离区中形成的连线层绞合所述位线对中的位线。
根据本发明的半导体存储器件的读出放大器是定时***的共享读出放大器，其中设置所述传输门在读出时断开存储单元部分和读出放大器部分，从而仅放大在所述读出放大器部分中的一部分。在所述左右传输门之间基本中心处的读出放大器中，绞合所述位线对中的位线。通过绞合交替位线对中的位线，消除了相邻的耦合噪音。因此，提供的读出放大器能够进行高速稳定的操作而不增加布图面积，也不受相邻耦合噪音的影响。也提供了具有上述读出放大器的半导体存储器件。
附图简要说明
图1是围绕现有读出放大器部分的框图；
图2是围绕在图1中所示的读出放大器部分的电路图；
图3示出围绕图2示出的读出放大器部分的布图；
图4示出第二现有读出放大器部分的晶体管布图；
图5是围绕根据本发明读出放大器部分的框图；
图6是围绕在图5所述的读出放大器部分的电路图；
图7示出围绕图6所示的读出放大器部分的布图；
图8示出第一实施例的交点部分的布图；
图9示出图8的交点部分的改型的布图；和
图10示出在第二实施例中的交点部分的布图。
具体实施方式
下面参照附图详细说明本发明的优选实施例。
第一实施例
参见图5-9，说明第一实施例。
见图5，读出放大器部分SA设有经由位线对D/DB连接排列在其左右的传输门TG-L/R，和存储单元阵列MA-L/R。读出放大器部分SA是共享型的。存储单元设置在位线和字线的交点处。例如，下面说明在选择左存储单元阵列MA-L的字线之一的操作。激活左传输门TG-L和在位线对D/DB中产生来自存储单元的电位的电位差。右存储单元阵列MA-R的字线和传输门TG-R不被激活。右存储单元阵列MA-R的位线对D/DB与读出放大器部分SA断开。
一旦获得位线对D/DB中的电位差读出放大器部分SA能够进行信号放大。因此，当在读出放大器部分中获得位线对D/DB中的电位差时，通过左传输门TG-L再次将左存储单元阵列MA-L断开。以上述方式通过仅放大读出放大器部分SA的部分，能够增加读出速度。通过读出放大器部分SA放大并读出的数据通过主放大器从输入/输出电路输出。同时，再次激活左传输门，进行向存储单元的重写。在完成数据读出和向存储单元重写的操作时，断开左传输门TG-L。然后，开始下一循环。
在共享的读出放大器部分中，存储单元阵列MA-L/R和读出放大器部分SA通过传输门TG-L/R断开。为了增加读出速度，读出时位线对的整个电容不充电或放电。而是，利用定时方法，即，临时断开存储单元阵列MA-L/R和读出放大器部分SA和仅放大读出放大器部分一部分。在通过读出放大器部分SA放大后，传输门TG再次将存储单元阵列MA-L/R和读出放大器部分SA连接。因此，通过利用传输门TG，进行定时，以切换连接/断开/连接。这样，能够以高速进行读操作。
如果在读出放大器部分SA的整个面积特定的位线彼此相邻，则随着来自相邻位线的噪音会降低读出速度。另外，会引起判断错误的发生。鉴于上述，在读出放大器部分SA内的中心绞合每两个彼此相邻的读出放大器中的一个的位线中的位线。通过绞合位线，消除相邻耦合噪音。例如，绞合图5中从上面数第二和第四读出放大器每个中的位线。假设在每个位线对中位线D和位线DB分别改变成高电平和低电平。在第一位线对中的位线DB变成低电平。但是，在中心绞合的第二位线对中高电平的位线D和低电平的位线DB的后半部位置颠倒。因此，消除相邻噪音。
利用读出放大器部分SA的布图绞合位线使得布图面积不增加。参见图6，在读出放大器部分周围的结构包括左位线预充电电路Pre-L，左传输门TG-L，读出放大器部分SA，选择连接IO路径(I/OT，I/OB)的选择连接开关YSW，右传输门TG-R，右位线预充电电路Pre-R。当左位线预充电电路Pre-L/R在未被接入时，被供以预充电信号PRE和预充电位HVC并且预充电位线。选择连接开关YSW向I/O路径(I/OT，I/OB)传输通过列选择信号选择的位线对上的数据。
见图7，在读出放大器部分的NMOS晶体管部分绞合在位线对中位线A和B。图7示出与图6电路图相应的布图。该布图包括左位线预充电电路Pre-L，左传输门TG-L，读出放大器部分SA，选择连接IO路径(I/OT，I/OB)的选择连接开关YSW，右传输门TG-R，右位线预充电电路Pre-R。在图7中，由于传输门TG断开读出放大器部分，在读出放大器部分中的位线用在竖直方向中的上位线对A/B和下一个位线对D/E代表。在此，在位线对中的位线A和B在NMOS晶体管一侧相交。另外，在位线对中的位线A和B也可以在PMOS晶体管一侧侧相交。
见图8，详细示出在位线绞合的相交部分。在图8中，示出两对位线A/B和D/E和共用的节点C。通过环形沟道实现读出放大器部分的驱动器晶体管。环形沟道避免纽结效应，因此有效减少不平衡。近来，降低操作电压，必须如上所述降低读出放大器部分的不平衡。本发明的目的(消除在相邻位线之间的耦合噪音)是降低不平衡的方法之一种。因此，与环栅结合，可期待叠加的效果。
从左侧连线的位线通过位接触连接漏并且通过栅多晶硅接触连接右相邻晶体管的栅。晶体管的栅极部分用作连线。环形栅极的一侧用作连线，位线A从其另一端抽出。在另一方面，从左侧连线的位线B连接栅极，也从环形栅极周围的半路位置抽出。在此，环形栅极的两侧用于连线，位线B从对角的角部抽出。位线B通过位接触连接漏。在第二位线对中的位线E和D不相交，但是被在直向连线。
在图8中，与第二位线对的位线E相邻的位线分别是在左侧和右侧的的B和A。如果位线A和B互补地操作，消除相邻的耦合噪音。为了消除该噪音，带有绞合位线的晶体管(图8左上晶体管)最好是设置在读出放大器中心的周围。例如，如图7所示，在读出放大器部分SA和I/O路径选择连接开关YSW的布图中，中心部分是读出放大器的NMOS晶体管部分。但是，相交的部分不限于NMOS晶体管部分。重要的是，相交部分是由左右传输门断开的部分的大致中心。在此，该大致中心必须是使得在相邻位线之间的噪音基本消除的中心。
见图9，该图示出图8的改型。在图8中，通过在沟道上的接触连接栅多晶硅和位线。但是如果在工艺过程中受到限制，也可以除掉在接触下的扩散层。另外替代地，从沟道抽出栅多晶硅到场(绝缘区)上的位置，在所述场上形成栅多晶硅接触，如图9所示。
在此实施例中，形成读出放大器的晶体管的栅极用于连线，并且绞合位线。在与左右传输门之间大致中心相应的读出放大器的晶体管区，绞合位线对中的位线。通过绞合在交替的位线对中的位线，消除相邻耦合噪音。因此，通过绞合位线对中的位线获得能够进行高速稳定操作的读出放大器，而不增加布图面积，使得消除读出放大器中相邻耦合噪音的影响。也获得具有上述读出放大器的半导体存储器件。
第二实施例
见图10，说明本发明第二实施例。在此实施例中，在读出放大器部分的PN阱隔离区形成相交部分。
参见图10，读出放大器部分包括作为负载晶体管的PMOS，其用于将位线提升到电源电位，和作为驱动晶体管的NMOS，其用于向接地电位GND放电。在N阱区和P阱区中形成不同杂质类型的晶体管PMOS和NMOS。为了隔离P阱和N阱区，需要预定区。利用预定区，绞合位线。
在两对位线A，B和D，E中，在位线对中的位线A和B经由附加的连线层K绞合。例如，位线经由接触1和2连线为附加的连线层K在附加的连线层K上绞合位线A。为了绞合位线，经由接触使用附加的连线层。但是，利用阱隔离区，面积未增加。位线对中的位线D和E在排列次序中未交换。在图10中，与位线D相邻的位线分别是在左侧和右侧上的A和B。如果位线A和B互补地操作，则消除了相邻耦合噪音。为了消除该噪音，绞合位线的位置最好在读出放大器部分中心周围。
在该实施例中，绞合位线的相交的部分排列在读出放大器的PN阱隔离区。在左右传输门之间大致中心处的读出放大器的PN阱隔离区中，绞合位线对的位线。通过绞合交替对的位线，消除相邻耦合噪音。因此通过绞合位线对中的位线获得能够进行高速稳定操作的读出放大器，而不增加布图面积，使得消除了在读出放大器部分中相邻耦合噪音的影响。也获得具有上述读出放大器部分的半导体存储器件。
根据本发明的半导体存储器件采用共享的读出放大器。而且，半导体存储器件包括在读时断开存储单元部分和读出放大器部分的传输门，以进行定时，从而仅放大读出放大器部分的一部分。在左右传输门之间大致中心处的读出放大器中，绞合位线对中的位线。通过绞合交替位线对的位线，消除相邻耦合噪音。因此，通过绞合位线对中的位线获得能够在不增加布图面积之下，进行高速稳定操作的读出放大器，使得消除了在读出放大器部分中相邻耦合噪音的影响。也获得具有上述读出放大器部分的半导体存储器件。
尽管结合几个优选实施例说明了本发明，但是本发明不限于上述实施例，而是在权利要求范围内可以各种方式修改。

Claims (5)

1.一种半导体存储器件，包括：
共享的读出放大器部分；
在共享的读出放大器部分的相对侧设置的存储单元部件对；
在共享的读出放大器部分的相对侧上、在存储单元部件对和共享的读出放大器部分之间设置的传输门对；
构成多个位线对的位线，所述位线通过传输门对将共享的读出放大器部分和存储单元部件对彼此连接；
其中所述共享的读出放大器部分包括第一共享的读出放大器，其连接有在相对侧的传输门对之间的基本中心处绞合的多个位线对的位线对中的位线；和第二共享的读出放大器，其连接有未绞合的多个位线对的位线对中的位线，所述第一和第二共享的读出放大器交替排列。
2.如权利要求1所述的半导体存储器件，其中每个传输门对进行定时，以临时断开每个存储单元部件对和共享的读出放大器部分，并从而放大共享的读出放大器部分中的一部分。
3.如权利要求1所述的半导体存储器件，其中由在所述共享的读出放大器部分中的晶体管的环形栅极绞合所述位线对中的位线。
4.如权利要求3所述的半导体存储器件，其中将栅极的一部分用作连线。
5.如权利要求1所述的半导体存储器件，其中由在所述共享的读出放大器部分的阱隔离区中形成的连线层绞合所述位线对中的位线。
CN2006101429217A 2005-10-31 2006-10-31 半导体存储器件 Expired - Fee Related CN1959837B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005316463A JP4781783B2 (ja) 2005-10-31 2005-10-31 半導体記憶装置
JP2005-316463 2005-10-31
JP2005316463 2005-10-31

Publications (2)

Publication Number Publication Date
CN1959837A CN1959837A (zh) 2007-05-09
CN1959837B true CN1959837B (zh) 2010-06-09

Family

ID=37989701

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006101429217A Expired - Fee Related CN1959837B (zh) 2005-10-31 2006-10-31 半导体存储器件

Country Status (6)

Country Link
US (2) US7423924B2 (zh)
JP (1) JP4781783B2 (zh)
KR (1) KR100853335B1 (zh)
CN (1) CN1959837B (zh)
DE (1) DE102006051154A1 (zh)
TW (1) TW200729458A (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5571871B2 (ja) 2007-10-30 2014-08-13 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR100909638B1 (ko) * 2008-06-05 2009-07-27 주식회사 하이닉스반도체 반도체 메모리 장치
KR101857729B1 (ko) * 2011-06-17 2018-06-20 삼성전자주식회사 반도체 장치
US9941238B2 (en) * 2015-11-09 2018-04-10 Micron Technology, Inc. Wiring with external terminal
US9761312B1 (en) 2016-03-16 2017-09-12 Micron Technology, Inc. FeRAM-DRAM hybrid memory
JP6373441B2 (ja) * 2017-04-11 2018-08-15 ルネサスエレクトロニクス株式会社 半導体メモリ
CN111727501A (zh) * 2018-02-23 2020-09-29 株式会社半导体能源研究所 存储装置及其工作方法
KR20220059749A (ko) 2020-11-03 2022-05-10 삼성전자주식회사 센싱앰프 및 상기 센싱앰프를 포함하는 반도체 메모리 장치
US11984188B2 (en) * 2022-04-29 2024-05-14 Micron Technology, Inc. Semiconductor device having sense amplifier

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5010524A (en) * 1989-04-20 1991-04-23 International Business Machines Corporation Crosstalk-shielded-bit-line dram
US5016224A (en) * 1988-09-12 1991-05-14 Kabushiki Kaisha Toshiba Semiconductor memory device
CN1062613A (zh) * 1990-12-22 1992-07-08 三星电子株式会社 半导体存储器件冗余装置及方法
CN1151593A (zh) * 1995-06-13 1997-06-11 三星电子株式会社 一种非易失性半导体存储器装置的检测放大器电路

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0758587B2 (ja) 1986-12-11 1995-06-21 三菱電機株式会社 半導体記憶装置
JPH0754627B2 (ja) * 1987-03-27 1995-06-07 三菱電機株式会社 ダイナミツク型半導体記憶装置
JP2619414B2 (ja) * 1987-09-18 1997-06-11 株式会社日立製作所 半導体メモリ
JPH0258791A (ja) * 1988-08-23 1990-02-27 Oki Electric Ind Co Ltd 半導体記憶装置
JP2739979B2 (ja) * 1989-01-09 1998-04-15 株式会社東芝 ダイナミック型半導体記憶装置
JPH0775116B2 (ja) 1988-12-20 1995-08-09 三菱電機株式会社 半導体記憶装置
JP2845526B2 (ja) * 1989-11-30 1999-01-13 株式会社東芝 ダイナミック型半導体記憶装置
JP2746730B2 (ja) 1990-05-17 1998-05-06 富士通株式会社 半導体記憶装置
KR950008671A (ko) 1993-09-18 1995-04-19 최영오 신규한 미용비누 조성물 및 그를 이용한 미용비누의 제조방법
DE19581809B4 (de) * 1995-04-06 2008-12-24 Transpacific Ip, Ltd. MOS-Zelle, Mehrfachzellentransistor und IC-Chip
KR100207551B1 (ko) 1996-07-15 1999-07-15 윤종용 더미 패턴을 갖는 반도체 메모리 장치
US6140687A (en) * 1996-11-28 2000-10-31 Matsushita Electric Industrial Co., Ltd. High frequency ring gate MOSFET
JP3244039B2 (ja) 1997-11-19 2002-01-07 日本電気株式会社 多値のダイナミック型半導体記憶装置
JP2000123574A (ja) * 1998-10-19 2000-04-28 Nec Corp 半導体記憶装置
JP2000231790A (ja) * 1999-02-08 2000-08-22 Hitachi Ltd 半導体装置
KR100395877B1 (ko) 2000-11-10 2003-08-25 삼성전자주식회사 반도체 메모리의 데이타 감지 장치
KR100383263B1 (ko) * 2001-03-19 2003-05-09 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 배치 방법
JP2003068880A (ja) * 2001-08-29 2003-03-07 Hitachi Ltd 半導体集積回路装置
KR100414203B1 (ko) * 2001-11-19 2004-01-13 삼성전자주식회사 상이한 열들의 인접한 비트 라인들 간의 커플링 노이즈를방지할 수 있는 반도체 메모리 장치
US20030214867A1 (en) 2002-05-17 2003-11-20 Matthew Goldman Serially sensing the output of multilevel cell arrays
KR100490653B1 (ko) * 2002-10-31 2005-05-24 주식회사 하이닉스반도체 노이즈가 감소된 반도체 메모리 장치
JP4632287B2 (ja) 2003-10-06 2011-02-16 株式会社日立製作所 半導体集積回路装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5016224A (en) * 1988-09-12 1991-05-14 Kabushiki Kaisha Toshiba Semiconductor memory device
US5010524A (en) * 1989-04-20 1991-04-23 International Business Machines Corporation Crosstalk-shielded-bit-line dram
CN1062613A (zh) * 1990-12-22 1992-07-08 三星电子株式会社 半导体存储器件冗余装置及方法
CN1151593A (zh) * 1995-06-13 1997-06-11 三星电子株式会社 一种非易失性半导体存储器装置的检测放大器电路

Also Published As

Publication number Publication date
JP2007122834A (ja) 2007-05-17
US20080290373A1 (en) 2008-11-27
US8022484B2 (en) 2011-09-20
US7423924B2 (en) 2008-09-09
US20070253267A1 (en) 2007-11-01
JP4781783B2 (ja) 2011-09-28
TW200729458A (en) 2007-08-01
KR20070046762A (ko) 2007-05-03
DE102006051154A1 (de) 2007-05-24
CN1959837A (zh) 2007-05-09
KR100853335B1 (ko) 2008-08-21

Similar Documents

Publication Publication Date Title
CN1959837B (zh) 半导体存储器件
US7447091B2 (en) Sense amplifier for semiconductor memory device
US7460388B2 (en) Semiconductor memory device
US20040085844A1 (en) Semiconductor memory device with high-speed sense amplifier
US7551513B2 (en) Semiconductor memory device and method of controlling sub word line driver thereof
US6519198B2 (en) Semiconductor memory device
US6385121B2 (en) Semiconductor memory device having a plurality of banks sharing a column control unit
JP3453552B2 (ja) 半導体記憶装置
US6954398B2 (en) Semiconductor memory device including subword drivers
US8116158B2 (en) Semiconductor device guaranteeing stable operation
JP2908332B2 (ja) 半導体メモリ回路
KR100600047B1 (ko) 반도체 메모리 장치
US20070070756A1 (en) Semiconductor memory device sharing sense amplifier
US7133303B2 (en) Dynamic type semiconductor memory apparatus
US7242628B2 (en) Semiconductor device with sense amplifier for memory cells
JP4087570B2 (ja) 半導体メモリおよびその制御方法
US7414874B2 (en) Semiconductor memory device
KR20030076683A (ko) 반도체 메모리의 메모리 셀 판독 방법 및 반도체 메모리
US7933135B2 (en) Semiconductor memory apparatus including a coupling control section
KR100557592B1 (ko) 2중 비트라인 센스앰프
JP2003017582A (ja) 半導体記憶装置
CN115810371A (zh) 读出电路架构
JPH0150037B2 (zh)
JPH03266297A (ja) 半導体記憶装置
KR20050084934A (ko) 반도체 기억 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: PS4 LASCO CO., LTD.

Free format text: FORMER OWNER: NIHITATSU MEMORY CO., LTD.

Effective date: 20130828

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130828

Address after: Luxemburg Luxemburg

Patentee after: PS4 Russport Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: ELPIDA MEMORY, Inc.

CP01 Change in the name or title of a patent holder

Address after: Luxemburg Luxemburg

Patentee after: Longitude Semiconductor Co.,Ltd.

Address before: Luxemburg Luxemburg

Patentee before: PS5 Laskou Co.,Ltd.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20171114

Address after: Luxemburg Luxemburg

Patentee after: PS5 Laskou Co.,Ltd.

Address before: Luxemburg Luxemburg

Patentee before: PS4 Russport Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20181220

Address after: Dublin, Ireland

Patentee after: Longitudinal Authorization Co.,Ltd.

Address before: Luxemburg Luxemburg

Patentee before: Longitude Semiconductor Co.,Ltd.

TR01 Transfer of patent right
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100609

Termination date: 20211031