CN114974360A - 存储器装置 - Google Patents

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Abstract

本技术包括一种存储器装置。该存储器装置包括：存储器单元；页缓冲器，其被配置成存储从所述存储器单元获得的感测数据；电流感测电路，其被配置成比较根据所述感测数据生成的感测电压和根据允许失败位代码生成的参考电压，并且根据比较结果输出通过信号或失败信号；以及失败位管理器，其被配置成增加包括在所述允许失败位代码中的允许失败位数量直到从所述电流感测电路输出所述通过信号，根据所述允许失败位数量改变所述允许失败位代码，并且及向所述电流感测电路提供所述允许失败位代码。

Description

存储器装置
技术领域
本公开涉及一种存储器装置，更具体地，涉及一种能够对失败位(fail bit)进行计数的存储器装置。
背景技术
存储器***可以包括存储数据的存储器装置以及能够控制该存储器装置的控制器。存储器装置分为易失性存储器装置和非易失性存储器装置。由于易失性存储器装置具有不同的特性，因此根据各种功能在电子装置中使用易失性存储器装置。例如，易失性存储器装置的特性是编程操作和读取操作的速度比非易失性存储器装置的速度快，但是，当停止供电时，存储的数据会被破坏。非易失性存储器装置的特性是编程操作和读取操作的速度比易失性存储器装置的速度慢，但即使停止供电，存储的数据也能被保持。此外，由于非易失性存储器装置可以比易失性存储器装置具有更高的集成度，因此非易失性存储器装置可以存储大量的数据。
存储器装置可以包括：存储器单元阵列，数据存储在存储器单元阵列中；***电路，其被配置成对包括在存储器单元阵列中的存储器单元进行编程、读取或擦除；以及控制逻辑电路，其能够控制***电路。
存储器单元阵列可以包括多个存储块，并且该多个存储块中的每一者均可以包括多个存储器单元。在一个存储器单元中存储一位数据的方法称为单层单元(SLC)方法，而存储两位或更多位数据的方法称为多层单元(MLC)方法。根据存储在存储器单元中的位数，MLC方法可以分为三层单元(TLC)方法或四层单元(QLC)方法。在TLC方法中，三位数据可以存储在一个存储器单元中，而在QLC方法中，四位数据可以存储在一个存储器单元中。
***电路可以包括：经由字线连接到多个存储器单元的行解码器；以及经由位线连接到多个存储器单元的页缓冲器组。可以经由字线将编程电压、读取电压、验证电压或通过电压施加到存储器单元，并且可以经由位线感测存储器单元的数据。
发明内容
本公开的一个实施方式提供了一种存储器装置，该存储器装置能够减小能够在读取操作期间对失败位进行计数的电路的尺寸，并且提高读取操作的速度。
根据本公开的一个实施方式，存储器装置包括：存储器单元；页缓冲器，其被配置成存储从所述存储器单元获得的感测数据；电流感测电路，其被配置成比较根据所述感测数据生成的感测电压和根据允许失败位代码生成的参考电压，并且根据比较结果输出通过信号或失败信号；以及失败位管理器，其被配置成增加包括在所述允许失败位代码中的允许失败位数量直到从所述电流感测电路输出所述通过信号，根据所述允许失败位数量改变所述允许失败位代码，并且向所述电流感测电路提供所述允许失败位代码。
根据本公开的一个实施方式，存储器装置包括：存储器单元；页缓冲器，其经由位线与所述存储器单元连接并且被配置成在读取操作期间感测所述位线的电流或电压以存储感测数据；电流感测电路，其被配置成根据所述感测数据中检测到的失败位的数量和允许失败位数量来确定所述读取操作是通过还是失败，并且改变所述检测到的失败位的数量和对应于所述检测到的失败位的数量的所述允许失败位数量的比率，其中所述比率根据补偿值数量确定；以及失败位管理器，其被配置成调整所述允许失败位数量直到所述读取操作通过，并且当确定直到所述允许失败位数量达到最大值所述读取操作依然失败时，调整所述补偿值的数量。
根据本公开的一个实施方式，一种用于操作存储器装置的方法包括以下步骤：通过比较感测电压和参考电压来确定读取操作是否失败；当确定读取操作失败时，调整参考电压并基于调整后的参考电压重复进行确定的步骤，直到参考电压被调整到设定的最大参考电压；以及当确定尽管参考电压已被调整到最大参考电压，但读取操作依然失败时，调整用于确定读取操作是成功还是失败的标准，并根据调整后的标准重复进行确定的步骤，其中，感测电压对应于从存储器装置中的一组存储器单元感测到的数据中检测到的失败位的数量，其中，参考电压对应于允许失败位数量，其中，根据补偿代码调整所述标准，在确定直到参考电压已被调整到最大参考电压读取操作依然失败时改变补偿代码，并且其中，在确定尽管调整了所述标准但读取操作依然失败时，最终确定读取操作失败。
附图说明
图1是示出根据本公开的一个实施方式的存储器装置的图。
图2是示出根据本公开的一个实施方式的图1中所示的存储器单元阵列的图。
图3是示出根据本公开的一个实施方式的图2中所示的存储块的图。
图4是示出根据本公开的一个实施方式的图1中所示的页缓冲器组的图。
图5是示出根据本公开的一个实施方式的以区块为单位感测所选页的方法的图。
图6是示出根据本公开的一个实施方式的电流感测电路的电路图。
图7A至图7C是示出根据本公开的一个实施方式的失败位管理器的图。
图8A是示出根据本公开的一个实施方式的通过改变允许失败位数量来输出通过信号的实施方式的图。
图8B是示出根据本公开的一个实施方式的通过改变补偿值的数量来输出通过信号的一个实施方式的图。
图9是示出根据本公开的一个实施方式的失败位计数操作的图。
图10是示出根据本公开的一个实施方式的存储器单元的阈值电压的图。
图11是示出根据本公开的一个实施方式的在读取操作期间进行的失败位计数操作的图。
图12是示出根据本公开的一个实施方式的包括存储器装置的存储器***的图。
图13是示出根据本公开的一个实施方式的包括存储器装置的另一存储器***的图。
具体实施方式
阐述根据本说明书中公开的构思的实施方式的具体结构或功能描述仅是为了描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可以以各种形式实施，并且不应被理解为限于本说明书中描述的实施方式。
图1是示出根据本公开的一个实施方式的存储器装置1100的图。
参考图1，存储器装置1100可以包括存储器单元阵列110、行解码器120、电压发生器130、页缓冲器组140、列解码器150、输入/输出电路160、电流感测电路170和控制逻辑电路180。
存储器单元阵列110可以包括一个或更多个平面，并且每个平面均可以包括其中存储数据的多个存储块。每个存储块均可以包括多个存储器单元，并且存储器单元可以以其中存储器单元平行于基板排列的二维结构实现，或者以其中存储器单元在基板上沿竖直方向层叠的三维结构实现。
行解码器120可以响应于行地址RADD而在包括在存储器单元阵列110中的存储块当中选择一个存储块，并且将操作电压Vop传送到所选存储块。
电压发生器130可以响应于操作代码OPCD而产生并输出各种操作所需的操作电压Vop。例如，电压发生器130可以产生并输出编程电压、验证电压、读取电压、擦除电压和通过电压等。
页缓冲器组140可以通过位线连接到存储器单元阵列110。例如，页缓冲器组140可以包括连接到各个位线的页缓冲器。页缓冲器可以同时地响应于页缓冲器控制信号PBSIGS进行操作，并且可以在编程操作或读取操作期间临时存储数据。每个页缓冲器均可以包括能够存储数据的多个锁存器。在读取操作或验证操作期间，经由位线感测的感测数据SDT<K:1>可以存储在包括在页缓冲器中的多个锁存器中的一个中。在读取操作或验证操作期间，多个页缓冲器可以存储经由位线接收的感测数据SDT<K:1>。感测数据SDT<K:1>可以是从包括在所选存储块中的页当中的所有所选页感测的数据，或者可以是从所选页的一些区块(chunk)感测的数据。
列解码器150可以响应于列地址CADD而输出列选择信号CS，并且包括在页缓冲器组140中的多个页缓冲器可以响应于列选择信号CS而存储加载在数据线DL#上的数据。
输入/输出电路160可以经由输入/输出线IO将存储器装置1100和外部装置相互连接。这里，外部装置可以是能够控制存储器装置1100的控制器。输入/输出电路160可以经由输入/输出线IO接收命令CMD、地址ADD和数据或者将数据输出到外部装置，并且可以接收从页缓冲器组140输出的数据。输入/输出电路160可以将经由输入/输出线IO接收的命令CMD和地址ADD传送到控制逻辑电路180并将数据传送到页缓冲器组140。
电流感测电路170可以将包括在感测数据SDT<K:1>(K是正整数)中的失败位的数量与允许失败位数量进行比较，并且根据比较结果输出通过信号PS或失败信号FS。例如，电流感测电路170可以根据补偿代码(compensation code)CP<A:1>(A是正整数)和允许失败位代码FB<N:1>(N是正整数)产生参考电流，并根据感测数据SDT<K:1>产生感测电流。电流感测电路170可以根据参考电流产生参考电压，并可以根据感测电流产生感测电压。电流感测电路170可以通过将参考电压和感测电压相互比较来产生通过信号PS或失败信号FS。
例如，当包括在感测数据SDT<K:1>(K是正整数)中的失败位的数量小于或等于允许失败位数量时，电流感测电路170可以输出通过信号PS，并且当包括在感测数据SDT<K:1>(K是正整数)中的失败位的数量大于允许失败位数量时，电流感测电路170可以输出失败信号FS。
控制逻辑电路180可以响应于经由输入/输出线IO从外部装置接收的命令CMD和地址ADD而输出操作代码OPCD、行地址RADD、页缓冲器控制信号PBSIGS和列地址CADD。例如，控制逻辑电路180可以包括响应于命令CMD进行用于各种操作的算法的软件，以及被配置成根据地址ADD和算法输出各种信号的硬件。在进行读取操作时，控制逻辑电路180可以向外部装置输出就绪信号RB，以阻止经由输入/输出线IO从外部装置接收下一个命令。例如，外部装置可以是能够控制存储器装置1100的控制器。
控制逻辑电路180可以包括失败位管理器190，该失败位管理器190配置成确定验证操作或读取操作的通过或失败。在图1中，失败位管理器190被包括在控制逻辑电路180中，但是根据一个实施方式，失败位管理器190可以单独设置在控制逻辑电路180之外。
失败位管理器190可以在验证操作或读取操作期间输出补偿代码CP<A:1>和允许失败位代码FB<N:1>，并且可以响应于通过信号PS或失败信号FS而存储或改变补偿代码CP<A:1>和允许失败位代码FB<N:1>。
图2是示出根据本公开的一个实施方式的图1中所示的存储器单元阵列110的图。
参考图2，存储器单元阵列110可以包括多个平面PL1至PL4。不同的图1的页缓冲器组140可以分别连接到平面PL1至PL4。平面PL1至PL4中的每一者均可以包括多个存储块BLK1至BLKi(i是正整数)。在多个存储块BLK1至BLKi中可以设定有不同的行地址。可以在根据从图1的控制逻辑电路180输出的图1的行地址RADD选择的存储块中进行编程操作。包括字线的不同局部线可以连接到多个存储块BLK1至BLKi，并且位线可以共同连接。
如下具体描述图2中所示的多个存储块BLK1至BLKi中的一个。
图3是示出根据本公开的一个实施方式的图2中所示的存储块的图。
参考图3，图2中所示的多个存储块BLK1至BLKi当中的一个存储块BLKi作为一个实施方式被示出。
存储块BLKi可以包括连接在第一位线BL1至第m位线BLm(m是正整数)与源极线SL之间的多个串ST。每个串ST均可以包括串联连接在源极线SL和第一位线BL1至第m位线BLm(m是正整数)之间的源极选择晶体管SST、第一存储器单元C1至第n存储器单元Cn(n是正整数)以及漏极选择晶体管DST。
由于图3中所示的存储块BLKi是示出存储块的配置的图，因此源极选择晶体管SST、第一存储器单元C1至第n存储器单元Cn以及漏极选择晶体管DST的数量不限于图3中所示的数量。
连接到不同串ST的源极选择晶体管SST的栅极可以连接到源极选择线SSL，第一存储器单元C1至第n存储器单元Cn中的每一者的栅极可以连接到第一字线WL1至第n字线WLn，并且漏极选择晶体管DST的栅极可以连接到漏极选择线DSL。
连接到同一字线并且被包括在不同串ST中的一组存储器单元可以配置一个页PG。可以以页PG为单位进行编程操作或读取操作。
图4是示出根据本公开的一个实施方式的图1中所示的页缓冲器组140的图。
参考图4，页缓冲器组140可以包括第一页缓冲器PB1至第m页缓冲器PBm(m是正整数)。第一页缓冲器PB1至第m页缓冲器PBm可以分别连接到第一位线BL1至第m位线BLm。第一页缓冲器PB1至第m页缓冲器PBm中的每一者均可以包括多个锁存器。在对所选页的验证操作或读取操作期间，第一页缓冲器PB1至第m页缓冲器PBm可以通过感测第一位线BL1至第m位线BLm的根据存储器单元的阈值电压而变化的电流或电压，将感测的数据存储在多个锁存器中的一个中。即，在第一页缓冲器PB1至第m页缓冲器PBm中的每一者中均可以存储一位感测数据。因此在所有第一页缓冲器PB1至第m页缓冲器PBm中可以存储m位感测数据。
图5是示出根据本公开的一个实施方式的以区块为单位感测所选页的方法的图。
参考图5，由于多个存储器单元被包括在存储块中所包括的多个页当中的所选页Sel_PG中，因此存储器单元的数量与感测数据的位的数量相同。随着存储器装置的集成度增加，包括在所选页Sel_PG中的存储器单元的数量也增加。
当包括在所选页Sel_PG中的存储器单元的数量增加时，在验证操作或读取操作期间需要同时处理的感测数据的位的数量增加。因此，在本实施方式中，所选页Sel_PG可以被划分为多个区块，并且可以以区块为单位处理感测数据。
例如，所选页Sel_PG可以被划分为第一区块CK1至第p区块CKp(p是正整数)，并且多个存储器单元可以被包括在第一区块CK1至第p区块CKp中。即，包括在所选页Sel_PG中的存储器单元可以被划分为p组，并且每组均可以配置一个区块。
在验证操作或读取操作期间，从包括在所选页Sel_PG中的所有存储器单元感测的感测数据可以同时存储在页缓冲器组140中，并且存储在页缓冲器组140中的感测数据可以以区块为单位依次输出到电流感测电路170。例如，当在第一区块CK1至第p区块CKp中的每一者中均包括K个存储器单元时，从第一区块CK1感测的数据可以是第一感测区块数据CK1_SDT<K:1>，从第二区块CK2感测的数据可以是第二感测区块数据CK2_SDT2<K:1>，并且从第p区块CKp感测的数据可以是第p感测区块数据CKp_SDTp<K:1>。即，在验证操作或读取操作期间，当进行对所选页Sel_PG的感测操作时，第一感测区块数据CK1_SDT<K:1>至第p感测区块数据CKp_SDTp<K:1>可以存储在页缓冲器组140中。当感测操作完成时，页缓冲器组140可以依次输出第一感测区块数据CK1_SDT<K:1>至第p感测区块数据CKp_SDTp<K:1>。例如，页缓冲器组140可以输出第一感测区块数据CK1_SDT<K:1>，并且然后输出第二感测区块数据CK2_SDT2<K:1>。
电流感测电路170可以按照第一感测区块数据CK1_SDT<K:1>至第p感测区块数据CKp_SDTp<K:1>输出的顺序进行失败位计数操作。例如，当第一感测区块数据CK1_SDT<K:1>输入到电流感测电路170时，电流感测电路170可以进行针对第一感测区块数据CK1_SDT<K:1>的失败位计数操作，并输出针对第一感测区块数据CK1_SDT<K:1>的通过信号PS或失败信号FS。随后，当第二感测区块数据CK2_SDT2<K:1>输入到电流感测电路170时，电流感测电路170可以进行针对第二感测区块数据CK2_SDT2<K:1>的失败位计数操作，并且输出针对第二感测区块数据CK2_SDT2<K:1>的通过信号PS或失败信号FS。在这样的方法中，电流感测电路170可以依次输出针对第一感测区块数据CK1_SDT<K:1>至第p感测区块数据CKp_SDTp<K:1>中的每一者的通过信号PS或失败信号FS。
电流感测电路170可以将包括在感测数据中的失败位的数量与允许失败位数量进行比较，并且根据比较结果输出通过信号PS或失败信号FS。在本实施方式中，使用根据失败位的数量而改变的电流的方法可以用来代替以位为单位分别对感测数据进行计数的方法。根据一个实施方式的电流感测电路170具体描述如下。
图6是示出根据本公开的一个实施方式的电流感测电路170的电路图。
参考图6，电流感测电路170可以包括第一补偿电路61、第二补偿电路62、电压输出电路63、感测数据接收器64、失败位接收器65和比较电路66。
第一补偿电路61可以被配置成响应于补偿代码CP<A:1>(A是正整数)而改变第一节点D1的电流，并且第二补偿电路62可以被配置成响应于补偿代码CP<A:1>而改变第二节点D2的电流。即，第一补偿电路61和第二补偿电路62可以配置成相同的结构，并且可以连接到不同的第一节点D1或第二节点D2。根据补偿代码CP<A:1>，可以确定失败位的数量与对应于失败位的数量的允许失败位数量的比率，并且可以根据该比率改变用于输出通过信号PS或失败信号FS的参考。例如，当比率1时，如果检测到的失败位的数量大于允许失败位数量，则输出失败信号FS，并且如果检测到的失败位的数量小于允许失败位数量，则输出通过信号PS。
第一补偿电路61可以包括并联连接在被供应有电源电压VCC的端子与第一节点D1之间的第一补偿开关P1至第A补偿开关PA。第一补偿开关P1至第A补偿开关PA可以被实现为响应于被包括在补偿代码CP<A:1>中的各个位而导通或截止的PMOS晶体管。例如，第一补偿开关P1可以被配置成响应于第一补偿代码CP<1>而导通或截止，并且第二补偿开关P2可以被配置成响应于第二补偿代码CP<2>而导通或截止。
第二补偿电路62可以与第一补偿电路61相同地进行配置。例如，第二补偿电路62可以包括并联连接在被供应有电源电压VCC的端子与第二节点D2之间的第一补偿开关N1至第A补偿开关NA。
输入到第一补偿电路61和第二补偿电路62的补偿代码CP<A:1>可以由0的组合、0和1的组合或1的组合形成。例如，当1被定义为补偿代码CP<A:1>中的补偿值时，失败位的数量和对应于失败位的数量的允许失败位数量的比率可以根据补偿值的数量而改变。在本实施方式中，0数据被定义为配置补偿代码CP<A:1>的代码当中的补偿值，但是可以根据电流感测电路170的结构定义1数据。在下面描述的一个实施方式中，补偿值是0数据。
电压输出电路63可以包括第一开关S1和第二开关S2，第一开关S1和第二开关S2被配置成产生感测电压VP和参考电压VN。第一开关S1连接在第一节点D1和第三节点D3之间，并且可以被实现为输出感测电压VP的PMOS晶体管。第一开关S1的栅极可以连接到第三节点D3，并且根据第三节点D3的补偿电流Ip产生的感测电压VP可以输出到第一开关S1的栅极。即，第一开关S1可以根据流经第三节点D3的补偿电流Ip而产生感测电压VP，并且可以根据施加到第一开关S1栅极的感测电压VP调整导通电平。第二开关S2连接在第二节点D2和第四节点D4之间，并可以被实现为输出参考电压VN的PMOS晶体管。由于第二开关S2的栅极与第一开关S1的栅极连接，因此第二开关S2的导通电平与第一开关S1的导通电平相同。参考电压VN可以经由第四节点D4输出，并且参考电压VN的电平可以由流经第四节点D4的电流确定。
感测数据接收器64可以配置成响应于使能信号EN和感测数据SDT<K:1>而产生补偿电流Ip。例如，感测数据接收器64可以包括连接在第三节点D3和接地端子GND之间的第一使能开关Ep1至第K使能开关EpK以及第一感测开关Sc1至第K感测开关ScK。第一使能开关Ep1至第K使能开关EpK和第一感测开关Sc1至第K感测开关ScK可以分别相互成对。例如，第一使能开关Ep1和第一感测开关Sc1可以相互成对，并且可以串联连接在第三节点D3和接地端子GND之间，并且第二使能开关Ep2和第二感测开关Sc2可以相互成对，并且可以串联连接在第三节点D3和接地端子GND之间。在这样的方法中，第K使能开关EpK和第K感测开关ScK可以相互成对，并且可以连接在第三节点D3和接地端子GND之间。
第一使能开关Ep1至第K使能开关EpK可以被实现为连接在第三节点D3和第一感测开关Sc1至第K感测开关ScK之间的NMOS晶体管。第一使能开关Ep1至第K使能开关EpK的栅极可以相互连接。因此，当具有逻辑高电平的使能信号EN施加到第一使能开关Ep1至第K使能开关EpK的栅极时，第一使能开关Ep1至第K使能开关EpK可以同时导通。即，当使能信号EN具有逻辑高电平时，电流感测电路170可以被激活，并且当使能信号EN具有逻辑低电平时，电流感测电路170可以被停用。
第一感测开关Sc1至第K感测开关ScK可以被实现为连接在第一使能开关Ep1至第K使能开关EpK与接地端子GND之间的NMOS晶体管。第一感测开关Sc1至第K感测开关ScK可以被实现为响应于包括在感测数据SDT<K:1>中的各个位而导通或截止的NMOS晶体管。例如，第一感测开关Sc1可以被配置成响应于第一感测数据SDT<1>而导通或截止，并且第二感测开关Sc2可以被配置成响应于第二感测数据SDT<2>而导通或截止。在这样的方法中，第K感测开关ScK可以被配置成响应于第K感测数据SDT<K>而导通或截止。
第一至第K感测数据SDT<K:1>可以是从整个所选页感测的数据或从包括在所选页中的区块感测的数据。这样的设定可以根据存储器装置而改变。例如，当包括在页中的存储器单元的数量小于参考数量时，第一至第K感测数据SDT<K:1>可以是在整个所选页中感测的数据。当包括在页中的存储器单元的数量大于或等于参考数量时，第一至第K感测数据SDT<K:1>可以是从包括在所选页中的区块感测的数据。
由于第一感测开关Sc1至第K感测开关ScK根据第一至第K感测数据SDT<K:1>而导通或截止，因此随着第一至第K感测数据SDT<K:1>中具有逻辑高电平的位的数量增加，第一感测开关Sc1至第K感测开关ScK当中的导通的开关的数量也增加。
当具有逻辑高电平的位具有值1并且具有值1的位是检测到的失败位时，随着在第一至第K感测数据SDT<K:1>中具有值1的位的数量增加，补偿电流Ip可以增大并且感测电压VP的电平可以增大。即，随着检测到的失败位的数量增加，感测电压VP的电平可以增大。
失败位接收器65可以被配置成响应于使能信号EN和允许失败位代码FB<N:1>而产生参考电流In。例如，失败位接收器65可以包括连接在第四节点D4和接地端子GND之间的第一使能开关En1至第N使能开关EnN以及第一失败开关Sf1至第N失败开关SfN。第一使能开关En1至第N使能开关EnN和第一失败开关Sf1至第N失败开关SfN可以分别相互成对。例如，第一使能开关En1和第一失败开关Sf1可以相互成对，并可以串联连接在第四节点D4和接地端子GND之间，并且第二使能开关En2和第二失败开关Sf2可以相互成对，并可以串联连接在第四节点D4和接地端子GND之间。在这样的方法中，第N使能开关EnN和第N失败开关SfN可以相互成对，并且可以连接在第四节点D4和接地端子GND之间。
第一使能开关En1至第N使能开关EnN可以被实现为连接在第四节点D4与第一失败开关Sf1至第N失败开关SfN之间的NMOS晶体管。第一使能开关En1至第N使能开关EnN的栅极可以相互连接。因此，当具有逻辑高电平的使能信号EN施加到第一使能开关En1至第N使能开关EnN的栅极时，第一使能开关En1至第N使能开关EnN可以同时导通。即，当使能信号EN具有逻辑高电平时，电流感测电路170可以被激活，并且当使能信号EN具有逻辑低电平时，电流感测电路170可以被停用。
第一失败开关Sf1至第N失败开关SfN可以被实现为连接在第一使能开关En1至第N使能开关EnN与接地端子GND之间的NMOS晶体管。第一失败开关Sf1至第N失败开关SfN可以被实现为响应于包括在允许失败位代码FB<N:1>中的各个位而导通或截止的NMOS晶体管。例如，第一失败开关Sf1可以被配置成响应于第一允许失败位代码FB<1>而导通或截止，并且第二失败开关Sf2可以被配置成响应于第二允许失败位代码FB<2>而导通或截止。在这样的方法中，第N失败开关SfN可以被配置成响应于第N允许失败位代码FB<N>而导通或截止。
第一至第N允许失败位代码FB<N:1>可以是可以根据在图1的控制逻辑电路180中执行的算法而改变的代码，并且可以与被包括在第一至第K感测数据SDT<K:1>中的失败位的数量进行比较。即，第一至第N允许失败位代码FB<N:1>可以是用于确定其中对第一至第K感测数据SDT<K:1>进行感测的验证操作或读取操作是通过还是失败的参考。
由于第一失败开关Sf1至第N失败开关SfN根据第一至第N允许失败位代码FB<N:1>而导通或截止，因此随着第一至第N允许失败位代码FB<N:1>中具有逻辑高电平的位的数量增加，第一失败开关Sf1至第N失败开关SfN当中的导通的开关的数量也增加。
当具有逻辑高电平的位具有值1并且具有值1的位是允许失败位代码时，随着在第一至第N允许失败位代码FB<N:1>中具有值1的位的数量增加，参考电流In可以增大并且参考电压VN的电平可以增大。即，随着包括在第一至第N允许失败位代码FB<N:1>中的具有值1的位的数量增加，可以通过验证操作或读取操作的失败位的检测数量可以增加。
比较电路66可以包括被配置成将感测电压VP和参考电压VN相互比较并根据比较结果输出通过信号PS或失败信号FS的比较器。例如，比较器可以被配置成使感测电压VP施加到正(plus)(+)输入端子，而参考电压VN施加到负(-)输入端子。当感测电压VP低于或等于参考电压VN时，比较器可以输出具有逻辑低电平的通过信号PS，并且当感测电压VP高于参考电压VN时，输出具有逻辑高电平的失败信号FS。
图7A至图7C是示出根据本公开的一个实施方式的失败位管理器的图。
参考图7A，失败位管理器190可以包括代码控制器71、计数器72、寄存器73和代码输出电路74。
代码控制器71可以被配置成在验证操作或读取操作期间总体上控制失败位管理器190。代码控制器71可以被配置成响应于通过信号PS或失败信号FS而输出第一补偿计数信号1CNT_C或第二补偿计数信号2CNT_C或第一失败计数信号1CNT_F或第二失败计数信号2CNT_F。例如，当执行用于设定失败位的算法时，代码控制器71可以被配置成响应于通过信号PS或失败信号FS而输出第一失败计数信号1CNT_F或第二失败计数信号2CNT_F。在执行用于设定补偿值的算法时，代码控制器71可以被配置成响应于通过信号PS或失败信号FS而输出第一补偿计数信号1CNT_C或第二补偿计数信号2CNT_C。
更具体地，当执行用于设定失败位的算法时，代码控制器71可以被配置成响应于失败信号FS而输出第一失败计数信号1CNT_F，并且响应于通过信号PS而输出第二失败计数信号2CNT_F。当执行用于设定补偿值的算法时，代码控制器71可以被配置成响应于失败信号FS而输出第一补偿计数信号1CNT_C，并且响应于通过信号PS而输出第二补偿计数信号2CNT_C。
计数器72可以被配置成响应于第一失败计数信号1CNT_F、第二失败计数信号2CNT_F、第一补偿计数信号1CNT_C或第二补偿计数信号2CNT_C而设定允许失败位数量F#或补偿值的数量C#，并且输出设定的允许失败位数量F#或补偿值的数量C#。例如，计数器72可以在每次接收到第一失败计数信号1CNT_F时输出增加的允许失败位数量F#，并在接收到第二失败计数信号2CNT_F时输出最近设定的允许失败位数量F#。计数器72可以在每次接收到第一补偿计数信号1CNT_C时输出增加的补偿值的数量C#，并在接收到第二补偿计数信号2CNT_C时输出最近设定的补偿值的数量C#。
寄存器73可以被配置成存储从计数器72输出的补偿值的数量C#和允许失败位数量F#，并且输出存储的补偿值的数量C#和允许失败位数量F#。例如，寄存器73可以包括：补偿值寄存器REG_CP，其被配置成存储并输出补偿值的数量C#；以及失败位寄存器REG_FB，其配置成存储并输出允许失败位数量F#。
代码输出电路74可以被配置成响应于补偿值的数量C#或允许失败位数量F#而输出补偿代码CP<A:1>或允许失败位代码FB<N:1>。例如，代码输出电路74可以包括：补偿代码生成器GEN_CP，其被配置成响应于补偿值的数量C#生成并输出补偿代码CP<A:1>；以及失败位生成器GEN_FB，其被配置成响应于允许失败位数量F#输出允许失败位代码FB<N:1>。补偿代码CP<A:1>是包括A个位的代码，并且允许失败位代码FB<N:1>是包括N个位的代码。补偿代码生成器GEN_CP可以在每次补偿值的数量C#增加时增加包括在补偿代码CP<A:1>中的具有值0的位的数量。失败位生成器GEN_FB可以在每次允许失败位数量F#增加时增加包括在允许失败位代码FB<N:1>中的具有值1的位的数量。
参考图7B，根据本公开的一个实施方式，示出了可以根据补偿值的数量C#和允许失败位数量F#生成的补偿代码CP<A:1>和允许失败位代码FB<N:1>的一个实施例。在一个实施方式中，A为8，并且补偿值为0数据。在这种情况下，当补偿值的数量C#为0时，补偿代码CP<A:1>可以被生成为11111111，当补偿值的数量C#为1时，补偿代码CP<A:1>可以被生成为11111110，而当补偿值的数量C#为4时，补偿代码CP<A:1>可以被生成为11110000。即，包括在补偿代码CP<A:1>中的具有值0的位的数量可以与补偿值的数量C#成比例。在一个实施方式中，当N为10时，当允许失败位数量F#为0时，允许失败位代码FB<N:1>可以被生成为0000000000，当允许失败位数量F#为1时，允许失败位代码FB<N:1>可以被生成为0000000001，并且当允许失败位数量F#为4时，允许失败位代码FB<N:1>可以被生成为0000001111。即，包括在允许失败位代码FB<N:1>中的具有值1的位的数量可以与允许失败位数量F#成比例。在图7B中所示的实施方式中，当补偿值的初始数量初始C#和失败位的初始允许数量初始F#被设定为作为最小值的0时，可以在每次读取操作失败时以循序增加的顺序选择补偿值的数量C#和允许失败位数量F#。
参考图7C，补偿值的初始数量“初始C#”和失败位的初始允许数量“初始F#”可以被设定为除最小值以外的任意数量。例如，当补偿值的初始数量“初始C#”被设定为1时，接下来选择的补偿值的数量C#可以降低到0，而接下来选择的补偿值的数量C#可以增加到2。当失败位的初始允许数量“初始F#”被设定为2时，允许失败位数量F#可以在每次读取操作失败时以1、0的顺序循序降低。当确定即使在最小值时读取操作也失败时，允许失败位数量F#可以增加到3，并且可以从3循序增加。
除了参考图7B或图7C描述的实施方式之外，补偿值的初始数量“初始C#”和失败位的初始允许数量“初始F#”还可以被设定为各种值，并且可以以各种方式改变选择数量的顺序。
图8A是示出根据本公开的一个实施方式的通过改变允许失败位数量来输出通过信号的实施方式的图。
参考图8A，根据允许失败位数量AFB#和失败位的检测数量DFB#确定通过或失败的第一参考线1REF_L的斜率是恒定的。当包括在感测数据中的失败位的第一检测数量DFB1基于第一参考线1REF_L大于失败位的第一允许数量AFB1时，验证操作或读取操作可能失败。当验证或读取操作失败时，图1的失败位管理器190可以将失败位的第一允许数量AFB1增加到失败位的第二允许数量AFB2。
当失败位的第二允许数量AFB2基于第一参考线1REF_L大于失败位的第一检测数量DFB1时，验证操作或读取操作可以通过。因此，可以通过参考在验证操作或读取操作通过时使用的失败位的第二允许数量AFB2来计算失败位的第一检测数量DFB1。例如，从允许失败位数量AFB1增加到允许失败位数量AFB2的失败位数量可以是失败位的检测数量DFB1。
图8B是示出根据本公开的一个实施方式的通过改变补偿值的数量来输出通过信号的一个实施方式的图。
参考图8B，当验证操作或读取操作失败直到允许失败位数量AFB#增加到失败位的最大允许数量AFBmax时，允许失败位数量AFB#不再增加。在这种情况下，图1的失败位管理器190可以在保持失败位的最大允许数量AFBmax的同时，将参考线REF_L的第一斜率1GRD增加到第二斜率2GRD。例如，由于失败位的第一检测数量DFB1和失败位的最大允许数量AFBmax是固定的，因此当增加参考线REF_L的斜率时，验证操作或读取操作可以通过。
图9是示出根据本公开的一个实施方式的失败位计数操作的图。
参考图9，在读取操作中进行的失败位计数操作作为一个实施方式描述如下。
当对所选页的读取操作开始时，读取电压可以施加到与所选页连接的所选字线，并且可以基于读取电压来感测存储器单元的数据(S91)。例如，感测的数据可以作为感测数据SDT存储在页缓冲器中。
图1的失败位管理器190可以设定补偿值的数量C#的初始值(S92)，并且设定允许失败位数量F#的初始值(S93)。补偿值的数量C#的初始值可以被设定为0或正整数，并且允许失败位数量F#的初始值可以被设定为0或正整数。
随后，图6的电流感测电路170可以接收从页缓冲器输出的感测数据SDT，并且比较根据感测数据SDT和允许的失败位生成的感测电压VP和参考电压VN(S94)。
图6的电流感测电路170可以根据参考电压VN和感测电压VP确定读取操作是否通过(S95)。例如，当感测电压VP高于参考电压VN时，图6的电流感测电路170可以输出失败信号FS，并且图1的失败位管理器190可以根据失败信号FS确定读取操作失败(S95中为否)。
当在操作S95中确定读取操作失败(否)时，图1的失败位管理器190检查允许失败位数量F#是否为最大值(S96)。
当允许失败位数量F#不是最大值时(S96中为否)，图1的失败位管理器190增加允许失败位数量F#(S97)。例如，图1的失败位管理器190可以将允许失败位数量F#增加1，但是根据存储器装置，图1的失败位管理器190可以将允许失败位数量F#增加大于1的正整数。
图1的失败位管理器190可以将在操作S97中改变的允许失败位数量F#设定为要在下一读取操作中使用的允许数量，并且通过再次进行操作S94和S95来确定读取操作是否通过。即，通过重复操作S93、S94、S95、S96和S97来寻找当读取操作通过时的允许失败位数量F#的操作可以对应于参考图8A描述的实施方式。
在操作S96中，当允许失败位数量F#达到最大值(是)时，图1的失败位管理器190检查补偿值的数量C#是否是用于改变参考线的斜率(图8B的1GRD)的最大值(S98)。例如，图1的失败位管理器190可以增加补偿值的数量C#，从而使失败位相对于允许失败位数量的比率增加。
当补偿值的数量C#不是最大值时(S98中为否)，图1的失败位管理器190增加补偿值的数量C#(S99)。例如，图1的失败位管理器190可以增加包括在补偿值中的数据当中的1数据的数量。
图1的失败位管理器190可以根据在操作S99中改变的补偿值的数量C#来计算包括在感测数据SDT中的失败位的数量。即，寻找当通过重复操作S93、S94、S95、S96、S98和S99来使读取操作通过时的补偿值的数量C#的操作可以对应于参考图8B描述的实施方式。
在操作S98中，当直到补偿值的数量C#达到最大值操作S95依然失败时，这意味着直到补偿值的数量C#和允许失败位数量F#具有它们各自的最大值读取操作依然失败，因此图1的失败位管理器190可以将读取操作处理为失败(S100)。
在操作S95中，当读取操作通过(是)时，图1的失败位管理器190可以存储最近设定的补偿值的数量C#和允许失败位数量F#(S101)。即，由于允许失败位数量F#逐渐增加直到通过操作S95，因此可以根据在操作S95通过时存储的允许失败位数量F#和补偿值的数量C#来计算包括在感测数据SDT中的失败位的数量。
在将两个或更多位数据存储在一个存储器单元中的方法(例如，MLC、TLC、QLC……)中，存储器单元可以被编程为具有多个阈值电压分布。MLC是指在一个存储器单元中存储两位数据的多层单元方法，TLC是指在一个存储器单元中存储三位数据的三层单元方法，并且QLC是指在一个存储器单元中存储四位数据的四层单元方法。因此，在MLC或更高的方法中，可以使用多个读取电压来进行读取操作，并且可以使用不同的读取电压在每个读取操作中进行上述的实施方式。在这些方法中，TLC方法的读取操作被作为一个实施例来描述。
图10是示出根据本公开的一个实施方式的存储器单元的阈值电压的图。
参考图10，在TLC方法中，三位数据可以存储在一个存储器单元中。因此，存储器单元可以维持为擦除状态ER，或者可以根据阈值电压被编程到第一编程状态P1至第七编程状态P7中的任何一者。因此，对以TLC方法编程的存储器单元的读取操作也以TLC方法进行。例如，在读取操作期间，可以使用第一读取电压Vr1至第七读取电压Vr7。第一读取电压Vr1可以是用于在擦除状态ER和第一编程状态P1至第七编程状态P7之间进行区分的电压，并且第二读取电压Vr2可以是用于在对应于擦除状态ER和第一编程状态P1的存储器单元与对应于第二编程状态P2至第七编程状态P7的存储器单元之间进行区分的电压。剩余的第三读取电压Vr3至第七读取电压Vr7也可以被设定为用于区分对应于不同编程状态的存储器单元的电压。
可以根据存储器装置不同地设定使用第一读取电压Vr1至第七读取电压Vr7的顺序，并且可以在进行每个读取操作的感测操作之后进行失败位计数操作。
图11是示出根据本公开的一个实施方式的在读取操作期间进行的失败位计数操作的图。
参考图10和图11，当对所选页的读取操作开始时，图1的控制逻辑电路180可以从读取操作1READ开始的时间点111到所有失败位计数操作113完成的时间点112输出具有逻辑低电平的读取繁忙信号RB，以防止在读取操作期间接收另一个命令。
当在对所选页的读取操作中使用的读取电压的数量是J(J是正整数)时，可以使用第一读取电压至第J读取电压进行第一读取操作1READ至第J读取操作JREAD。这里，进行第一读取操作1READ至第J读取操作JREAD的顺序可以与第一读取电压至第J读取电压的电平无关。例如，根据读取操作的算法，在第一读取操作1READ中可以使用第一读取电压Vr1或者可以使用第四读取电压Vr4。即，第一读取操作1READ至第J读取操作JREAD的顺序可以是指进行读取操作的顺序，而且每个读取操作中使用的读取电压可以根据存储器装置中设定的算法而不同。在第一读取操作1READ至第J读取操作JREAD中，读取电压可以施加到与所选页连接的所选字线。
当第一读取操作1READ结束时，可以在使用不同读取电压进行第二读取操作2READ的同时，进行针对第一读取操作1READ的第一感测操作1SEN。在第一感测操作1SEN至第J感测操作JSEN中，可以感测通过先前进行的读取操作改变的位线的电流或电压，并且可以根据感测的电流或电压将感测数据存储在页缓冲器中。
当第一感测操作1SEN结束时，可以在进行第三读取操作3READ的同时进行用于检查包括在第一感测操作1SEN中感测的感测数据中的失败位的第一检查操作1CHK。可以进行第一检查操作1CHK，直到第一读取操作1READ通过。例如，在第一检查操作1CHK中，可以进行参考图9描述的操作S92至S99。即，可以进行操作S92至S99，直到操作S95通过，并且当在操作S98中补偿值的数量C#达到最大值时，可以将读取操作处理为失败。当在第一检查操作1CHK中操作S95通过时，可以在进行第四读取操作4READ的同时，进行储存在第一检查操作1CHK中最后设定的允许失败位数量F#补偿值的数量C#的第一存储操作1S。可以根据在操作S95通过时存储的允许失败位数量F#和补偿值的数量C#计算包括在感测数据SDT中的失败位的数量。
在上述方法中，在进行第一读取操作1READ之后，可以进行剩余的第二读取操作2READ至第J读取操作JREAD，并且可以依次进行针对第二读取操作2READ至第J读取操作JREAD的第二感测操作2SEN至第J感测操作JSEN、第二检查操作2CHK至第J检查操作JCHK以及第二存储操作2S至第J存储操作JS。
图12是示出根据本公开的一个实施方式的包括存储器装置的存储器***1000的图。
参考图12，存储器***1000可以包括：存储器装置1100，存储数据在其中；以及控制器1200，其在存储器装置1100和主机2000之间进行通信。
存储器***1000可以包括多个存储器装置1100，并且存储器装置1100可以经由至少一个信道连接到控制器1200。例如，多个存储器装置1100可以连接到一个信道，并且即使在多个信道连接到控制器1200的情况下，多个存储器装置1100也可以连接到每个信道。图12所示的存储器装置1100可以与图1中所示的存储器装置1100相同地实现。
控制器1200可以在主机2000和存储器装置1100之间进行通信。控制器1200可以根据主机2000的请求控制存储器装置1100，或者即使没有来自主机2000的请求也可以进行用于存储器***1000的性能改进的后台操作。主机2000可以生成针对各种操作的请求，并将生成的请求输出到存储器***1000。例如，这些请求可以包括可以控制编程操作的编程请求、可以控制读取操作的读取请求和可以控制擦除操作的擦除请求等。
主机2000可以经由诸如***组件互连Express(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行连接SCSI(SAS)、非易失性存储器Express(NVMe)、通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)或集成驱动电子设备(IDE)的各种通信标准或接口与存储器***1000进行通信。
图13是示出根据本公开的一个实施方式的包括存储器装置的另一个存储器***70000的图。
参考图13，存储器***70000可以被实现为存储卡或智能卡。存储器***70000可以包括存储器装置1100、控制器1200和卡接口7100。
控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。图13中所示的存储器装置1100可以与图1中所示的存储器装置1100相同地实现。
卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。
卡接口7100可以根据主机60000的协议对主机60000和控制器1200之间的数据交换进行对接。根据一个实施方式，卡接口7100可以支持通用串行总线(USB)协议以及芯片间(IC)-USB协议。这里，卡接口7100可以指能够支持主机60000使用的协议的硬件、安装在硬件中的软件或信号传输方法。
当存储器***70000连接到主机60000(例如PC、平板电脑、数码相机、数字音频播放器、手机、控制台视频游戏硬件或数字机顶盒)的主机接口6200时，接口6200可以在微处理器(μP)6100的控制下经由卡接口7100和控制器1200进行与存储器装置1100的数据通信。
虽然已经关于特定实施方式描述了本发明，但对于本领域的技术人员来说，显然可以在不脱离所附权利要求书中所定义的本发明的精神和范围的情况下进行各种改变和变型。此外，可以组合实施方式以形成另外的实施方式。
相关申请的交叉引用
本申请要求2021年2月18日提交的韩国专利申请第10-2021-0022120号的优先权，该申请的全部公开内容通过引用并入本文。

Claims (20)

1.一种存储器装置，该存储器装置包括：
存储器单元；
页缓冲器，所述页缓冲器存储从所述存储器单元获得的感测数据；
电流感测电路，所述电流感测电路：
比较根据所述感测数据生成的感测电压和根据允许失败位代码生成的参考电压，并且
根据比较结果输出通过信号或失败信号；以及
失败位管理器，所述失败位管理器：
增加包括在所述允许失败位代码中的允许失败位数量，直到从所述电流感测电路输出所述通过信号，
根据所述允许失败位数量改变所述允许失败位代码，并且
向所述电流感测电路提供所述允许失败位代码。
2.根据权利要求1所述的存储器装置，其中，所述页缓冲器经由位线与所述存储器单元连接，并且根据所述位线的电流或电压存储所述感测数据。
3.根据权利要求1所述的存储器装置，其中，所述电流感测电路包括：
感测数据接收器，所述感测数据接收器根据所述感测数据生成补偿电流；
失败位接收器，所述失败位接收器根据所述允许失败位代码生成参考电流；
电压输出电路，所述电压输出电路根据所述补偿电流输出所述感测电压，并且根据所述参考电流生成所述参考电压；以及
比较电路，所述比较电路比较所述感测电压和所述参考电压，并且根据比较的结果输出所述通过信号或所述失败信号。
4.根据权利要求3所述的存储器装置，其中，所述感测数据接收器还随着包括在所述感测数据中的检测到的失败位的数量增加而增大所述补偿电流。
5.根据权利要求3所述的存储器装置，其中，所述失败位接收器还随着包括在所述允许失败位代码中的所述允许失败位数量增加而增大所述参考电流。
6.根据权利要求3所述的存储器装置，其中，所述电压输出电路随着所述补偿电流增大而输出具有更高电平的所述感测电压，并随着所述参考电流增大而输出具有更高电平的所述参考电压。
7.根据权利要求1所述的存储器装置，其中，所述失败位管理器包括：
代码控制器，所述代码控制器响应于所述通过信号或所述失败信号而输出第一失败计数信号或第二失败计数信号；
计数器，所述计数器响应于所述第一失败计数信号或所述第二失败计数信号而增加或减少所述允许失败位数量，并且输出经增加或减少的所述允许失败位数量；
寄存器，所述寄存器存储从所述计数器输出的所述允许失败位数量；以及
代码输出电路，所述代码输出电路根据存储在所述寄存器中的所述允许失败位数量生成并输出所述允许失败位代码。
8.根据权利要求7所述的存储器装置，其中，所述代码控制器响应于所述失败信号而输出所述第一失败计数信号，并且响应于所述通过信号而输出所述第二失败计数信号。
9.根据权利要求8所述的存储器装置，其中，所述计数器响应于所述第一失败计数信号而增加或减少所述允许失败位数量，并且响应于所述第二失败计数信号而保持最近生成的所述允许失败位数量。
10.根据权利要求3所述的存储器装置，其中，所述电流感测电路还包括补偿电路，所述补偿电路改变确定所述通过信号或所述失败信号的参考线的斜率。
11.根据权利要求10所述的存储器装置，其中，当直到所述允许失败位数量达到最大值，所述失败信号依然输出时，所述失败位管理器生成用于改变所述斜率的补偿代码并向所述电流感测电路输出所述补偿代码。
12.根据权利要求11所述的存储器装置，其中，所述失败位管理器生成用于增大所述斜率的所述补偿代码并向所述电流感测电路输出所述补偿代码，直到所述通过信号输出。
13.一种存储器装置，该存储器装置包括：
存储器单元；
页缓冲器，所述页缓冲器经由位线与所述存储器单元连接并且在读取操作期间感测所述位线的电流或电压以存储感测数据；
电流感测电路，所述感测电路：
根据所述感测数据中的检测到的失败位的数量和允许失败位数量来确定所述读取操作是通过还是失败，并且
改变所述检测到的失败位的数量和对应于所述检测到的失败位的数量的所述允许失败位数量的比率，其中，所述比率根据补偿值的数量来确定；以及
失败位管理器，所述失败位管理器：
调整所述允许失败位数量，直到所述读取操作通过，并且
当确定直到所述允许失败位数量达到最大值所述读取操作依然失败时，调整所述补偿值的数量。
14.根据权利要求13所述的存储器装置，其中，所述电流感测电路包括：
补偿电路，所述补偿电路根据所述补偿值的数量改变第一节点和第二节点的电压；
感测数据接收器，所述感测数据接收器根据所述检测到的失败位的数量改变第三节点的电流；
失败位接收器，所述失败位接收器根据所述允许失败位数量改变第四节点的电流；
电压输出电路，所述电压输出电路根据所述第一节点和所述第三节点之间的电流输出感测电压，并且根据所述第二节点和所述第四节点之间的电流输出参考电压；以及
比较电路，所述比较电路比较所述感测电压和所述参考电压，并且根据比较的结果输出通过信号或失败信号。
15.根据权利要求14所述的存储器装置，其中，所述补偿电路还随着所述补偿值的数量增加而增大所述比率。
16.根据权利要求14所述的存储器装置，其中，所述感测数据接收器随着所述感测数据中的所述检测到的失败位的数量增加而增大所述第三节点的电流。
17.根据权利要求14所述的存储器装置，其中，所述失败位接收器随着所述允许失败位数量增加而增大所述第四节点的电流。
18.根据权利要求14所述的存储器装置，其中，所述电压输出电路随着所述第一节点的电压或所述第三节点的电流增大而输出具有更高电平的所述感测电压。
19.根据权利要求14所述的存储器装置，其中，所述电压输出电路随着所述第二节点的电压或所述第四节点的电流增大而输出具有更高电平的所述参考电压。
20.根据权利要求13所述的存储器装置，其中，所述失败位管理器包括：
代码控制器，所述代码控制器响应于从所述电流感测电路输出的通过信号或失败信号而输出补偿计数信号或失败计数信号；
计数器，所述计数器响应于所述补偿计数信号或所述失败计数信号而改变所述补偿值的数量或所述允许失败位数量；
寄存器，所述寄存器存储由所述计数器改变的所述补偿值的数量或所述允许失败位数量；以及
代码输出电路，所述代码输出电路根据存储在所述寄存器中的所述补偿值的数量或所述允许失败位数量而输出允许失败位代码或用于改变所述比率的补偿代码。
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