CN116978431A - 存储器装置及其操作方法 - Google Patents

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Abstract

本公开涉及存储器装置及其操作方法。一种存储器装置包括：存储器单元阵列，其包括第一存储器单元组和第二存储器单元组，第一存储器单元组包括位于距参考节点第一物理距离内的存储器单元，第二存储器单元组包括位于距参考节点超过第一物理距离的存储器单元；***电路，其被配置为执行通过字线将逐渐增大的编程电压施加到包括在存储器单元阵列中的存储器单元的编程操作；以及控制逻辑，其被配置为响应于编程电压的逐渐增大而基于编程电压的大小来确定第一编程允许电压被施加到第一存储器单元组的时间并确定第一编程允许电压的大小，控制逻辑还被配置为控制***电路通过位线将第一编程允许电压施加到第一存储器单元组。

Description

存储器装置及其操作方法
技术领域
各种实施方式总体上涉及半导体装置，更具体地，涉及一种存储器装置和控制其编程速度的方法。
背景技术
存储器***是被配置为响应于主机装置(例如，计算机或智能电话)的控制而存储数据的装置。存储装置可包括用于存储数据的存储器装置和用于控制存储器装置的存储控制器。存储器装置可被分类为易失性存储器装置或非易失性存储器装置。
只要供电，易失性存储器装置就可保留数据，在没有供电的情况下可能丢失所存储的数据。易失性存储器装置可包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
非易失性存储器装置即使没有供电也不丢失数据。易失性存储器装置可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存等。
发明内容
各种实施方式涉及一种存储器装置和控制其编程速度的方法，其通过根据编程电压的大小控制施加到位线的编程允许电压来将编程速度维持在预定范围内而与存储器单元的物理列地址无关。
根据本公开的实施方式，一种存储器装置可包括存储器单元阵列，该存储器单元阵列包括第一存储器单元组和第二存储器单元组，第一存储器单元组包括位于距参考节点第一物理距离内的存储器单元，第二存储器单元组包括位于距参考节点超过第一物理距离的存储器单元。存储器装置还可包括***电路，该***电路被配置为执行通过字线将逐渐增大的编程电压施加到包括在存储器单元阵列中的存储器单元的编程操作。存储器装置还可包括控制逻辑，所述控制逻辑被配置为响应于编程电压的逐渐增大而基于编程电压的大小来确定第一编程允许电压被施加到第一存储器单元组的时间并确定第一编程允许电压的大小，所述控制逻辑还被配置为控制***电路通过位线将第一编程允许电压施加到第一存储器单元组。
根据本公开的实施方式，一种存储器装置可包括存储器单元阵列，该存储器单元阵列包括多个存储器单元组，多个存储器单元组中的每一个包括具有包括在预定范围内的物理列地址的多个存储器单元。存储器装置还可包括***电路，该***电路被配置为执行通过字线将逐渐增大的编程电压施加到包括在存储器单元阵列中的多个存储器单元的编程操作。存储器装置还可包括控制逻辑，所述控制逻辑被配置为响应于编程电压的逐渐增大而基于编程电压的大小来确定编程允许电压分别被施加到多个存储器单元组的时间和编程允许电压的大小，所述控制逻辑还被配置为控制***电路通过位线施加编程允许电压。
根据本公开，一种操作存储器装置的方法可包括：指定包括具有连续物理列地址的预定数量的存储器单元的多个存储器单元组。该方法还可包括：通过字线将逐渐增大的编程电压施加到多个存储器单元组。该方法还可包括：基于编程电压的大小来确定分别施加到多个存储器单元组的编程允许电压的施加时间和编程允许电压的大小。该方法可另外包括：通过位线将编程允许电压施加到多个存储器单元组。
附图说明
图1是示出包括根据本公开的实施方式的存储器装置的存储器***的图。
图2是示出图1所示的存储器装置的图。
图3是示出图2的多个存储块当中的存储块的结构的图。
图4是示出编程速度根据物理距离而变化的存储器单元的图。
图5是示出具有恒定编程速度的存储器装置的框图。
图6是示出根据本公开的实施方式的通过改变编程允许电压的大小来控制编程速度的方法的图。
图7是示出根据本公开的教导的改变施加编程允许电压的时间的方法的图。
图8是示出根据本公开的教导的改变编程允许电压的大小的方法的图。
图9是示出根据本公开的教导的执行编程操作的方法的流程图，其中编程速度包括在预定范围内。
图10是示出根据本公开的教导的确定编程允许电压的施加时间及其大小的方法的流程图。
图11是示出根据本公开的实施方式的包括固态驱动器的数据处理***的示例的图。
图12是示出图11的控制器的配置的示例的图。
图13是示出包括根据本公开的实施方式的数据存储装置的数据处理***的示例的图。
图14是示出包括根据本公开的实施方式的数据存储装置的数据处理***的示例的图。
图15是示出包括根据本公开的实施方式的数据存储装置的网络***的示例的图。
具体实施方式
仅示出根据本说明书中公开的概念的实施方式的示例的具体结构或功能描述以描述根据概念的实施方式的示例，并且根据概念的实施方式的示例可通过各种形式实现，但是描述不限于本说明书中描述的实施方式的示例。
图1是示出包括根据本公开的实施方式的存储器装置100的存储器***50的图。
参照图1，存储器***50可包括存储器装置100和控制存储器装置100的操作的存储控制器200。存储器***50可被配置为响应于主机的控制而存储数据。存储器***50的示例可包括蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视、平板PC和车载信息娱乐***。
根据对应于与主机的通信方法的主机接口，存储器***50可被制造成各种类型的存储器***之一。例如，存储器***50可被配置成各种类型的存储装置中的任一种，例如固态驱动器(SSD)；MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡；SD、迷你SD和微型SD形式的安全数字卡；通用串行总线(USB)存储装置；通用闪存(UFS)装置；个人计算机存储卡国际协会(PCMCIA)卡型存储装置；***组件互连(PCI)卡型存储装置；高速PCI(PCI-E)卡型存储装置；紧凑闪存(CF)卡；智能媒体卡；以及记忆棒。
存储器***50可被制造成各种类型的封装中的任一种。例如，存储器***50可被制造成各种类型的封装类型中的任一种，例如叠层封装(POP)、***封装(SIP)、***芯片(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)、晶圆级层叠封装(WSP)等。
存储器装置100可存储数据。存储器装置100可响应于存储控制器200的控制而操作。存储器装置100可包括存储器单元阵列(未示出)，存储器单元阵列包括用于存储数据的多个存储器单元。
各个存储器单元可被配置成存储一个数据比特的单级单元(SLC)、存储两个数据比特的多级单元(MLC)、存储三个数据比特的三级单元(TLC)或存储四个数据比特的四级单元(QLC)。
存储器单元阵列(未示出)可包括多个存储块。各个存储块可包括多个存储器单元。各个存储块可包括多个页。根据实施方式，页可以是用于将数据存储在存储器装置100中或读取存储在存储器装置100中的数据的单元。存储块可以是用于擦除数据的单元。
根据实施方式，存储器装置100可包括例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移矩随机存取存储器(STT-RAM)。在本说明书中，作为示例，在存储器装置100使用NAND闪存的上下文中描述本教导的特征和方面。
存储器装置100可从存储控制器200接收命令CMD和地址ADDR。存储器装置100可被配置为访问存储器单元阵列中响应于所接收的地址ADDR而选择的区域。存储器装置100可对通过地址ADDR选择的区域执行与所接收的命令CMD对应的操作。例如，存储器装置100可执行编程操作、读操作和擦除操作。在编程操作期间，存储器装置100可将数据存储在通过地址ADDR选择的区域中。在读操作期间，存储器装置100可从通过地址ADDR选择的区域读取数据。在擦除操作期间，存储器装置100可擦除存储在通过地址ADDR选择的区域中的数据。
存储器装置100可包括多个平面。平面可指独立地执行操作的单元。例如，存储器装置100可包括两个、四个或八个平面。多个平面可同时独立地执行编程操作、读操作或擦除操作。
存储器装置100可包括顺序区域。顺序区域可指具有连续逻辑块地址LBA的区域。存储控制器200可执行写操作以将数据存储在顺序区域中。连续逻辑块地址LBA可被存储在顺序区域中。存储器装置100可包括具有不同大小的多个顺序区域。存储器装置100可被分成顺序区域的单元。
根据实施方式，存储器装置100可执行后台介质扫描(BGMS)操作。当没有从存储控制器200接收命令时，可在空闲时间期间执行后台介质扫描(BGMS)操作。另外，可执行后台介质扫描(BGMS)操作以防止读失败，即，在读操作期间读取的数据中发生不可纠正纠错码(UECC)。
例如，存储器装置100可在空闲时间期间扫描(读取)存储在存储器单元中的数据。存储器装置100可基于扫描结果来选择可能发生读失败的页，并且可执行刷新操作。存储器装置100可按照顺序或随机顺序按存储块编号扫描数据。
存储器装置100可在后台介质扫描(BGMS)操作期间通过扫描存储在页中的数据来检测可能发生不可纠正纠错码(UECC)的页。存储器装置100可通过用所检测的页的数据对另一存储块进行编程来防止不可纠正纠错码(UECC)。存储器装置100可通过检测由于读扰动和保留而可能发生不可纠正纠错码(UECC)的页来改进数据可靠性。
存储控制器200可控制存储器***50的一般操作。
当电力施加到存储器***50时，存储控制器200可执行固件(FW)。当存储器装置100是闪存装置时，固件FW可包括控制与主机的通信的主机接口层HIL，并且存储控制器200可包括控制主机和存储器装置100之间的通信的闪存转换层FTL以及控制与存储器装置100的通信的闪存接口层FIL。
存储控制器200可从主机接收写数据和逻辑块地址(LBA)，并且可将逻辑块地址(LBA)转换为指示要存储包括在存储器装置100中的数据的存储器单元的地址的物理块地址(PBA)。在本说明书中，逻辑块地址(LBA)可具有与“逻辑地址”相同的含义。在本说明书中，物理块地址(PBA)可具有与“物理地址”相同的含义。
存储控制器200可响应于来自主机的请求控制存储器装置100执行编程操作、读操作或擦除操作。在编程操作期间，存储控制器200可向存储器装置100提供编程命令、物理块地址(PBA)和数据。在读操作期间，存储控制器200可向存储器装置100提供读命令和物理块地址(PBA)。在擦除操作期间，存储控制器200可向存储器装置100提供擦除命令和物理块地址(PBA)。
根据实施方式，存储控制器200可生成命令、地址和数据并将命令、地址和数据传送至存储器装置100，而与来自主机的请求无关。例如，存储控制器200可向存储器装置100提供用于执行实现损耗均衡、读回收和垃圾收集所涉及的读操作和写操作的命令、地址和数据。
在实施方式中，存储控制器200可控制至少两个存储器装置100。存储控制器200可根据交织方案控制存储器装置100以改进操作性能。根据上述交织方案，对至少两个存储器装置100的操作可被控制为彼此交叠。然而，交织方案可能导致至少两个存储器装置100并行操作。
缓冲存储器装置(未示出)可暂时存储从主机提供的数据(即，要存储在存储器装置100中的数据)，或者可暂时存储从存储器装置100读取的数据。根据实施方式，缓冲存储器装置(未示出)可以是易失性存储器装置。例如，缓冲存储器装置(未示出)可利用动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。
主机可使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机***接口(SCSI)、***组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、寄存DIMM(RDIMM)和减载DIMM(LRDIMM)通信方法的各种通信方法中的至少一种与存储器***50通信。
图2是更详细地示出图1的存储器装置100的图。
参照图2，存储器装置100可包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140、电压发生器150和电流感测电路160。地址解码器120、读写电路130、电压发生器150和电流感测电路160可被统称为由控制逻辑140控制的***电路。
存储器单元阵列110可包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可通过字线WL联接到地址解码器120。多个存储块BLK1至BLKz可通过位线BL1至BLm联接到读写电路130。多个存储块BLK1至BLKz中的每一个可包括多个存储器单元。根据实施方式，多个存储器单元可以是具有垂直沟道结构的非易失性存储器单元。存储器单元阵列110可具有二维结构。根据实施方式，存储器单元阵列110可具有三维结构。包括在存储器单元阵列中的多个存储器单元中的每一个可存储至少一比特的数据。根据实施方式，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储1比特数据的单级单元(SLC)。根据另一实施方式，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储2比特数据的多级单元(MLC)。根据另一实施方式，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储3比特数据的三级单元(TLC)。根据另一实施方式，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储4比特数据的四级单元(QLC)。根据实施方式，包括在存储器单元阵列110中的多个存储器单元中的每一个可存储五比特或更多比特的数据。
地址解码器120可通过字线WL联接到存储器单元阵列110。地址解码器120可被配置为响应于控制逻辑140的控制而操作。地址解码器120可通过存储器装置100中的输入/输出缓冲器接收地址。
地址解码器120可被配置为对所接收的地址中的块地址进行解码。地址解码器120可根据解码的块地址选择至少一个存储块。另外，在读操作的读电压施加期间，地址解码器120可将由电压发生器150生成的读电压Vread施加到所选存储块中的所选字线，并且可将通过电压Vpass施加到未选字线。另外，在编程验证操作期间，地址解码器120可将由电压发生器150生成的验证电压施加到所选存储块的所选字线，并且可将通过电压Vpass施加到未选字线。
地址解码器120可被配置为对所接收的地址中的列地址进行解码。地址解码器120可将解码的列地址传送至读写电路130。
可以页为单位执行存储器装置100的读操作和编程操作。应读操作和编程操作的请求而接收的地址可包括块地址、行地址和列地址。地址解码器120可响应于块地址和行地址而选择一个存储块和一条字线。列地址可由地址解码器120解码并提供给读写电路130。在本公开中，联接到一条字线的存储器单元可被称为“物理页”。
读写电路130可包括多个页缓冲器PB1至PBm。读写电路130可在存储器单元阵列110的读操作期间作为读电路操作，并且在其写操作期间作为写电路操作。页缓冲器PB1至PBm可通过位线BL1至BLm联接到存储器单元阵列110。在读操作和编程验证操作期间，页缓冲器PB1至PBm可连续地向联接到存储器单元的位线供应感测电流以便感测存储器单元的阈值电压，并且通过感测节点感测由与之对应的存储器单元的编程状态导致的电流量的变化以锁存感测数据。读写电路130可响应于从控制逻辑140输出的页缓冲器控制信号而操作。在本说明书中，写电路的写操作可指针对所选存储器单元的编程操作。
在读操作期间，读写电路130可感测存储器单元的数据，暂时存储所读取的数据，并且向半导体存储器装置100的输入/输出缓冲器(未示出)输出数据DATA。根据实施方式，除了页缓冲器(或页寄存器)之外，读写电路130还可包括列选择器。根据本公开的实施方式，读写电路130可以是页缓冲器。
控制逻辑140可被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑140可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。控制逻辑140可联接到地址解码器120、读写电路130、电压发生器150和电流感测电路160。控制逻辑140可通过存储器装置100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。控制逻辑140可被配置为响应于控制信号CTRL而控制存储器装置100的一般操作。另外，控制逻辑140可输出控制信号以控制多个页缓冲器PB1至PBm的感测节点预充电电位电平。控制逻辑140可控制读写电路130执行存储器单元阵列110的读操作。
控制逻辑140可响应于从电流感测电路160接收的通过信号PASS或失败信号FAIL而确定针对预定目标编程状态的验证操作是通过还是失败。
在读操作期间，电压发生器150可响应于从控制逻辑140输出的控制信号而生成读电压Vread和通过电压Vpass。为了生成具有各种电压电平的多个电压，电压发生器150可包括接收内部电源电压的多个泵浦电容器。电压发生器150可通过响应于控制逻辑140的控制而选择性地启用多个泵浦电容器来生成多个电压。
在验证操作期间，电流感测电路160可响应于从控制逻辑140接收的允许比特VRY_BIT<#>而生成基准电流和基准电压。电流感测电路160可对所生成的基准电压与从包括在读写电路130中的页缓冲器PB1至PBm接收的感测电压VPB进行比较，或者可对所生成的基准电流与从包括在读写电路130中的页缓冲器PB1至PBm接收的感测电流进行比较，从而输出通过信号PASS或失败信号FAIL。
地址解码器120、读写电路130、电压发生器150和电流感测电路160可用作被配置为对存储器单元阵列110执行读操作、写操作和擦除操作的“***电路”。控制逻辑140***电路可响应于控制逻辑140的控制对存储器单元阵列110执行读操作、写操作和擦除操作。
图3是示出如图2所示的存储块BLK1至BLKz当中的存储块BLKz的结构的图。
如图3所示，存储块BLKz可以是如图2所示的存储块BLK1至BLKz之一。
参照图3，彼此平行布置的多条字线可联接到第一选择线和第二选择线。第一选择线可以是源极选择线SSL并且第二选择线可以是漏极选择线DSL。更具体地，存储块BLKz可包括联接在位线BL1至BLm和源极线SL之间的多个串ST。位线BL1至BLm可分别联接到串ST，源极线SL可共同联接到串ST。串ST可具有相同的配置。因此，作为示例将详细描述联接到第一位线BL1的串ST。
串ST可包括在源极线SL和第一位线BL1之间彼此串联联接的源极选择晶体管SST、多个存储器单元MC1至MC16和漏极选择晶体管DST。各个串ST可包括至少一个源极选择晶体管SST、至少一个漏极选择晶体管DST，并且可能包括比图3所示的存储器单元MC1至MC16更多的存储器单元。
源极选择晶体管SST的源极可联接到源极线SL，并且漏极选择晶体管DST的漏极可联接到第一位线BL1。存储器单元MC1至MC16可串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。包括在不同串ST中的源极选择晶体管SST的栅极可联接到源极选择线SSL，漏极选择晶体管DST的栅极可联接到漏极选择线DSL，存储器单元MC1至MC16的栅极可分别联接到多条字线WL1至WL16。包括在不同串ST中的存储器单元当中的联接到同一字线的一组存储器单元可被称为物理页PG。因此，存储块BLKz可包括与字线WL1至WL16的数量一样多的物理页PG。
单个存储器单元可存储一比特数据。该存储器单元通常称为单级单元(SLC)。一个物理页PG可存储一个逻辑页(LPG)数据。一个LPG数据可包括与包括在一个物理页PG中的单元的数量一样多的数据比特。
然而，一个存储器单元可存储两比特或更多比特的数据。因此，一个物理页PG可存储与两个或更多个逻辑页LPG对应的数据。
存储器单元可包括在多个存储器单元组中。存储器单元可分别根据存储器单元和参考节点310之间的距离而包括在不同的存储器单元组中。参考节点310可由各条字线设定。根据本公开的实施方式，参考节点310与存储器单元之间的距离可指参考节点与位于同一字线上的存储器单元之间的距离。
如图3所示，当各个存储器单元与参考节点310之间的距离小于预定值时，各个存储器单元可包括在近单元组320中，或者在各个存储器单元与参考节点310之间的距离大于或等于预定值的情况下，各个存储器单元包括在远单元组330中。
包括在近单元组320中的存储器单元的编程速度可比包括在远单元组330中的存储器单元的编程速度更快。尽管图3中作为示例仅示出两个存储器单元组(即，近单元组320和远单元组330)，但根据存储器单元的编程速度可存在包括存储器单元的两个以上存储器单元组。
图4是示出根据物理距离而具有不同编程速度的存储器单元的图。
参照图4，包括在存储器单元阵列110中的存储器单元可与参考节点具有不同的物理距离。根据实施方式，物理距离可以是存储器单元的物理列地址。包括在存储器单元阵列110中的存储器单元可根据存储器单元和参考节点之间的物理距离而包括在第一存储器单元组410和第二存储器单元组420中。
位于距参考节点第一物理距离内的存储器单元可包括在第一存储器单元组410中。远离参考节点超过第一物理距离的存储器单元可包括在第二存储器单元组420中。根据实施方式，存储器单元组可根据编程速度来划分。根据实施方式，第一存储器单元组410可对应于如图3所示的近单元组320。第二存储器单元组420可对应于如图3所示的远单元组330。
靠近参考节点的存储器单元的编程速度可比远离参考节点的存储器单元的编程速度更快。随着存储器单元的编程速度增加，存储器单元可具有更高的阈值电压。
通过字线施加到靠近参考节点的存储器单元的电压可比远离参考节点的存储器单元更快达到编程电压。通过字线施加的电压达到编程电压的时间可根据存储器单元和参考节点之间的距离而变化。随着存储器单元更靠近参考节点，施加到存储器单元的电压可更快达到编程电压。
图4的第一曲线图450可示出随时间的编程电压。在第一曲线图450中，x轴可表示时间，y轴可表示编程电压。由于施加电压，施加到存储器单元的栅极的电压可在过去预定时间之后达到编程电压。
根据存储器单元的物理距离或物理列地址，可能出现编程速度的差异。随着编程电压的大小增加，编程速度的差异可增加。施加到包括在第一存储器单元组410中的存储器单元的电压可比施加到包括在第二存储器单元组420中的存储器单元的电压更快达到编程电压。
第一编程电压430可被施加到存储器单元。施加到包括在第一存储器单元组410中的存储器单元的电压可在第二存储器单元组420之前达到第一编程电压430。施加到第一存储器单元组410的电压达到第一编程电压430的时间与施加到第二存储器单元组420的电压达到第一编程电压430的时间之间的差可以是第一差nt1。
第一存储器单元组410和第二存储器单元组420之间的编程速度差异可根据编程电压的大小而变化。更具体地，随着编程电压的大小增加，编程速度差异可增加。
编程电压可响应于编程循环的增加而增加。编程电压可以是逐渐增大的阶跃电压。第二编程电压440可被施加到存储器单元。以相同的方式，施加到包括在第一存储器单元组410中的存储器单元的电压可在第二存储器单元组420之前达到第二编程电压440。施加到第一存储器单元组410的电压达到第二编程电压440的时间与施加到第二存储器单元组420的电压达到第二编程电压440的时间之差可以是第二差nt2。
随着编程电压的大小增加，施加到位线的电压达到编程电压的时间差可增加。例如，第二编程电压440可大于第一编程电压430，并且第二差nt2可大于第一差nt1。随着编程电压的大小增加，施加到与同一字线联接的存储器单元的电压达到编程电压的时间差可增加。
随着编程电压的大小增加，存储器单元组之间的编程速度差异可增加。图4的第二曲线图460可示出第一存储器单元组410和第二存储器单元组420之间的编程速度差异。在第二曲线图460中，x轴可表示编程电压，y轴可表示编程电压的有效施加时间。编程电压的有效施加时间可因施加到存储器单元的栅极的编程电压与通过位线施加的编程允许电压之间的差而改变。
随着编程电压增加，存储器单元的编程速度可减小。编程速度可与编程电压的有效施加时间成比例。随着编程电压的大小增加，编程电压的有效施加时间可减小。
第一编程电压430可具有v1的电压大小，并且第二编程电压440可具有v2的电压大小。由于v1小于v2，所以第二存储器单元组420的第二差nt2可大于第一存储器单元组410的第一差nt1。
第一存储器单元组410的编程电压的有效施加时间的减小率可小于第二存储器单元组420的编程电压的有效施加时间的减小率。随着编程电压的大小增加，第一存储器单元组410和第二存储器单元组420之间的编程电压的有效施加时间差可增加。随着编程电压的大小增加，施加到同一字线的存储器单元之间的编程速度差异可增加。
如图4所示，尽管仅示出两个存储器单元组，但存储器单元组的数量可能不限于此。根据实施方式，包括在存储器单元阵列110中的存储器单元可根据其物理距离或物理列地址而包括在多个存储器单元组中。包括在存储器单元组中的存储器单元可具有1KB至2KB的总容量。根据实施方式，多个存储器单元组可以是近单元组。其它存储器单元组可以是远单元组。
图5是示出根据本公开的实施方式的具有恒定编程速度的存储器装置100的框图。
参照图5，存储器装置100可包括存储器单元阵列110、控制逻辑140和***电路170。***电路170可通过字线将编程电压施加到存储器单元的栅极。***电路170可通过经由位线施加编程允许电压来控制编程速度。
存储器单元阵列110可包括：第一存储器单元组，其包括位于距参考节点第一物理距离内的存储器单元；以及第二存储器单元组，其包括远离参考节点超过第一物理距离的存储器单元。根据另一实施方式，存储器单元阵列110可包括多个存储器单元组，所述多个存储器单元组包括具有包括在预定范围内的物理列地址的存储器单元。根据另一实施方式，存储器单元阵列110可包括与预定容量对应的多个存储器单元组。
***电路170可执行编程操作以通过字线将逐渐增大的编程电压施加到包括在存储器单元阵列110中的存储器单元。***电路170可将编程允许电压施加到包括在存储器单元阵列110中的存储器单元组。***电路170可通过位线施加编程电压，所述编程电压响应于包括在编程操作中的编程循环的增加而逐渐增大。
当编程允许电压通过位线施加到存储器单元组时，包括在存储器单元组中的存储器单元的编程速度可减小。通过施加编程允许电压，靠近参考节点的单元组与远离参考节点的单元组之间的编程速度差异可减小。联接到同一字线的存储器单元的编程速度可远离参考节点而减小。距参考节点的距离可对应于存储器单元的物理列地址。
控制逻辑140可基于与其逐渐增大对应的编程电压的大小来确定第一编程允许电压被施加到第一存储器单元组的时间和第一编程电压的大小。控制逻辑140可控制***电路170通过位线将第一编程允许电压施加到第一存储器单元组。
编程允许电压管理器141可基于第一物理距离来确定首先施加第一编程允许电压的时间和首先施加的第一编程允许电压的大小。编程允许电压管理器141可基于编程电压的大小来改变第一编程允许电压的施加时间和大小。
编程允许电压管理器141可基于从参考节点到包括在第一存储器单元组中的各个存储器单元的距离来确定要施加的编程允许电压。随着参考节点和存储器单元之间的距离减小，编程允许电压的大小可增加。
编程允许电压管理器141可将比编程电压的施加完成时间早与第一物理距离对应的时间的时间确定为编程允许电压的施加时间。首先施加第一编程允许电压的时间可由第一物理距离确定。
编程允许电压管理器141可控制***电路170随着编程电压的大小增加而更早施加第一编程允许电压。编程允许电压管理器141可控制***电路170响应于编程电压的逐渐增大而以规则间隔将第一编程允许电压的施加时间提前。
根据实施方式，编程允许电压管理器141可控制***电路170随着编程电压的大小增加而增加第一编程电压的大小。编程允许电压管理器141可控制***电路170响应于编程电压的逐渐增大而逐渐增大第一编程允许电压的大小。
根据实施方式，根据施加有编程电压的存储器单元，通过字线施加的编程电压可以是高电压或低电压。与高电压对应的编程电压的大小可大于与低电压对应的编程电压的大小。由于与高电压对应的编程电压具有更大的大小，所以施加编程允许电压的时间可提前，或者编程允许电压的大小可增大。当编程电压是高电压时，编程允许电压管理器141可响应于通过字线施加的编程电压而另外改变第一编程允许电压的施加时间或其大小。
当编程允许电压通过位线施加到存储器单元时，联接到同一字线的存储器单元之间的编程速度差异可减小。***电路170可将由编程允许电压管理器141确定的编程允许电压施加到存储器单元。根据实施方式，响应于编程允许电压的施加，施加到包括在第一存储器单元组和第二存储器单元组中的存储器单元当中的与同一字线联接的存储器单元的编程电压的有效施加时间的差异可小于预定参考值。编程电压的有效施加时间可由通过字线施加到存储器单元的编程电压和通过位线施加的编程允许电压确定。当编程电压的有效施加时间小于预定值时，包括在第一存储器单元组和第二存储器单元组中的存储器单元可具有相同的编程速度。
根据实施方式，控制逻辑140可控制***电路170通过位线将第二编程允许电压施加到第二存储器单元组。编程允许电压管理器141可控制***电路170以使得第一编程允许电压可比第二编程允许电压早施加。根据另一实施方式，编程允许电压管理器141可控制***电路170以使得第一编程允许电压的大小可大于第二编程允许电压的大小。
根据实施方式，编程允许电压的大小和施加时间可根据距参考节点的距离、逐渐增大的编程电压的大小或者编程电压是否为高电压而变化。随着编程操作进行，编程电压的大小可增加。响应于编程电压的大小增加，编程允许电压的大小可增加，或者编程允许电压可更早施加。
根据另一实施方式，包括在存储器单元阵列110中的多个存储器单元组可包括具有包括在预定范围内的物理列地址的存储器单元。控制逻辑140可响应于编程电压的逐渐增大而基于编程电压的大小来确定施加到多个存储器单元组的编程允许电压的施加时间和编程允许电压的大小。控制逻辑140可控制***电路170通过位线施加编程允许电压。
编程允许电压管理器141可分别基于与多个存储器单元对应的物理列地址范围来确定首先施加编程允许电压的时间和首先施加的编程允许电压的大小。编程允许电压管理器141可基于编程电压的大小改变编程允许电压的施加时间和大小。当编程电压是高电压时，编程允许电压管理器141可响应于通过字线施加的编程电压而另外改变编程允许电压的施加时间和大小。
编程允许电压管理器141可通过反映从编程电压完全施加的时间开始编程电压的增加来确定施加编程允许电压的时间。编程允许电压管理器141可控制***电路170响应于编程电压的增加而更早施加编程允许电压。编程允许电压管理器141可控制***电路170响应于编程电压的增加而增加编程允许电压的相应大小。
根据本公开的实施方式，可响应于编程电压的增加而改变编程允许电压的施加时间和编程允许电压的大小中的至少一个。换言之，当编程电压的大小增加时，编程允许电压的施加时间可提前，或者编程允许电压的大小可增加。另外，当编程电压的大小增加时，施加编程允许电压的时间可提前并且编程允许电压的大小可增加。
图6是示出根据本公开的实施方式的通过改变编程允许电压的大小来控制编程速度的方法的图。
参照图6，要编程的存储器单元的阈值电压(610和620)可根据存储器单元的物理列地址而变化。随着存储器单元的物理列地址增加，存储器单元可更靠近参考节点。
联接到施加有编程电压的同一字线的存储器单元可具有不同的阈值电压。靠近参考节点的存储器单元的编程速度可比远离参考节点的存储器单元的编程速度更快。具有较快编程速度的存储器单元的阈值电压可大于具有较慢编程速度的存储器单元的阈值电压。
由于联接到同一字线的存储器单元具有不同的编程速度，所以存储器单元可具有不同的阈值电压(610)。当没有通过位线施加编程允许电压时，由于存储器单元之间的编程速度的差异，联接到同一字线的存储器单元之间可能存在电压差vt1。
编程允许电压可被施加到存储器单元的位线。编程允许电压管理器可基于编程电压的大小来确定施加编程允许电压的时间或编程允许电压的大小。较大的编程允许电压可以较快的编程速度施加到存储器单元。
在图6中，编程允许电压可被施加到存储器单元组G1、G2和G3。当通过位线施加编程允许电压时，联接到同一字线的存储器单元之间的阈值电压(620)的差可减小。当通过位线施加编程允许电压时，联接到同一字线的存储器单元之间的编程速度差异可减小。由于编程速度差异减小，所以在联接到同一字线的存储器单元之间可能存在阈值电压差vt2。
根据实施方式，施加到存储器单元组G1的编程允许电压可大于施加到存储器单元组G2的编程允许电压。以相同的方式，施加到存储器单元组G2的编程允许电压可大于施加到存储器单元组G3的编程允许电压。存储器单元组G1的编程允许电压可具有最大大小。
根据另一实施方式，施加到存储器单元组G1的编程允许电压可比施加到存储器单元组G2的编程允许电压早施加。施加到存储器单元组G2的编程允许电压可比施加到存储器单元组G3的编程允许电压早施加。编程允许电压可被施加到第一存储器单元组G1至第三存储器单元组G3当中最早的存储器单元组G1。
具有不同大小的编程允许电压可在不同的时间施加到第一存储器单元组G1、第二存储器单元组G2和第三存储器单元组G3。被施加有编程允许电压的第一存储器单元组G1、第二存储器单元组G2和第三存储器单元组G3的编程速度可减小。联接到同一字线的存储器单元之间的阈值电压差可响应于编程速度的减小而减小。
根据实施方式，第一存储器单元组G1、第二存储器单元组G2和第三存储器单元组G3中的每一个可具有1KB至2KB的容量。第一存储器单元组G1、第二存储器单元组G2和第三存储器单元组G3可具有相同的容量。包括在第一存储器单元组G1、第二存储器单元组G2和第三存储器单元组G3中的存储器单元可具有连续物理列地址。第一存储器单元组G1、第二存储器单元组G2和第三存储器单元组G3可以是存储器装置的存储体(bank)。
尽管图6示出三个存储器单元组，但本公开不限于此。可存在各种数量的存储器单元组。随着存储器单元组的数量增加，联接到同一字线的存储器单元之间的编程速度差异可能减小。
图7是示出根据本公开的实施方式的改变施加编程允许电压的时间的方法的图。
参照图7，编程允许电压可响应于施加到多个编程循环LP1、PL2和LP3的编程电压而施加到靠近参考节点的存储器单元组。编程允许电压可通过位线施加到存储器单元。施加编程允许电压的时间可根据编程电压的大小而变化。
当第一编程循环LP1进行时，可施加第一编程电压710。当施加第一编程电压710时，第一编程允许电压720可通过位线施加到靠近参考节点的存储器单元组。第一编程允许电压720可比第一编程电压710的施加完成时间早编程允许电压管理器所确定的时间施加。根据实施方式，施加与第一编程电压710对应的第一编程允许电压720的时间可由参考节点与被施加有第一编程允许电压720的存储器单元组之间的物理距离或物理列地址确定。
当第二编程循环LP2进行时，可施加第二编程电压730。当施加第二编程电压730时，第二编程允许电压740可通过位线施加到靠近参考节点的存储器单元组。第二编程允许电压740可比第二编程电压730的施加完成时间早编程允许电压管理器所确定的时间施加。第二编程允许电压740可比第一编程允许电压720早“a”施加。由于在第二编程循环LP2中施加的第二编程电压730的大小大于在第一编程循环LP1中施加的第一编程电压710的大小，所以第二编程允许电压740可比第一编程允许电压720早“a”施加。
当第三编程循环LP3进行时，可施加第三编程电压750。响应于第三编程电压750的施加，第三编程允许电压760可通过位线施加到靠近参考节点的存储器单元组。第三编程允许电压760可比第三编程电压750的施加完成时间早编程允许电压管理器所确定的时间施加。第三编程允许电压760可比第二编程允许电压740早“a”施加。由于在第三编程循环LP3中施加的第三编程电压750的大小大于在第二编程循环LP2中施加的第二编程电压730的大小，所以第三编程允许电压760可比第二编程允许电压740早“a”施加。第三编程允许电压760可比第一编程允许电压720早“2a”施加。
根据实施方式，由于编程电压710、730和750的大小逐渐增大，所以编程允许电压720、740和760可按“a”逐渐提早施加。当施加编程允许电压720、740和760时，存储器单元的编程速度可减小。联接到同一字线的存储器单元的阈值电压之差可减小。
图8是示出根据本公开的实施方式的改变编程允许电压的大小的方法的图。
参照图8，编程允许电压可响应于施加到多个编程循环LP1、PL2和LP3的编程电压而施加到靠近参考节点的存储器单元组。编程允许电压可通过位线施加到存储器单元。编程允许电压的大小可根据编程电压的大小而变化。
当第一编程循环LP1进行时，可施加第一编程电压810。当施加第一编程电压810时，第一编程允许电压820可通过位线施加到靠近参考节点的存储器单元组。第一编程允许电压820可从第一编程电压810的施加完成时间早编程允许电压管理器所确定的时间施加。编程允许电压管理器可基于第一编程电压810的大小来确定第一编程允许电压820的大小。根据实施方式，与第一编程电压810对应的第一编程允许电压820的大小可由参考节点与被施加有第一编程允许电压820的存储器单元组之间的物理距离或物理列地址确定。
当第二编程循环LP2进行时，可施加第二编程电压830。当施加第二编程电压830时，第二编程允许电压840可通过位线施加到靠近参考节点的存储器单元组。编程允许电压管理器可基于第二编程电压830的大小来确定第二编程允许电压840的大小。第二编程允许电压840的大小可比第一编程允许电压820的大小大“b”。由于在第二编程循环LP2中施加的第二编程电压830的大小大于在第一编程循环LP1中施加的第一编程电压810的大小，所以可施加比第一编程允许电压820大“b”的第二编程允许电压840。
当第三编程循环LP3进行时，可施加第三编程电压850。当施加第三编程电压850时，第三编程允许电压860可通过位线施加到靠近参考节点的存储器单元组。编程允许电压管理器可基于第三编程电压850的大小来确定第三编程允许电压860的大小。第三编程允许电压860可比第二编程允许电压840大“b”。由于在第三编程循环LP3中施加的第三编程电压850的大小大于在第二编程循环LP2中施加的第二编程电压830的大小，所以可施加比第二编程允许电压840大“b”的第三编程允许电压860。第三编程允许电压860的大小可比第一编程允许电压820的大小大“2b”。
根据实施方式，由于编程电压810、830和850的大小逐渐增大，所以编程允许电压820、840和860的大小可按“b”逐渐增大。当施加编程允许电压820、840和860时，存储器单元的编程速度可减小。联接到同一字线的存储器单元的阈值电压之差可减小。
图9是示出根据本公开的实施方式的执行编程操作的方法的流程图，其中编程速度包括在预定范围内。
参照图9，编程允许电压的大小或施加编程允许电压的时间可响应于逐渐增大的编程电压而变化。当编程允许电压通过位线施加到存储器单元时，可控制存储器单元的编程速度。通过控制联接到同一字线的存储器单元的编程速度，可控制具有不同物理列地址的存储器单元的阈值电压相对于相同编程电压具有相同的变化。
在步骤S910，控制逻辑可将包括在存储器单元阵列中的存储器单元划分为多个存储器单元组。包括在多个存储器单元组中的每一个中的存储器单元的总容量可具有预定值。根据实施方式，存储器单元组可具有1KB至2KB的容量。包括在存储器单元组中的存储器单元可具有连续的物理列地址。
在步骤S920，控制逻辑可通过字线将逐渐增大的编程电压施加到多个存储器单元组。控制逻辑可执行编程操作。编程操作可包括多个编程循环。编程电压的大小可响应于编程循环的增加而增加。
在步骤S930，编程允许电压管理器可基于编程电压的大小来确定编程允许电压施加到多个存储器单元组的时间和编程允许电压的大小。
编程允许电压管理器可基于第一物理距离来确定首先施加第一编程允许电压的时间和首先施加的第一编程允许电压的大小。编程允许电压管理器可基于编程电压的大小来改变第一编程允许电压的施加时间和大小。
编程允许电压管理器可基于从参考节点到包括在第一存储器单元组中的存储器单元的距离来确定要施加的编程允许电压。随着参考节点和存储器单元之间的距离减小，编程允许电压的大小可增加。
编程允许电压管理器可将比施加编程电压的完成时间早与第一物理距离对应的时间的时间确定为第一编程允许电压的施加时间。首先施加第一编程允许电压的时间可由第一物理距离确定。
根据另一实施方式，编程允许电压管理器可基于与多个存储器单元对应的物理列地址范围来确定首先施加编程允许电压的时间和首先施加的编程允许电压的大小。编程允许电压管理器可基于编程电压的大小来改变编程允许电压的施加时间和大小。当通过字线施加的编程电压是高电压时，编程允许电压管理器可另外改变编程允许电压的施加时间和大小。
在步骤S940，控制逻辑可通过位线将编程允许电压施加到多个存储器单元组。
编程允许电压管理器可控制***电路随着编程电压的大小增加而更早施加第一编程允许电压。编程允许电压管理器可控制***电路响应于编程电压的逐渐增大而以规则间隔将第一编程允许电压的施加时间提前。
根据本公开的实施方式，编程允许电压管理器可控制***电路随着编程电压的大小增加而增加第一编程允许电压的大小。编程允许电压管理器可控制***电路响应于编程电压的逐渐增大而将第一编程允许电压的大小增加规则量。
根据实施方式，控制逻辑可控制***电路通过位线将第二编程允许电压施加到第二存储器单元组。编程允许电压管理器可控制***电路，使得第一编程允许电压可比第二编程允许电压早施加。根据另一实施方式，编程允许电压管理器可控制***电路以使得第一编程允许电压的大小可大于第二编程允许电压的大小。根据另一实施方式，编程允许电压管理器可控制***电路以使得第一编程允许电压可比第二编程允许电压早施加且其大小大于第二编程允许电压的大小。
根据本公开的另一实施方式，编程允许电压管理器可通过反映从编程电压的施加完成时间开始编程电压的增加来确定编程允许电压的施加时间。编程允许电压管理器可控制***电路以使得可响应于编程电压的增加而更早施加各个编程允许电压。编程允许电压管理器可控制***电路响应于编程电压的增加而增加各个编程允许电压。
图10是示出根据本公开的实施方式的确定施加编程允许电压的时间和编程允许电压的大小的方法的流程图。
参照图10，编程允许电压管理器可基于编程电压的大小来确定编程允许电压通过位线施加到多个存储器单元组的时间和编程允许电压的大小。编程允许电压管理器可基于被施加有编程允许电压的存储器单元组的物理列地址来确定施加编程允许电压的时间和编程允许电压的大小。编程允许电压管理器可基于逐渐增大的编程电压的大小来改变编程允许电压的施加时间及其大小。编程允许电压管理器可另外根据编程电压是否为高电压来改变编程允许电压施加时间及其大小。
在步骤S1010，编程允许电压管理器可基于包括在多个存储器单元中的存储器单元的物理列地址范围来确定首先施加编程允许电压的时间和首先施加的编程允许电压的大小。存储器单元的物理列地址可指存储器单元组和参考节点之间的物理距离。
包括更靠近参考节点的存储器单元的存储器单元组可具有比包括更远离参考节点的存储器单元的存储器单元组更快的编程速度。为了使联接到同一字线的存储器单元之间的编程速度匹配，编程允许电压可以更快的编程速度施加到存储器单元。施加编程允许电压的存储器单元的编程速度可减小。
通过位线施加到存储器单元组的编程允许电压的大小可朝着参考节点增加。随着存储器单元组更靠近参考节点，可通过位线更早施加编程允许电压。
在步骤S1020，编程允许电压管理器可基于逐渐增大的编程电压的大小改变施加编程允许电压的时间及其大小。随着编程循环增加，编程电压的大小可响应于编程循环的增加而逐渐增大。随着编程电压的大小增加，联接到同一字线的存储器单元之间的编程速度差异可增加。
编程允许电压管理器可基于逐渐增大的编程电压的大小而将施加编程允许电压的各个时间提前。随着施加各个编程允许电压的时间提前，存储器单元的编程速度可减小。通过施加改变的编程允许电压而减小的编程速度可减小由逐渐增大的编程电压导致的联接到同一字线的存储器单元之间的编程速度的差异。
编程允许电压管理器可基于逐渐增大的编程电压的大小增加编程允许电压的相应大小。随着各个编程允许电压的大小增加，存储器单元的编程速度可减小。通过施加改变的编程允许电压而减小的编程速度可减小由逐渐增大的编程电压导致的联接到同一字线的存储器单元之间的编程速度的差异。
在步骤S1030，编程允许电压管理器可确定通过字线施加的编程电压是否为高电压。根据被施加有编程电压的存储器单元，编程电压可以是高电压或低电压。与高电压对应的编程电压的大小可大于与低电压对应的编程电压的大小。
当编程电压是低电压时，编程允许电压管理器可确定编程允许电压，而无需另外改变施加编程允许电压的时间及其大小。另一方面，当编程电压是高电压时，编程允许电压管理器可进一步进行到步骤S1040。
在步骤S1040，编程允许电压管理器可另外改变编程允许电压施加时间及其大小。当编程电压是高电压时，编程允许电压管理器可将施加编程允许电压的时间提前。编程允许电压管理器可响应于与高电压对应的编程电压而增加编程允许电压的大小。
当施加从与低电压对应的编程电压增加的与高电压对应的编程电压作为编程电压时，联接到同一字线的存储器单元之间的编程速度差异可进一步增加。编程允许电压管理器可通过另外改变编程允许电压通过位线施加到存储器单元的时间和编程允许电压的大小来减小存储器单元之间的编程速度的差异。
根据本公开的实施方式，可响应于编程电压的增加而改变施加编程允许电压的时间和编程允许电压的大小中的至少一个。换言之，当编程电压的大小增加时，施加编程允许电压的时间可提前，或者编程允许电压的大小可增加。另外，当编程电压的大小增加时，编程允许电压的施加时间可提前，并且编程允许电压的大小可增加。
图11是示出根据本公开的实施方式的包括固态驱动器(SSD)2200的数据处理***2000的图。参照图11，数据处理***2000可包括主机装置2100和SSD 2200。
SSD 2200可包括控制器2210、缓冲存储器装置2220、非易失性存储器2231至223n、电源2240、信号连接器2250和电源连接器2260。
控制器2210可执行SSD 2200的一般操作。根据本公开的实施方式，控制器2210可控制由多个非易失性存储器2231至223n执行的编程操作。控制器2210可控制非易失性存储器2231至223n中的每一个的编程速度。控制器2210可控制编程操作的编程速度根据非易失性存储器2231至223n的物理距离而变化。
根据本公开的实施方式，随着编程循环增加，控制器2210可增加施加到非易失性存储器2231至223n的编程电压的大小。当编程电压的大小增加时，非易失性存储器2231至223n之间的编程速度的差异可根据非易失性存储器2231至223n的物理距离而增加。控制器2210可通过响应于编程电压的大小的增加而施加编程允许电压来维持非易失性存储器2231至223n之间的恒定编程速度差异而不管编程速度的增加。
缓冲存储器装置2220可暂时存储要存储在多个非易失性存储器2231至223n中的数据。另外，缓冲存储器装置2220可暂时存储从非易失性存储器2231至223n读取的数据。暂时存储在缓冲存储器装置2220中的数据可响应于控制器2210的控制而传送至主机装置2100或非易失性存储器2231至223n。
非易失性存储器2231至223n可用作SSD 2200的存储介质。非易失性存储器2231至223n中的每一个可通过多个通道CH1至CHn联接到控制器2210。一个或更多个非易失性存储器可联接到一个通道。联接到一个通道的非易失性存储器可联接到同一信号总线或数据总线。
电源2240可向SSD 2200的内部供应通过电源连接器2260输入的电力PWR。电源2240可包括辅助电源2241。辅助电源2241可供应电力，使得当发生突然断电时SSD 2200可正常终止。辅助电源2241可包括用电力PWR进行充电的大容量电容器。
控制器2210可通过信号连接器2250与主机装置2100交换信号SGL。信号SGL可包括命令、地址和数据。根据主机装置2100和SSD 2200的接口方法，信号连接器2250可被配置成各种类型的连接器。
图12是示出根据本公开的实施方式的图11的控制器2210的图。参照图12，控制器2210可包括主机接口单元2211、控制单元2212、随机存取存储器2213、纠错码(ECC)单元2214和存储器接口单元2215。
主机接口单元2211可根据主机装置2100的协议与主机装置2100和SSD 2200接口。例如，主机接口单元2211可通过诸如安全数字(SD)卡、通用存储总线(USB)存储装置、多媒体卡(MMC)、嵌入式MMC(eMMC)、个人计算机存储卡国际协会(PCMCIA)、并行高级技术附件(PATA)、串行高级技术附件(SATA)、小型计算机***接口(SCSI)、串行附接SCSI(SAS)、***组件互连(PCI)、高速***组件互连(PCI-E)和通用闪存(UFS)装置的协议之一来与主机装置2100通信。另外，主机接口单元2211可执行允许主机装置2100将SSD 2200识别为通用数据存储装置(例如，硬盘驱动器(HDD))的磁盘仿真功能。
控制单元2212可分析和处理从主机装置2100输入的信号SGL。控制单元2212可根据用于驱动SSD 2200的固件或软件来控制内部功能块的操作。随机存取存储器2213可用作用于驱动固件或软件的操作存储器。
根据本公开的实施方式，控制单元2212可控制由非易失性存储器2231至223n执行的编程操作。控制单元2212可将编程允许电压施加到存储器单元，以使得施加到包括在非易失性存储器2231至223n中的存储器单元的编程电压的有效施加时间之差可小于预定值。
ECC单元2214可生成要传送至非易失性存储器2231至223n的数据的奇偶校验数据。所生成的奇偶校验数据可与数据一起存储在非易失性存储器2231至223n中。ECC单元2214可检测从非易失性存储器2231至223n读取的数据中的错误。ECC单元2214可纠正所检测到的可纠正范围内的错误。
存储器接口单元2215可响应于控制单元2212的控制而向非易失性存储器2231至223n提供诸如命令和地址的控制信号。存储器接口单元2215可响应于控制单元2212的控制而与非易失性存储器2231至223n交换数据。例如，存储器接口单元2215可将存储在缓冲存储器装置2220中的数据提供给非易失性存储器2231至223n，或者可将从非易失性存储器2231至223n读取的数据提供给缓冲存储器装置2220。
图13是示出包括根据本公开的实施方式的数据存储装置的数据处理***3000的示例的图。参照图13，数据处理***3000可包括主机装置3100和数据存储装置3200。
主机装置3100可被配置成诸如印刷电路板的板。尽管图13中未示出，主机装置3100可包括用作主机装置3100的内部功能块。
主机装置3100可包括诸如插座、插槽或连接器的连接端子3110。数据存储装置3200可被安装在连接端子3110上。
数据存储装置3200可被配置成诸如印刷电路板的板。数据存储装置3200可被称为存储模块或存储卡。数据存储装置3200可包括控制器3210、缓冲存储器装置3220、非易失性存储器3231和3232、电源管理集成电路(PMIC)3240和连接端子3250。
控制器3210可控制数据存储装置3200的一般操作。控制器3210可按照与图11所示的控制器2210相同的方式配置。以相同的方式，根据本公开的实施方式，控制器3210可通过响应于编程电压的大小的增加而施加编程允许电压来维持非易失性存储器3231和3232之间的恒定编程速度差异而不管编程循环的增加。
缓冲存储器装置3220可暂时存储要存储在非易失性存储器3231和3232中的数据。另外，缓冲存储器装置3220可暂时存储从非易失性存储器3231和3232读取的数据。暂时存储在缓冲存储器装置3220中的数据可响应于控制器3210的控制而被传送至主机装置3100或非易失性存储器3231和3232。
非易失性存储器3231和3232可用作数据存储装置3200的存储介质。
PMIC 3240可在数据存储装置3200中提供通过连接端子3250输入的电力。PMIC3240可响应于控制器3210的控制而管理数据存储装置3200的电力。
连接端子3250可联接到主机装置3100的连接端子3110。通过连接端子3250，可在主机装置3100和数据存储装置3200之间传送电力和信号(例如，命令、地址和数据)。根据主机装置3100和数据存储装置3200的接口方法，连接端子3250可具有各种配置。连接端子3250可布置在数据存储装置3200的一侧。
图14是示出包括根据本公开的实施方式的数据存储装置的数据处理***4000的示例的图。参照图14，数据处理***4000可包括主机装置4100和数据存储装置4200。
主机装置4100可被配置成诸如印刷电路板的板。尽管图14中未示出，主机装置4100可包括用于执行主机装置4100的功能的内部功能块。
数据存储装置4200可被配置成表面安装封装型。数据存储装置4200可通过焊球4250安装到主机装置4100上。数据存储装置4200可包括控制器4210、缓冲存储器装置4220和非易失性存储器4230。
控制器4210可控制数据存储装置4200的一般操作。控制器4210可按照与图11所示的控制器2210相同的方式配置。以相同的方式，根据本公开的实施方式，控制器4210可通过施加编程允许电压来控制包括在非易失性存储器4230中的存储器单元的编程速度。即使当编程电压的大小增加时，控制器4210也可将非易失性存储器4230的存储器单元之间的编程速度差异维持在预定值或更小。
缓冲存储器装置4220可暂时存储要存储在非易失性存储器4230中的数据。另外，缓冲存储器装置4220可暂时存储从非易失性存储器4230读取的数据。暂时存储在缓冲存储器装置4220中的数据可响应于控制器4210的控制而被传送至主机装置4100或非易失性存储器4230。
非易失性存储器4230可用作数据存储装置4200的存储介质。
图15是示出包括数据存储装置的网络***5000的示例的图。参照图15，网络***5000可通过网络5500包括服务器***5300和多个客户端***5410至5430。
服务器***5300可响应于来自多个客户端***5410至5430的请求而提供数据服务。例如，服务器***5300可存储从多个客户端***5410至5430提供的数据。在另一示例中，服务器***5300可向多个客户端***5410至5430提供数据。
服务器***5300可包括主机装置5100和数据存储装置5200。数据存储装置5200可使用图1的存储器装置100、图11的SSD 2200、图13的数据存储装置3200和图14的数据存储装置4200来配置。
数据存储装置5200可包括控制数据存储装置5200的一般操作的控制器。根据实施方式，控制器可通过将编程允许电压施加到存储器单元来控制包括在数据存储装置5200中的各个存储器单元的编程速度。随着施加到存储器单元的编程电压的大小增加，控制器可通过将施加编程允许电压的时间提前或通过增加编程允许电压的大小来将存储器单元之间的编程速度差异维持在预定值或更小。
根据本公开，可提供一种存储器装置及其编程速度控制方法，所述存储器装置能够维持联接到同一字线的存储器单元的恒定编程速度而不管存储器单元的物理列地址。
对于本领域技术人员而言将显而易见的是，在不脱离本教导的精神或范围的情况下，可对本教导的上述实施方式进行各种修改。因此，本教导旨在涵盖所有这些修改，只要它们落在所附权利要求及其等同物的范围内即可。
相关申请的交叉引用
本申请要求2022年4月28日提交于韩国知识产权局的韩国专利申请号10-2022-0053085的优先权，其完整公开通过引用并入本文。

Claims (23)

1.一种存储器装置，该存储器装置包括：
存储器单元阵列，该存储器单元阵列包括第一存储器单元组和第二存储器单元组，所述第一存储器单元组包括位于距参考节点第一物理距离内的存储器单元，所述第二存储器单元组包括位于距所述参考节点超过所述第一物理距离的存储器单元；
***电路，该***电路执行通过字线将逐渐增大的编程电压施加到包括在所述存储器单元阵列中的存储器单元的编程操作；以及
控制逻辑，该控制逻辑响应于所述编程电压的增加而基于所述编程电压的大小来确定第一编程允许电压被施加到所述第一存储器单元组的时间并确定所述第一编程允许电压的大小，所述控制逻辑还控制所述***电路通过位线将所述第一编程允许电压施加到所述第一存储器单元组。
2.根据权利要求1所述的存储器装置，其中，所述控制逻辑包括编程允许电压管理器，该编程允许电压管理器基于所述第一物理距离来确定首先施加所述第一编程允许电压的时间和首先施加的所述第一编程允许电压的大小，并且该编程允许电压管理器基于所述编程电压的大小来改变施加所述第一编程允许电压的时间和所述第一编程允许电压的大小。
3.根据权利要求2所述的存储器装置，其中，施加所述第一编程允许电压的时间比所述编程电压的施加完成时间早由所述编程允许电压管理器确定的时间。
4.根据权利要求3所述的存储器装置，其中，所述编程允许电压管理器控制所述***电路随着所述编程电压的大小增加而更早施加所述第一编程允许电压。
5.根据权利要求4所述的存储器装置，其中，所述编程允许电压管理器控制所述***电路响应于所述编程电压的逐渐增大而以规则间隔将施加所述第一编程允许电压的时间提前。
6.根据权利要求4所述的存储器装置，其中，所述编程允许电压管理器控制所述***电路随着所述编程电压的大小增加而增加所述第一编程允许电压的大小。
7.根据权利要求6所述的存储器装置，其中，所述编程允许电压管理器控制所述***电路响应于所述编程电压的逐渐增大而按规则量增加所述第一编程允许电压的大小。
8.根据权利要求2所述的存储器装置，其中，所述控制逻辑控制所述***电路，使得施加到包括在所述第一存储器单元组和所述第二存储器单元组中的存储器单元当中的联接到同一字线的存储器单元的编程电压的有效施加时间的差小于预定参考值，并且
其中，所述编程电压的所述有效施加时间是由通过所述字线施加的编程电压和通过所述位线施加的编程允许电压来确定的。
9.根据权利要求2所述的存储器装置，其中，所述控制逻辑控制所述***电路通过所述位线将第二编程允许电压施加到所述第二存储器单元组，并且
其中，所述编程允许电压管理器控制所述***电路，使得所述第一编程允许电压比所述第二编程允许电压更早施加。
10.根据权利要求2所述的存储器装置，其中，所述控制逻辑控制所述***电路通过所述位线将第二编程允许电压施加到所述第二存储器单元组，并且
其中，所述编程允许电压管理器控制所述***电路，使得所述第一编程允许电压的大小大于所述第二编程允许电压的大小。
11.根据权利要求2所述的存储器装置，其中，根据被施加有所述编程电压的所述存储器单元，所述编程电压是高电压或低电压，并且
其中，当所述编程电压是所述高电压时，所述编程允许电压管理器响应于通过所述字线施加的所述编程电压而另外改变施加所述第一编程允许电压的时间或所述第一编程允许电压的大小。
12.一种存储器装置，该存储器装置包括：
存储器单元阵列，该存储器单元阵列包括多个存储器单元组，所述多个存储器单元组中的每一个包括具有包括在预定范围内的物理列地址的多个存储器单元；
***电路，该***电路执行通过字线将逐渐增大的编程电压施加到包括在所述存储器单元阵列中的所述多个存储器单元的编程操作；以及
控制逻辑，该控制逻辑响应于所述编程电压的增加而基于所述编程电压的大小来确定编程允许电压分别施加到所述多个存储器单元组的时间和所述编程允许电压的大小，所述控制逻辑还控制所述***电路通过位线施加所述编程允许电压。
13.根据权利要求12所述的存储器装置，其中，所述控制逻辑分别基于与所述多个存储器单元对应的所述物理列地址来确定首先施加所述编程允许电压的时间和首先施加的所述编程允许电压的大小，并且所述控制逻辑还基于所述编程电压的大小来改变施加所述编程允许电压的时间和所述编程允许电压的大小。
14.根据权利要求12所述的存储器装置，其中，根据被施加有所述编程电压的所述存储器单元，所述编程电压是高电压或低电压，并且
其中，当所述编程电压是所述高电压时，包括在所述控制逻辑中的编程允许电压管理器响应于通过所述字线施加的所述编程电压而改变施加所述编程允许电压的时间和所述编程允许电压的大小。
15.根据权利要求14所述的存储器装置，其中，施加所述编程允许电压的时间比所述编程电压的施加完成时间早由所述编程允许电压管理器确定的时间。
16.根据权利要求15所述的存储器装置，其中，所述编程允许电压管理器控制所述***电路响应于所述编程电压的增加而更早施加所述编程允许电压。
17.根据权利要求16所述的存储器装置，其中，所述编程允许电压管理器控制所述***电路响应于所述编程电压的增加而增加所述编程允许电压的大小。
18.一种操作存储器装置的方法，该方法包括以下步骤：
指定包括具有连续物理列地址的预定数量的存储器单元的多个存储器单元组；
通过字线将逐渐增大的编程电压施加到所述多个存储器单元组；
基于所述编程电压的大小来确定分别施加到所述多个存储器单元组的编程允许电压的施加时间和所述编程允许电压的大小；以及
通过位线将所述编程允许电压施加到所述多个存储器单元组。
19.根据权利要求18所述的方法，其中，确定分别施加到所述多个存储器单元组的所述编程允许电压的施加时间和所述编程允许电压的大小的步骤包括：
基于包括在所述多个存储器单元组中的所述存储器单元的物理列地址范围来确定首先施加所述编程允许电压的时间和首先施加的所述编程允许电压的大小；以及
基于逐渐增大的所述编程电压的大小来改变所述编程允许电压的施加时间和大小。
20.根据权利要求19所述的方法，其中，根据被施加有所述编程电压的所述存储器单元，所述编程电压是高电压或低电压，并且
其中，确定所述编程允许电压的施加时间和所述编程允许电压的大小的步骤还包括：当所述编程电压是所述高电压时，响应于通过所述字线施加的所述编程电压而另外改变所述编程允许电压的施加时间和所述编程允许电压的大小。
21.根据权利要求20所述的方法，其中，所述编程允许电压的施加时间比所述编程电压的施加完成时间早由编程允许电压管理器确定的时间。
22.根据权利要求21所述的方法，其中，施加所述编程允许电压的步骤包括：响应于所述编程电压的逐渐增大而更早施加所述编程允许电压。
23.根据权利要求22所述的方法，其中，施加所述编程允许电压的步骤包括：响应于所述编程电压的逐渐增大而施加大小增加的所述编程允许电压。
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