CN111145822B - 存储器装置及包括存储器装置的存储器*** - Google Patents

存储器装置及包括存储器装置的存储器*** Download PDF

Info

Publication number
CN111145822B
CN111145822B CN201911036257.1A CN201911036257A CN111145822B CN 111145822 B CN111145822 B CN 111145822B CN 201911036257 A CN201911036257 A CN 201911036257A CN 111145822 B CN111145822 B CN 111145822B
Authority
CN
China
Prior art keywords
voltage
latch
data
memory
verify
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911036257.1A
Other languages
English (en)
Other versions
CN111145822A (zh
Inventor
李宗勋
金志桓
白侊虎
李晋行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111145822A publication Critical patent/CN111145822A/zh
Application granted granted Critical
Publication of CN111145822B publication Critical patent/CN111145822B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)

Abstract

本公开涉及存储器装置及包括存储器装置的存储器***。存储器装置包括：存储器单元，其被配置为存储数据；电压发生电路，其被配置为响应于操作控制信号选择性地输出编程电压和验证电压；页缓冲器，其包括第一锁存器和第二锁存器，并且在使用验证电压的验证操作期间，在第一锁存器中存储由第一感测电流感测到的第一数据并且在第二锁存器中存储由大于第一感测电流的感测电流感测到的第二数据；以及通过/失败检查电路，其被配置为根据第一数据和允许比特来确定存储器单元的验证操作的通过或失败。

Description

存储器装置及包括存储器装置的存储器***
技术领域
各种实施方式总体上涉及存储器装置、包括该存储器装置的存储器***，以及用于该存储器装置的编程方法，更具体地，涉及与编程操作有关的存储器装置和包括该存储器装置的存储器***。
背景技术
存储器***可以包括存储数据的存储器装置和响应于来自主机的请求而控制存储器装置的存储器控制器。
存储器控制器可以控制存储器装置来存储数据、输出所存储的数据或擦除所存储的数据。存储器装置可以包括在没有电力供应的情况下丢失所存储的数据的易失性存储器装置或者在没有电力供应的情况下保留所存储的数据的非易失性存储器装置。存储器装置可以包括存储数据的存储器单元阵列，执行包括编程操作、读取操作和擦除操作的各种操作的***电路，以及控制***电路的控制逻辑。
存储器控制器可以控制主机和存储器装置之间的数据通信。
发明内容
根据实施方式，存储器装置可以包括：被配置为存储数据的一个或更多个存储器单元；电压发生电路，被配置为响应于操作控制信号选择性地输出编程电压和验证电压；一个或更多个页缓冲器，包括第一锁存器和第二锁存器，并且被配置为在使用一个或更多个验证电压的验证操作期间，在第一锁存器中存储通过第一感测电流感测到的第一数据并且在第二锁存器中存储通过大于第一感测电流的感测电流感测到的第二数据；以及通过和失败(pass/fail)检查电路，被配置为根据一个或更多个第一锁存器中存储的第一数据和一个或更多个允许比特来确定一个或更多个存储器单元的验证操作的通过或失败。
根据实施方式，存储器装置可以包括：存储器单元，其被配置为存储数据；字线，其联接到存储器单元；电压发生电路，其被配置为生成施加到字线的编程电压、副验证电压和大于副验证电压的主验证电压；页缓冲器，其通过位线联接到存储器单元，并且被配置为在第一锁存器中存储在使用副验证电压的副验证操作期间接收的第一数据，在第二锁存器中存储在使用主验证电压的主验证操作期间接收的第二数据，该第二数据是通过第一感测电流感测到的，并且在第三锁存器中存储在使用主验证电压的主验证操作期间接收的第三数据，第三数据是通过大于第一感测电流的第二感测电流感测到的；以及通过和失败(pass/fail)检查电路，其被配置为根据第一锁存器中存储的第一数据和允许比特来确定存储器单元的验证操作是通过还是失败。
根据实施方式，存储器***可以包括：存储器装置，其被配置为存储数据；以及存储器控制器，其被配置为根据主机的请求输出用于控制存储器装置的编程操作的命令。当存储器装置响应于命令执行包括验证操作的编程操作时，存储器装置在第一锁存器中存储根据第一感测电流或副验证电压的第一数据，并且在第二锁存器中存储根据大于第一感测电流的第二感测电流或大于副验证电压的主验证电压的第二数据，并根据第一锁存器中存储的第一数据和允许比特确定验证操作的通过或失败。
附图说明
图1是例示了存储器***的图；
图2是图1的存储器装置的图；
图3是图2的电压发生电路的图；
图4是图2的控制逻辑的图；
图5是图2的页缓冲器的图；
图6是图2的通过/失败检查电路的图；
图7是存储器装置中包括的存储块的图；
图8是例示了根据本公开的实施方式的操作方法的流程图；
图9是例示了根据本公开的实施方式的感测电流的控制方法的图；
图10是例示了根据本公开的实施方式的感测时间的流程图；
图11是例示了根据本公开的实施方式的操作方法的图；
图12是例示了根据本公开的实施方式的感测时间的图；
图13是例示了包括图2中所示的存储器装置的存储器***的实施方式的图；
图14是例示了包括图2中所示的存储器装置的存储器***的实施方式的图；
图15是例示了包括图2中所示的存储器装置的存储器***的实施方式的图；以及
图16是例示了包括图2中所示的存储器装置的存储器***的实施方式的图。
具体实施方式
在下文中，仅例示了根据本说明书中公开的构思的实施方式的示例的具体结构描述或功能描述，以描述根据构思的实施方式的示例，并且根据构思的实施方式的示例可以通过各种形式来实现，但是描述不限于本说明书中描述的实施方式的示例。
应当理解，当一元件称为“连接”或“联接”到另一元件时，它可以直接连接或联接到另一元件，或者也可以存在中间元件。相反，当一元件称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。此外，可以类似地解释描述组件之间的关系的诸如“在……之间”、“直接在……之间”或“与……相邻”和“与……直接相邻”之类的其他表达。
在下文中，将参照附图描述本公开的实施方式的示例，以使得本领域技术人员能够容易地实现本公开的技术精神。
本公开的各种实施方式可以提供能够在编程操作期间使用少量编程脉冲快速终止编程操作的存储器装置和包括该存储器装置的存储器***。
图1是例示了存储器***1000的图。
参照图1，存储器***1000可包括存储数据的存储器装置1100、临时存储用于存储器***1000的操作的数据的缓冲存储器1300、以及响应于主机2000的控制而控制存储器装置1100和缓冲存储器1300的存储器控制器1200。
主机2000可以使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速片间(HSIC)、小型计算机***接口(SCSI)、***组件互连(PCI)、PCI快速(PCIe)、非易失性存储器快速(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、带寄存器的DIMM(RDIMM)和负载降低的DIMM(LRDIMM)通信方法等的各种通信方法中的至少一种与存储器***1000通信。
存储器装置1100可以包括在电力供应被阻断时丢失所存储的数据的易失性存储器装置，或者即使在电力供应被阻断时也保留所存储的数据的非易失性存储器装置。存储器控制器1200可以控制存储器装置1100以执行编程操作、读取操作或擦除操作。例如，在编程操作期间，存储器装置1100可以从存储器控制器1200接收命令、地址和数据，并执行编程操作。
存储器控制器1200可以控制存储器***1000的总体操作并控制主机2000和存储器装置1100之间的数据交换。例如，存储器控制器1200可以控制存储器装置1100以响应于来自主机2000的请求而编程、读取或擦除数据。另外，存储器控制器1200可以从主机2000接收数据和逻辑地址，并将逻辑地址转换为指示数据实际所存储于的区域的物理地址。另外，存储器控制器1200可以在缓冲存储器1300中存储配置逻辑地址和物理地址之间的映射关系的逻辑到物理地址映射表。
缓冲存储器1300可以用作存储器控制器1200的操作存储器或缓存存储器，并且除了上述信息之外还可以存储在存储器***1000中使用的***数据。根据实施方式，缓冲存储器1300可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、DDR4 SDRAM、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或Rambus动态随机存取存储器(RDRAM)等。
图2是图1的存储器装置1100的图。
存储器装置1100可以是易失性存储器装置或非易失性存储器装置。图2示出了作为实施方式的非易失性存储器装置。
存储器装置1100可以包括其内存储数据的存储器单元阵列100。存储器装置1100可以包括***电路200，该***电路200被配置为执行编程操作以将数据存储在存储器单元阵列100中，执行读取操作以输出所存储的数据，以及执行擦除操作以擦除所存储的数据。存储器装置1100可以包括控制逻辑300，控制逻辑300被配置为响应于图2中所示的存储器控制器1200的控制来控制***电路200。
存储器单元阵列100可以包括多个存储块(未示出)。存储块可以存储用户数据和用于执行存储器装置1100的操作的各种类型的信息。存储块可以具有二维结构或三维结构。为了提高集成度，已经主要使用三维结构的存储块。二维存储块可以具有与基板平行布置的存储器单元，并且三维存储块可以包括在与基板垂直的方向层叠的存储器单元。
控制逻辑300可以控制***电路200以执行编程操作、读取操作和擦除操作。例如，***电路200可以包括电压发生电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250和通过/失败检查电路260。
电压发生电路210可以响应于从控制逻辑300输出的操作控制信号OP_C而生成被施加以执行编程操作、读取操作和擦除操作的各种操作电压Vop。例如，电压发生电路210可以响应于控制逻辑300的控制而生成诸如编程电压、主验证电压、副验证电压、通过电压、读取电压和擦除电压之类的各种电压。
在这些实施方式中，在编程操作期间可以将编程电压施加到被选字线，以便增加被选存储器单元的阈值电压。在编程验证操作期间，可以将主验证电压施加到被选字线，以将阈值电压已达到目标电压的单元与阈值电压尚未达到目标电压的单元区分开。在编程验证操作期间，可以将副验证电压施加到被选字线，以确定被选存储器单元是验证通过还是验证失败。副验证电压可以设置为低于主验证电压。
行解码器220可以响应于行地址RADD，将操作电压Vop传送到与存储器单元阵列100的存储块当中的被选存储块联接的本地线LL。本地线LL可以包括本地字线、本地漏极选择线和本地源极选择线。除了这些线之外，本地线LL可以包括联接到存储块的各种其他线，诸如源极线。
页缓冲器组230可以联接到与存储器单元阵列100的存储块联接的位线BL1到BLI，其中I是正整数。页缓冲器组230可以包括分别联接到位线BL1到BLI的多个页缓冲器PB1到PBI。在实施方式中，页缓冲器组230可以包括以一对一的方式联接到位线BL1至BLI的多个页缓冲器PB1至PBI，由此单个页缓冲器联接到单条位线。页缓冲器PB1至PBI可以响应于页缓冲器控制信号PBSIGNALS而操作。页缓冲器PB1至PBI可以在编程验证操作期间临时存储通过感测位线BL1至BLI中的电压或电流而读取的数据。页缓冲器PB1至PBI可以包括多个锁存器，并且在不同的验证操作期间在不同的锁存器中临时存储所读取的数据。
列解码器240可以响应于列地址CADD在输入/输出电路250和页缓冲器组230之间传送数据。例如，列解码器240可以通过数据线DL与页缓冲器PB1至PBI交换数据，或者可以通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以通过输入/输出线IO从图2所示的存储器控制器1200接收命令CMD、地址ADD和数据，并且可以通过输入/输出线IO向存储器控制器1200输出所读取的数据。例如，输入/输出电路250可以将命令CMD和地址ADD从存储器控制器1200传送到控制逻辑300，或者可以与列解码器240交换数据DATA。
在读取操作或编程验证操作期间，通过/失败检查电路260可以通过将来自页数据VPB和允许比特VRY_BIT<#>的电流相互比较来输出通过信号PASS和失败信号FAIL。在验证操作期间，通过/失败检查电路260可以基于比最终感测电流或最终验证电压低的感测电流或验证电压，而不是基于通过最终感测电流或最终验证电压所感测的数据，来确定验证操作的通过或失败。例如，通过/失败检查电路260可以接收先前感测的数据并且在页缓冲器中通过最终感测电流或最终验证电压来感测数据的同时确定验证操作的通过或失败。因此，在这些实施方式中，编程操作可以快速通过而不会在通过/失败检查电路260中引起任何改变。
控制逻辑300可以响应于命令CMD和地址ADD来控制***电路200。例如，控制逻辑300可以输出操作控制信号OP_C、页缓冲器控制信号PBSIGNALS、允许比特VRY_BIT<#>、行地址RADD和列地址CADD。在编程验证操作期间，控制逻辑300可以通过使用低于主验证电压的至少一个副验证电压来确定验证通过或验证失败。当作为编程验证操作的结果，确定验证通过时，控制逻辑300可以控制***电路200以终止编程操作而无需将下一个编程电压施加到被选字线。然而，当作为编程验证操作的结果，确定编程失败时，控制逻辑300可以控制***电路200以通过使用主验证电压将阈值电压已达到目标电压的单元与阈值电压尚未达到目标电压的单元区分开，使得可以控制位线的电压。
图3是图2的电压发生电路210的示图。
参照图3，电压发生电路210可以在编程操作期间响应于操作控制信号OP_C而输出操作电压(Vpgm、Vfs和Vfm)。为了在编程操作期间生成并输出编程电压Vpgm、副验证电压Vfs和主验证电压Vfm，电压发生电路210可以包括编程电压(Vpgm)码发生器11、副验证电压(Vfs)码发生器12、主验证电压(Vfm)码发生器13、编程电压(Vpgm)发生器14、副验证电压(Vfs)发生器15、主验证电压(Vfm)发生器16和验证电压(Vf)输出电路17。
编程电压码发生器11、副验证电压码发生器12和主验证电压码发生器13可以响应于从控制逻辑300输出的操作控制信号OP_C，分别输出编程电压码PGM_C、副验证电压码SF_C和主验证电压码MF_C。例如，编程电压码发生器11可以响应于操作控制信号OP_C输出编程电压码PGM_C，副验证电压码发生器12可以响应于操作控制信号OP_C输出副电压码SF_C，并且主验证电压码发生器13可以响应于操作控制信号OP_C输出主验证电压码MF_C。例如，编程电压码发生器11、副验证电压码发生器12和主验证电压码发生器13中的每一个可以包括多个电压码表，并且响应于操作控制信号OP_C输出所选择的码。
编程电压发生器14可以响应于编程电压码PGM_C生成并输出编程电压Vpgm。副验证电压发生器15可以响应于副验证电压码SF_C生成并输出副验证电压Vfs。主验证电压发生器16可以响应于主验证电压码MF_C生成并输出主验证电压Vfm。
验证电压输出电路17可以接收副验证电压Vfs和主验证电压Vfm，并选择性地输出副验证电压Vfs或主验证电压Vfm。例如，验证电压输出电路17可以不输出副验证电压Vfs和主验证电压Vfm，直到编程电压发生器14输出编程电压Vpgm。当编程验证操作开始时，验证电压输出电路17可以首先输出副验证电压Vfs，然后输出主验证电压Vfm。
除了图3所示的电路(11至17)之外，电压发生电路210还可以包括用于生成和输出其他各种电压的电路。
图4是图2的控制逻辑300的图。
参照图4，控制逻辑300可以响应于命令CMD输出操作控制信号OP_C和页缓冲器控制信号PBSIGNALS。控制逻辑300可以包括命令(CMD)检测器310、操作控制信号发生器320和页缓冲器控制器330。
命令检测器310可以检测所接收的命令CMD是用于编程操作、读取操作还是擦除操作，并且可以输出与每个命令相对应的操作信号OP_SIG。例如，命令检测器310可以响应于命令CMD确定是使用感测电流还是副验证电压来执行验证操作，并且可以根据该确定结果输出操作信号OP_SIG。
操作控制信号发生器320可以响应于操作信号OP_SIG输出操作控制信号OP_C。例如，当操作控制信号OP_SIG用于编程操作时，操作控制信号发生器320可以输出操作控制信号OP_C以生成用于编程操作的电压。
页缓冲器控制器330可以响应于操作信号OP_SIG输出页缓冲器控制信号PBSIGNALS以控制页缓冲器。页缓冲器控制器330可以包括开关信号(SW_SIG)控制器31和锁存器信号(LAT_SIG)控制器32。
开关信号控制器31可以输出用于控制页缓冲器中包括的多个开关的开关信号SW_SIG，并且锁存器信号控制器32可以输出用于控制页缓冲器中包括的锁存器的数据传送的锁存器信号LAT_SIG。
除了图4所示的电路之外，控制逻辑300可以还包括用于控制***电路200的各种电路(包括用于输出地址的电路)。
下面将描述通过开关信号SW_SIG和锁存器信号LAT_SIG控制的页缓冲器的实施方式。
图5是图2的页缓冲器中的一个的图。
参照图5，由于页缓冲器PB1至PBI可以具有相同的配置，因此将描述第一页缓冲器PB1作为示例。
第一页缓冲器PB1可以感测第一位线BL1中的电压，临时存储数据，并且将临时存储的数据传送到通过/失败检查电路260。例如，第一页缓冲器PB1可以包括电流感测开关SWcs、第一开关SW1至第a开关SWa、第一锁存器开关LSW1至第a锁存器开关LSWa、电流感测检查开关SWcsc、以及第一锁存器(LAT)L1至第a锁存器(LAT)La，其中a是正整数。另外，第一页缓冲器PB1还可以包括多个开关，其包括用于对第一位线BL1进行预充电的开关和用于在锁存器之间传送数据的开关。
电流感测开关SWcs可以由NMOS晶体管构成，该NMOS晶体管响应于电流感测开关信号CS_SW_SIG而选择性地将第一位线BL1联接到感测节点SO或将第一位线BL1与感测节点SO阻断。当具有正电压的电流感测开关信号CS_SW_SIG被施加到电流感测开关SWcs时，电流感测开关SWcs可以导通，使得第一位线BL1的电压或电流可以传送到感测节点SO，或者感测节点SO的电压可以传送到第一位线BL1。在读取操作或验证操作期间，电流感测开关SWcs的导通电平可以由电流感测开关信号CS_SW_SIG的电平控制。因此，可以通过电流感测开关信号CS_SW_SIG的电平来控制感测电流。
第一锁存器L1至第a锁存器La可以并联联接在感测节点SO和公共感测节点CSO之间。第一开关SW1至第a开关SWa可以联接在感测节点SO与第一锁存器L1至第a锁存器La之间。第一锁存器开关LSW1至第a锁存器开关LSWa可以联接在第一锁存器L1至第a锁存器La与公共感测节点CSO之间。
第一开关SW1至第a开关SWa可以分别由响应于第一开关信号1SW_SIG至第a开关信号aSW_SIG而导通或截止的NMOS晶体管构成。
第一锁存器开关LSW1至第a锁存器开关LSWa可以分别由响应于第一锁存器信号1LAT_SIG至第a锁存器信号aLAT_SIG而导通或截止的NMOS晶体管构成。
根据在编程验证操作期间使用的验证电压，第一开关信号1SW_SIG至第a开关信号aSW_SIG可以选择性地处于高电平，并且数据可以响应于处于高电平的开关信号而临时存储在所选择的锁存器中。
电流感测检查开关SWcsc可以由NMOS晶体管构成，其响应于电流感测检查开关信号CSC_SW_SIG将公共感测节点CSO和通过/失败检查电路260彼此联接或阻断。例如，当电流感测检查开关SWcsc导通时，所选择的锁存器中所存储的数据可以作为页数据VPB传送到通过/失败检查电路260。
图5的电流感测开关信号CS_SW_SIG、第一开关信号1SW_SIG至第a开关信号aSW_SIG和电流感测开关信号CSC_SW_SIG可以包括在图4的开关信号SW_SIG中。第一锁存器信号1LAT_SIG至第a锁存器信号aLAT_SIG可以包括在图4的锁存器信号LAT_SIG中。
图6是图2的通过/失败检查电路260的图。
参照图6，通过/失败检查电路260可以分别响应于允许比特VRY_BIT<#>和页数据VPB而生成电流，并且将生成的电流彼此进行比较以生成通过信号PASS或失败信号FAIL。通过/失败检查电路260可以包括允许电流发生器61、读取电流发生器62和比较电路63。
允许电流发生器61可以响应于允许比特VRY_BIT<#>生成允许电流I_all。允许比特VRY_BIT<#>可以预先设置并存储在控制逻辑300中，并且可以依据存储器装置1100而变化。允许比特VRY_BIT<#>可以设置为“0”或“1”。随着允许比特VRY_BIT<#>的数量增加，允许电流I_all的量可以增加。因此，为了改变允许比特VRY_BIT<#>的数量，允许电流发生器61中包括的晶体管的数量可以改变。然而，根据实施方式，可以基于使用低于最终感测电流或最终验证电压的感测电流或验证电压所感测的数据来确定通过/失败。因此，编程操作可以快速通过而不增加允许电流发生器61中包括的晶体管的数量。
读取电流发生器62可以根据页数据VPB生成页电流I_pb。可以在验证操作期间从页缓冲器PB1至PBI接收页数据VPB，并且页数据VPB可以依据验证操作中使用的验证电压和编程循环而变化。编程循环可以是指编程电压和验证电压二者都被施加到被选字线的操作。因此，可以在执行被选页的编程操作期间执行多个编程循环。可以通过低于最终验证电压或最终感测电流的验证电压或感测电流来感测页数据VPB。因此，当使用最终验证电压或最终感测电流执行感测操作时，也可以接收页数据VPB。
比较电路63可以比较由允许电流I_all和页电流I_pb生成的电压，并根据比较结果输出通过信号PASS或失败信号FAIL。例如，当通过允许电流I_all生成的电压大于通过页电流I_pb生成的电压时，比较电路63可以输出通过信号PASS，否则，可以输出失败信号FAIL。然而，输出通过信号PASS或失败信号FAIL的条件可以依据比较电路63而变化。因此，比较电路63可以被配置为使得通过允许电流I_all生成的电压小于通过根据页数据VPB的页电流I_pb生成的电压。
图7是存储器装置1100中包括的存储块BLKm的图。
参照图7，存储块BLKm可以联接到在第一选择线和第二选择线之间并联布置的多条字线。第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。例如，存储块BLKm可以包括联接在位线BL1至BLI与源极线SL之间的多个串ST。位线BL1至BLI可以分别联接到串ST，并且源极线SL可以共同联接到串ST。由于串ST可以具有相同的配置，因此将描述联接到第一位线BL1的串ST作为示例。
串ST可以包括串联联接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16、以及漏极选择晶体管DST。每个串ST可以包括至少一个源极选择晶体管SST、至少一个漏极选择晶体管DST、以及比如图7所示的存储器单元F1至F16更多的存储器单元。
源极选择晶体管SST的源极可以联接到源极线SL，并且漏极选择晶体管DST的漏极可以联接到第一位线BL1。存储器单元F1至F16可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。不同串ST中包括的源极选择晶体管SST的栅极可以联接到源极选择线SSL，漏极选择晶体管DST的栅极可以联接到漏极选择线DSL，并且存储器单元F1到F16的栅极可以联接到多条字线WL1到WL16。在不同串ST中包括的存储器单元当中，联接到相同字线的存储器单元组可以被称为物理页PPG。因此，存储块BLKm可以包括与字线WL1至WL16的数量一样多的物理页PPG。
其中存储1比特数据的存储器单元称为单级单元(SLC)。在单级单元中，一个物理页PPG可以存储对应于一个逻辑页LPG的数据。单个逻辑页LPG的数据可以包括与单个物理页PPG中包括的单元的数量一样多的数据比特。其中存储两比特或更多比特的数据的存储器单元MC称为多级单元(MLC)。在多级单元中，一个物理页PPG可以存储对应于两个或更多个逻辑页LPG的数据。
可以同时编程一个物理页PPG中所包括的多个存储器单元。换句话说，存储器装置1100可以对每个物理页PPG执行编程操作。可以同时擦除单个存储块中所包括的多个存储器单元。换句话说，存储器装置1100可以以存储块BLKm为单位执行擦除操作。存储块BLKm可以称为擦除单位块。例如，为了更新一个存储块BLKm中所存储的数据的一部分，可以首先读取相应存储块BLKm中存储的整个数据，可以改变数据中要更新的部分，然后全部数据可以编程到另一存储块BLKm中。当存储块BLKm是与存储器装置1100的操作相关联的擦除操作所使用的单位时，可能无法仅擦除存储块BLKm中所存储的数据中的一部分并然后用新数据对存储块BLKm进行编程。
可以以页为单位执行编程操作。例如，编程操作可以包括将编程电压施加到被选页的字线的施加步骤和感测被选页中包括的存储器单元的阈值电压的验证步骤。施加编程电压并验证被施加了编程电压的存储器单元的阈值电压可以构成单个编程循环。在编程电压逐渐增加的增量步进脉冲编程(ISPP)方案中，编程循环的数量也会随着编程电压的增加而增加。
在实施方式中，可以在单个编程循环中顺序地执行使用至少两个验证电压的验证操作。例如，验证操作可以包括用于通过使用副验证电压来确定验证操作的通过或失败的副验证操作以及用于通过使用比副验证电压更大的主验证电压来确定施加到位线的电压的主验证操作。
图8是例示了根据本公开的实施方式的操作方法的流程图。
参照图8，当编程操作开始时，可以执行编程电压Vpgm被施加到被选字线的编程电压施加操作PGM(S81)。第一编程电压Vpgm可以是起始编程电压。例如，在编程电压施加操作PGM期间，可以将编程许可电压和编程禁止电压分别施加到被选位线和未选位线，并且可以将编程电压施加到被选字线。被选位线可以联接到编程目标单元，并且未选位线可以联接到编程非目标单元。在编程操作期间，编程目标单元可以在其阈值电压增加到目标电压时改变为编程非目标单元。编程许可电压可以是0V，并且编程禁止电压可以是电源电压。
在将编程电压Vpgm施加到被选字线达预定时间之后，可以对被选存储器单元执行验证操作(S82和S83)。可以使用单一验证电压(例如，主验证电压Vfm)来执行验证操作(S82和S83)。可以通过将主验证电压Vfm施加到被选字线一次来执行验证操作。然而，可以通过改变感测电流多次执行感测操作(S82和S83)。例如，在步骤“S82”，可以使用第一感测电流SC1来感测使用主验证电压Vfm的验证操作的结果。第一感测电流SC1可以被设置为低于作为最终电流的第二感测电流SC2。使用第一感测电流SC1的验证操作的结果数据可以临时存储在图5的第一锁存器L1中。
当使用第一感测电流SC1的验证操作结束时，可以通过第二感测电流SC2来感测使用主验证电压Vfm的验证操作的结果(S83)。第二感测电流SC2可以被设置为具有比第一感测电流SC1更大的电流量。使用第二感测电流SC2的验证操作的结果数据可以临时存储在图5的第二锁存器L2中。
可以检查使用第一感测电流SC1的感测结果(S84)。例如，当第一锁存器开关LSW1和电流感测检查开关SWcsc导通时，第一锁存器L1中存储的数据可以作为页数据VPB被传送到通过/失败检查电路260，并且通过/失败检查电路260可以根据所接收的数据来检查验证操作的通过或失败。例如，当检查结果(S84)指示通过时，被选页的编程操作可以结束。然而，当检查结果(S84)指示失败时，可以执行位线设置操作以执行下一个编程循环(S85)。为了缩短操作时间，可以同时执行步骤“S83”和“S84”。
在位线设置操作(S85)中，可以根据在步骤“S83”和“S84”临时存储在页缓冲器的锁存器中的数据来设置位线的电压。例如，可以将编程许可电压施加到与在步骤“S82”被确定为擦除单元的存储器单元联接的位线。位线参考电压可以施加到与在步骤“S82”被确定为编程单元和在步骤“S83”被确定为擦除单元的存储器单元联接的位线。编程禁止电压可以施加到与在步骤“S83”被确定为编程单元的存储器单元联接的位线。编程许可电压可以是0V或接地电压。编程禁止电压可以是大于编程许可电压的正电压，以便不增加存储器单元的阈值电压。位线参考电压可以是编程许可电压和编程禁止电压之间的正电压，使得存储器单元的阈值电压可以缓慢增加。
当设置位线的电压时，编程电压Vpgm可以按照步进电压增加(增加Vpgm；S86)，并且可以重复步骤“S81”到“S86”，直到使用第一感测电流SC1的检查操作(S84)被确定为通过。
当在使用一个主验证电压的验证操作期间使用不同的感测电流时，页缓冲器可以识别不同的单元电流量。如图8所示，可以使用低于作为目标电流的第二感测电流SC2的第一感测电流SC1来执行验证操作，并且可以执行感测检查操作(S84)作为其结果，使得感测检查操作(S84)可以比根据第二感测电流SC2的结果所执行的感测检查操作更快地执行。因此，可以快速终止编程操作，从而可以缩短编程操作时间。另外，可以在不改变起始编程电压或允许比特数量的情况下快速地确定验证操作的结果为通过。
图8例示了使用第一感测电流和第二感测电流的实施方式。然而，可以使用三个或更多个不同的感测电流。
下面将描述控制如上所述的第一感测电流和第二感测电流的方法。
图9是例示了根据本公开的实施方式的控制感测电流的方法的图。
参照图9，可以通过位线中的电流来测量单元电流。可以通过控制每个页缓冲器的开关的导通电平来改变位线中的电流。例如，图5的电流感测开关SWcs可以联接在第一位线BL1和感测节点SO之间，并且通过依据电流感测开关信号CS_SW_SIG的电平将第一位线BL1的电流划分成第一感测电流SC1或第二感测电流SC2来感测第一位线BL1的电流。
当电流感测开关信号CS_SW_SIG被划分成具有不同电平的两个信号时，具有相对低电平的一个信号可以是第一电流感测开关信号1CS_SW_SIG而具有相对高电平的另一信号可以是第二电流感测开关信号2CS_SW_SIG。当使用第一电流感测开关信号1CS_SW_SIG时，可以根据第一感测电流SC1确定存储器单元的电流量。当使用第二电流感测开关信号2CS_SW_SIG时，可以根据大于第一感测电流SC1的第二感测电流SC2来确定存储器单元的电流量。换句话说，可以通过减小感测电流来降低主验证电压Vfm的电平。另外，由于可以通过使用第一感测电流SC1而不是第二感测电流SC2来更早地执行感测电流，因此可以快速确定验证操作的通过或失败。
图10是例示了根据本公开的实施方式的感测时间的流程图。
参照图10，与使用第二感测电流SC2的验证结果相比，在使用第一感测电流SC1的验证操作中可以生成更多的允许比特。例如，在使用感测电流的验证操作中，阈值电压大于感测电流的存储器单元的数量可以是允许比特。与使用对应于主验证电压Vfm的第二感测电流SC2的验证操作相比，在使用第一感测电流SC1的验证操作中可以检测到更多的允许比特。因此，通过使用使用第一感测电流SC1的验证操作的结果数据，可以基于指示比主验证操作中更多的允许比特的验证结果值，来确定编程操作是通过还是失败，从而可以快速地通过编程操作。因此，可以缩短编程操作时间。
图11是例示了根据本公开的实施方式的操作方法的图。
在实施方式中，当改变感测电流在以上实施方式中受到限制时，代替改变感测电流，可以改变施加到被选字线的验证电压的电平。
参照图11，当编程操作开始时，可以执行将编程电压Vpgm施加到被选字线的操作(S111)。施加到被选字线的第一编程电压可以称为起始编程电压。起始编程电压可以依据存储器装置1100而变化。起始编程电压可以是使用ISPP方案的编程操作中使用的电压当中的最低编程电压。
在编程电压Vpgm施加到被选字线之后，可以执行使用副验证电压Vfs的副验证操作(S112)。副验证电压Vfs可以设置为低于主验证电压Vfm的电平。副验证操作(S112)的结果数据可以临时存储在如图5所示的页缓冲器的第一锁存器L1中。
可以执行使用主验证电压Vfm的主验证操作(S113和S114)。可以使用一个主验证电压Vfm来执行主验证操作(S113和S114)。主验证电压Vfm可以被施加到被选字线一次。可以使用施加一次的主验证电压Vfm来执行使用多个感测电流的多个感测操作。例如，在步骤“S113”，可以使用第一感测电流SC1来感测使用主验证电压Vfm的验证操作的结果。第一感测电流SC1可以被设置为低于作为最终电流的第二感测电流SC2。使用第一感测电流SC1的验证操作的结果数据可以临时存储在图5的第二锁存器L2中。
当使用第一感测电流SC1的验证操作结束时，可以使用第二感测电流SC2来感测使用主验证电压Vfm的验证操作的结果(S114)。第二感测电流SC2可以被设置为具有比第一感测电流SC1更大的电流量。使用第二感测电流SC2的验证操作的结果数据可以临时存储在图5的第三锁存器L3中。
可以检查使用副验证电压Vfs的感测结果(S115)。例如，当第一锁存器开关LSW1和电流感测检查开关SWcsc导通时，第一锁存器L1中所存储的数据可以作为页数据VPB被传送到通过/失败检查电路260，并且通过/失败检查电路260可以根据所接收的数据来检查验证操作的通过或失败。例如，当检查结果(S115)指示通过时，被选页的编程操作可以结束。然而，当检查结果(S115)指示失败时，可以执行位线设置操作以执行下一个编程循环(S116)。为了缩短操作时间，可以同时执行步骤“S113”、“S114”和“S115”。例如，在步骤“S112”感测到的数据被传送到通过/失败检查电路260之后，通过/失败检查电路260可以在执行步骤“S113”和“S114”的同时，基于所接收的数据来确定验证操作的通过或失败。
在位线设置操作(S116)中，可以根据在步骤“S113”和“S114”临时存储在页缓冲器的锁存器中的数据来设置位线的电压。例如，可以向联接至在步骤“S113”被确定为擦除单元的存储器单元的位线施加编程许可电压。可以向联接到在步骤“S113”被确定为编程单元和在步骤“S114”被确定为擦除单元的存储器单元的位线施加位线参考电压。可以向联接到在步骤“S114”被确定为编程单元的存储器单元的位线施加编程禁止电压。编程许可电压可以是0V或接地电压。编程禁止电压可以是大于编程许可电压的正电压，使得存储器单元的阈值电压可以不增加。位线参考电压可以是编程许可电压和编程禁止电压之间的正电压，使得存储器单元的阈值电压可以增加。
在位线的电压被设置之后(S116)，编程电压Vpgm可以按照步进电压增加(增加Vpgm；S117)，并且可以重复步骤“S111”至“S117”直到使用副验证电压Vfs的检查操作(S115)可以通过。
如图11所示，可以通过基于使用低于作为目标电压的主验证电压Vfm的副验证电压Vfs的验证结果执行感测检查操作，来减小感测电流，从而可以快速确定通过的时间并且可以快速终止编程操作。因此，可以缩短编程操作时间。
图12是例示了根据本公开的实施方式的感测时间的图。
参照图12，可以根据使用低于主验证电压Vfm的副验证电压Vfs的验证操作的结果来执行感测检查操作。可以根据副验证电压Vfs的检查结果来确定整个编程操作是通过还是失败。当迭代地执行编程循环时，可以根据使用主验证电压Vfm的感测结果来设置位线的电压。换句话说，可以比根据主验证电压Vfm的结果执行的感测检查操作更快地获得验证操作的结果，从而可以跳过向被选字线额外地施加不必要的编程电压。另外，由于在感测数据的同时确定验证操作的通过或失败，因此可以缩短操作时间。然而，副验证电压Vfs、主验证电压Vfm和感测电流的数量不限于上述实施方式。图11和图12例示了在S115或感测检查操作期间使用副验证电压Vfs的实施方式。然而，可以使用第一感测电流SC1。
图13是例示了包括图2中所示的存储器装置1100的存储器***30000的实施方式的图。
参照图13，存储器***30000可以被实施为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。
存储器***30000可以包括存储器装置1100和控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以响应于主机2000的控制而控制存储器装置1100的数据存取操作，例如，存储器装置1100的编程操作、擦除操作或者读取操作。
存储器控制器1200可以响应于存储器控制器1200的控制，来控制编程到存储器装置1100中的数据以通过显示器3200被输出。
无线电收发器3300可以通过天线ANT交换无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号改变为主机2000能够处理的信号。因此，主机2000可以处理从无线电收发机3300输出的信号并将经处理的信号传送到存储器控制器1200或显示器3200。存储器控制器1200可以将由主机2000处理的信号传送到半导体存储器装置1100。此外，无线电收发器3300可以将从主机输出的信号改变为无线电信号并通过天线ANT向外部装置输出无线电信号。用于控制主机2000的操作的控制信号或主机2000要处理的数据可以由输入装置3400输入，并且输入装置3400可以包括诸如触摸板和计算机鼠标之类的指点装置、小键盘或键盘。主机2000可以控制显示器3200的操作，使得可以通过显示器3200输出从存储器控制器1200输出的数据、从无线电收发器3300输出的数据、或从输入装置3400输出的数据。
图14是例示了包括图2中所示的存储器装置1100的存储器***40000的实施方式的图。
参照图14，存储器***40000可以被实施为个人计算机(PC)、平板PC、网络本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器、或MP4播放器。
存储器***40000可以包括存储器装置1100和控制存储器装置1100的数据处理操作的存储器控制器1200。
主机2000可以根据通过输入装置4200输入的数据而通过显示器4300输出存储器装置1100中所存储的数据。输入装置4200的示例可以包括诸如触摸板或计算机鼠标之类的指点装置、小键盘、或键盘。
主机2000可以控制存储器***40000的各种操作并控制存储器控制器1200的操作。
图15是例示了包括图2中所示的存储器装置1100的存储器***50000的实施方式的图。
参照图15，存储器***50000可以被实施为图像处理器，例如，数码相机、附有数码相机的蜂窝电话、附有数码相机的智能电话、或附有数码相机的台式PC。
存储器***50000可以包括存储器装置1100和控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储器控制器1200。
存储器***50000的图像传感器5200可以将光学图像转换为数字信号，并且转换后的数字信号可以被传送到主机2000。响应于主机的控制，转换后的数字信号可以通过显示器5300输出或者通过存储器控制器1200存储在存储器装置1100中。另外，存储器装置1100中所存储的数据可以根据主机2000的控制通过显示器5300输出。
图16是例示了包括图2中所示的存储器装置1100的存储器***1000的实施方式的图。
参照图16，存储器***1000可以包括主机2000和存储卡70000。
存储卡70000可以被实施为智能卡。存储卡70000可以包括存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。根据实施方式，卡接口7100可以是但不限于安全数字(SD)卡接口或多媒体卡(MMC)接口。另外，卡接口7100可以根据主机2000的协议来对主机2000和存储器控制器1200之间的数据交换进行接口连接。根据实施方式，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可以是指支持主机2000所使用的协议的硬件、安装在硬件上的软件或信号传输方法。
根据本公开，存储器装置可以通过在使用比主验证操作低的副验证电压的验证操作期间执行确定编程操作是通过还是失败的操作来快速确定编程通过的时间，使得编程操作时间可以缩短。
虽然已经出于例示目的公开了本公开的实施方式，但是本领域技术人员将理解，可以进行各种变型、添加和替换。
相关申请的交叉引用
本申请要求于2018年11月2日在韩国知识产权局提交的韩国专利申请No.10-2018-0133661的优先权，其全部公开内容通过引用联接于此。

Claims (19)

1.一种存储器装置，该存储器装置包括：
一个或更多个存储器单元，所述一个或更多个存储器单元被配置为存储数据；
电压发生电路，所述电压发生电路被配置为响应于操作控制信号来选择性地输出编程电压和验证电压；
一个或更多个页缓冲器，所述一个或更多个页缓冲器包括第一锁存器和第二锁存器，并且被配置为在使用一个或更多个验证电压的验证操作期间，在所述第一锁存器中存储通过第一感测电流感测到的第一数据并且在所述第二锁存器中存储通过大于所述第一感测电流的第二感测电流感测到的第二数据；以及
通过/失败检查电路，所述通过/失败检查电路被配置为根据一个或更多个第一锁存器中存储的所述第一数据以及一个或更多个允许比特来确定所述一个或更多个存储器单元的所述验证操作的通过或失败，
其中，所述第二数据的允许比特的数量是阈值电压大于所述第二感测电流的存储器单元的数量，并且
所述第一数据的允许比特的数量是阈值电压大于所述第一感测电流的存储器单元的数量。
2.根据权利要求1所述的存储器装置，其中，所述页缓冲器包括：
电流感测开关，所述电流感测开关选择性地阻断联接到存储器单元的位线的电流；
感测节点，所述感测节点联接到所述电流感测开关；
并联联接在所述感测节点和公共感测节点之间的所述第一锁存器和所述第二锁存器；以及
电流感测检查开关，所述电流感测检查开关联接在所述公共感测节点和所述通过/失败检查电路之间。
3.根据权利要求2所述的存储器装置，其中，所述电流感测开关响应于第一电流感测开关信号，根据所述第一感测电流将从所述存储器单元感测的所述第一数据传送到所述感测节点，并且响应于第二电流感测开关信号，根据所述第二感测电流将从所述存储器单元感测的所述第二数据传送到所述感测节点。
4.根据权利要求3所述的存储器装置，该存储器装置还包括：开关，所述开关联接在所述感测节点与所述第一锁存器和所述第二锁存器之间并选择性地将传送到所述感测节点的所述第一数据或所述第二数据传送到所述第一锁存器或所述第二锁存器。
5.根据权利要求3所述的存储器装置，该存储器装置还包括：锁存器开关，所述锁存器开关联接在所述第一锁存器和所述第二锁存器与所述公共感测节点之间并选择性地将所述第一锁存器中存储的所述第一数据和所述第二锁存器中存储的所述第二数据传送到所述公共感测节点。
6.根据权利要求1所述的存储器装置，该存储器装置还包括：控制逻辑，所述控制逻辑响应于从存储器控制器接收的命令而控制所述页缓冲器和所述通过/失败检查电路。
7.根据权利要求6所述的存储器装置，其中，当所述验证操作失败时，所述控制逻辑根据所述第一锁存器中存储的所述第一数据和所述第二锁存器中存储的所述第二数据来控制向联接至所述存储器单元的位线施加的电压。
8.一种存储器装置，该存储器装置包括：
存储器单元，所述存储器单元被配置为存储数据；
字线，所述字线联接到所述存储器单元；
电压发生电路，所述电压发生电路被配置为生成施加到所述字线的编程电压、副验证电压和大于所述副验证电压的主验证电压；
页缓冲器，所述页缓冲器通过位线联接到所述存储器单元，并且被配置为在第一锁存器中存储在使用所述副验证电压的副验证操作期间接收的第一数据，在第二锁存器中存储在使用所述主验证电压的主验证操作期间接收的第二数据，并且在第三锁存器中存储在使用所述主验证电压的所述主验证操作期间接收的第三数据，所述第二数据是通过第一感测电流感测到的，所述第三数据是通过大于所述第一感测电流的第二感测电流感测到的；以及
通过/失败检查电路，所述通过/失败检查电路被配置为根据所述第一锁存器中存储的所述第一数据和允许比特来确定所述存储器单元的验证操作是通过还是失败。
9.根据权利要求8所述的存储器装置，其中，所述电压发生电路包括：
编程电压发生器，所述编程电压发生器生成所述编程电压；
副验证电压发生器，所述副验证电压发生器生成所述副验证电压；
主验证电压发生器，所述主验证电压发生器生成所述主验证电压；以及
验证电压输出电路，所述验证电压输出电路选择性地输出所述副验证电压或所述主验证电压。
10.根据权利要求8所述的存储器装置，其中，当所述存储器单元的所述验证操作失败时，所述页缓冲器根据所述第三数据来设置所述位线的电压。
11.根据权利要求8所述的存储器装置，该存储器装置还包括：控制逻辑，所述控制逻辑在使用所述副验证电压的所述副验证操作通过时终止所述存储器单元的编程操作，并且在使用所述副验证电压的所述副验证操作失败时继续执行所述存储器单元的所述编程操作。
12.根据权利要求11所述的存储器装置，其中，所述控制逻辑包括：
命令检测器，所述命令检测器响应于命令而输出操作信号；
操作控制信号发生器，所述操作控制信号发生器响应于所述操作信号而输出用于控制所述电压发生电路的操作控制信号；以及
页缓冲器控制器，所述页缓冲器控制器响应于所述操作信号而输出用于控制所述页缓冲器的开关信号和锁存器信号。
13.根据权利要求12所述的存储器装置，其中，所述页缓冲器控制器包括：
开关信号控制器，所述开关信号控制器响应于所述操作信号而输出所述开关信号；以及
锁存器信号控制器，所述锁存器信号控制器响应于所述操作信号而输出所述锁存器信号。
14.根据权利要求13所述的存储器装置，其中，所述开关信号控制器控制所述开关信号以使得：所述副验证操作的第一结果数据存储在所述第一锁存器中，所述主验证操作的第二结果数据存储在所述第二锁存器中，并且所述主验证操作的第三结果数据存储在所述第三锁存器中。
15.根据权利要求13所述的存储器装置，其中，所述锁存器信号控制器控制所述锁存器信号以将分别存储在所述第一锁存器、所述第二锁存器或所述第三锁存器中的所述第一数据、所述第二数据或所述第三数据传送到所述通过/失败检查电路。
16.一种存储器***，该存储器***包括：
存储器装置，所述存储器装置被配置为存储数据；以及
存储器控制器，所述存储器控制器被配置为根据主机的请求而输出用于控制所述存储器装置的编程操作的命令，
其中，当所述存储器装置响应于所述命令来执行包括验证操作的所述编程操作时，所述存储器装置在第一锁存器中存储根据第一感测电流或副验证电压的第一数据并在第二锁存器中存储根据大于所述第一感测电流的第二感测电流或大于所述副验证电压的主验证电压的第二数据，并且根据所述第一锁存器中存储的所述第一数据和允许比特来确定所述验证操作的通过或失败。
17.根据权利要求16所述的存储器***，其中，所述存储器装置包括：
存储器单元，所述存储器单元存储数据；
页缓冲器，所述页缓冲器通过位线联接到所述存储器单元并且包括所述第一锁存器和所述第二锁存器；
通过/失败检查电路，所述通过/失败检查电路在所述第二数据被存储在所述第二锁存器中时，根据所述第一锁存器中存储的所述第一数据来确定所述编程操作是通过还是失败；以及
控制逻辑，所述控制逻辑响应于所述命令，确定是使用所述第一感测电流还是所述副验证电压并且控制所述页缓冲器和所述通过/失败检查电路。
18.根据权利要求17所述的存储器***，其中，所述控制逻辑包括：
命令检测器，所述命令检测器响应于所述命令来确定是使用所述第一感测电流还是所述副验证电压以输出操作信号；
操作控制信号发生器，所述操作控制信号发生器响应于所述操作信号而控制电压发生电路以使用所述副验证电压；以及
页缓冲器控制器，所述页缓冲器控制器响应于所述操作信号来控制所述页缓冲器以使用所述第一感测电流。
19.根据权利要求16所述的存储器***，其中，在所述验证操作通过时终止所述编程操作，并且在所述验证操作失败时根据所述第一锁存器中存储的所述第一数据和所述第二锁存器中存储的所述第二数据来设置用于下一个编程循环的位线电压。
CN201911036257.1A 2018-11-02 2019-10-29 存储器装置及包括存储器装置的存储器*** Active CN111145822B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0133661 2018-11-02
KR1020180133661A KR102624620B1 (ko) 2018-11-02 2018-11-02 메모리 장치 및 이를 포함하는 메모리 시스템

Publications (2)

Publication Number Publication Date
CN111145822A CN111145822A (zh) 2020-05-12
CN111145822B true CN111145822B (zh) 2023-08-29

Family

ID=70458885

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911036257.1A Active CN111145822B (zh) 2018-11-02 2019-10-29 存储器装置及包括存储器装置的存储器***

Country Status (3)

Country Link
US (1) US10818360B2 (zh)
KR (1) KR102624620B1 (zh)
CN (1) CN111145822B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102624620B1 (ko) * 2018-11-02 2024-01-15 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20200136750A (ko) * 2019-05-28 2020-12-08 삼성전자주식회사 페이지 버퍼 및 이를 포함하는 메모리 장치
KR20220000576A (ko) * 2020-06-26 2022-01-04 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US11942165B2 (en) 2020-09-24 2024-03-26 Yangtze Memory Technologies Co., Ltd. Architecture and method for NAND memory programming
WO2022061630A1 (en) * 2020-09-24 2022-03-31 Yangtze Memory Technologies Co., Ltd. Architecture and method for nand memory programming
KR20220045458A (ko) * 2020-10-05 2022-04-12 에스케이하이닉스 주식회사 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치
KR20230132156A (ko) 2022-03-08 2023-09-15 에스케이하이닉스 주식회사 반도체 메모리 장치와 반도체 메모리 장치의 동작 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157204A (zh) * 2010-02-11 2011-08-17 三星电子株式会社 使用自适应编程验证方案的闪速存储器件和相关操作方法
CN102403039A (zh) * 2010-09-06 2012-04-04 海力士半导体有限公司 半导体存储器件及其操作方法
CN103050149A (zh) * 2011-10-13 2013-04-17 三星电子株式会社 非易失性存储器件及其编程方法和包括其的存储器***
CN106205696A (zh) * 2014-12-11 2016-12-07 爱思开海力士有限公司 半导体存储器设备及其操作方法
CN106847339A (zh) * 2015-12-04 2017-06-13 爱思开海力士有限公司 存储器装置及其操作方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4635066B2 (ja) * 2008-03-19 2011-02-16 株式会社東芝 半導体記憶装置
KR101014926B1 (ko) * 2008-05-20 2011-02-15 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 검증 방법
KR101012982B1 (ko) * 2009-06-30 2011-02-10 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
US20150348633A1 (en) * 2010-02-11 2015-12-03 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of programming nonvolatile memory devices
KR101802815B1 (ko) * 2011-06-08 2017-12-29 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
KR101218896B1 (ko) * 2011-02-18 2013-01-08 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 프로그램 검증 방법
KR20130037059A (ko) * 2011-10-05 2013-04-15 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 동작 방법
KR20130121434A (ko) * 2012-04-27 2013-11-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20140079914A (ko) * 2012-12-20 2014-06-30 에스케이하이닉스 주식회사 동작회로 제어장치, 반도체 메모리 장치 및 이의 동작 방법
US20160216910A1 (en) * 2013-09-27 2016-07-28 Virtium Llc Solving MLC NAND paired page program using reduced spatial redundancy
KR20150110917A (ko) 2014-03-21 2015-10-05 에스케이하이닉스 주식회사 비휘발성 메모리 및 이의 프로그램 방법
US9696918B2 (en) * 2014-07-13 2017-07-04 Apple Inc. Protection and recovery from sudden power failure in non-volatile memory devices
US9525338B2 (en) * 2015-03-16 2016-12-20 International Business Machines Corporation Voltage charge pump with segmented boost capacitors
KR20170011324A (ko) * 2015-07-22 2017-02-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US10403367B2 (en) * 2016-12-29 2019-09-03 SK Hynix Inc. Semiconductor memory device and method of operating the same
KR102639697B1 (ko) * 2017-01-09 2024-02-21 삼성전자주식회사 비휘발성 메모리 장치 및 그 프로그램 방법
KR102683414B1 (ko) * 2017-01-26 2024-07-10 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
KR102669409B1 (ko) * 2017-02-28 2024-05-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
JP2018160065A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 メモリシステム
KR20190019427A (ko) * 2017-08-17 2019-02-27 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US10283202B1 (en) * 2017-11-16 2019-05-07 Sandisk Technologies Llc Reducing disturbs with delayed ramp up of selected word line voltage after pre-charge during programming
US10373697B1 (en) * 2018-02-15 2019-08-06 Sandisk Technologies Llc Programming dummy memory cells in erase operation to reduce threshold voltage downshift for select gate transistors
KR102596407B1 (ko) * 2018-03-13 2023-11-01 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US10521149B2 (en) * 2018-05-30 2019-12-31 Red Hat, Inc. Memory poisoning support for free page hinting
US10643721B2 (en) * 2018-06-21 2020-05-05 Sandisk Technologies Llc Interleaved program and verify in non-volatile memory
KR102461099B1 (ko) * 2018-08-07 2022-11-01 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 저장 장치 및 그 동작 방법
US10824502B2 (en) * 2018-08-08 2020-11-03 Micron Technology, Inc. Enhanced codeword for media persistence and diagnostics
KR102624620B1 (ko) * 2018-11-02 2024-01-15 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR102524804B1 (ko) * 2019-01-04 2023-04-24 삼성전자주식회사 원-타임 프로그램가능한 메모리 셀, 및 이를 구비하는 otp 메모리 및 메모리 시스템
KR20200085519A (ko) * 2019-01-07 2020-07-15 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR20200088713A (ko) * 2019-01-15 2020-07-23 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157204A (zh) * 2010-02-11 2011-08-17 三星电子株式会社 使用自适应编程验证方案的闪速存储器件和相关操作方法
CN102403039A (zh) * 2010-09-06 2012-04-04 海力士半导体有限公司 半导体存储器件及其操作方法
CN103050149A (zh) * 2011-10-13 2013-04-17 三星电子株式会社 非易失性存储器件及其编程方法和包括其的存储器***
CN106205696A (zh) * 2014-12-11 2016-12-07 爱思开海力士有限公司 半导体存储器设备及其操作方法
CN106847339A (zh) * 2015-12-04 2017-06-13 爱思开海力士有限公司 存储器装置及其操作方法

Also Published As

Publication number Publication date
US10818360B2 (en) 2020-10-27
CN111145822A (zh) 2020-05-12
KR20200050705A (ko) 2020-05-12
KR102624620B1 (ko) 2024-01-15
US20200143886A1 (en) 2020-05-07

Similar Documents

Publication Publication Date Title
CN111145822B (zh) 存储器装置及包括存储器装置的存储器***
CN111009275B (zh) 存储器装置和存储器装置的操作方法
CN110032396B (zh) 存储器***及其操作方法
CN109947662B (zh) 存储器***及其操作方法
CN110413535B (zh) 存储器控制器及存储器控制器的操作方法
CN110729016B (zh) 存储器装置、存储器***及操作该存储器装置的方法
CN110047549B (zh) 存储器***及其操作方法
CN110277126B (zh) 存储器装置和具有存储器装置的存储器***
KR20190016633A (ko) 메모리 장치 및 이의 동작 방법
KR20190106278A (ko) 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
US11397639B2 (en) Memory system and operating method thereof
US10936421B2 (en) Memory system having storage device and memory controller and operating method thereof
KR20200050673A (ko) 메모리 장치 및 그것의 동작 방법
CN112786098A (zh) 存储器控制器、具有存储器控制器的存储器***以及操作存储器控制器的方法
KR102409798B1 (ko) 메모리 시스템 및 그것의 동작 방법
CN110858501B (zh) 存储器***以及存储器***的操作方法
US11600335B2 (en) Memory device and bit line precharging method during program verify operation in the memory device
US20210118517A1 (en) Memory device
US20240004557A1 (en) Memory device, memory system including memory device, and method of operating memory system
US11508439B2 (en) Memory device having a control logic to control program operations and method of operating the same
CN111462801B (zh) 存储器***及其操作方法
KR102688479B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
CN117316240A (zh) 存储器装置和操作该存储器装置的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant