CN112037839B - 半导体存储器装置及其操作方法 - Google Patents

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Abstract

半导体存储器装置及其操作方法。本文提供的可以是一种半导体存储器装置，该半导体存储器装置包括存储器单元、读写电路、电流感测电路以及控制逻辑。存储器单元阵列包括多个存储器单元。读写电路包括分别通过多条位线联接至多个存储器单元的多个页缓冲器。电流感测电路通过多条感测线联接至读写电路。控制逻辑被配置为控制电流感测电路和读写电路的操作。多个页缓冲器当中的至少两个页缓冲器联接至多条感测线中的一条。控制逻辑控制读写电路以同时执行针对至少两个页缓冲器的电流感测操作。

Description

半导体存储器装置及其操作方法
技术领域
本公开的各种实施方式总体上涉及电子装置，并且更具体地，涉及半导体存储器装置以及操作该半导体存储器装置的方法。
背景技术
通常，存储器装置可以具有在半导体基板上水平地布置串的二维结构、或者在半导体基板上垂直地层叠串的三维结构。三维存储器装置可以是被设计为克服二维存储器装置的集成度限制的装置，并且可以包括在半导体基板上垂直层叠的多个存储器单元。
发明内容
本公开的各种实施方式涉及具有提高的操作速度的半导体存储器装置。
本公开的各种实施方式涉及具有提高的操作速度的操作半导体存储器装置的方法。
本公开的实施方式可以提供一种半导体存储器装置，该半导体存储器装置包括存储器单元、读写电路、电流感测电路以及控制逻辑。存储器单元阵列包括多个存储器单元。读写电路包括分别通过多条位线联接至多个存储器单元的多个页缓冲器。电流感测电路通过多条感测线联接至读写电路。控制逻辑被配置为控制电流感测电路和读写电路的操作。多个页缓冲器当中的至少两个页缓冲器联接至多条感测线中的一条。控制逻辑控制读写电路以对至少两个页缓冲器同时执行电流感测操作。
在实施方式中，多个页缓冲器的数量可以是8K，并且多个页缓冲器可以被分组为第一页缓冲器组至第K页缓冲器组。第一页缓冲器组至第K页缓冲器组中的每一个可以包括八个页缓冲器。多条感测线可以包括第一感测线至第K感测线。第一感测线至第K感测线可以分别联接至第一页缓冲器组至第K页缓冲器组。这里，K可以为大于0(零)的整数。
在实施方式中，多个页缓冲器可以被分组为第一检查组至第八检查组。一个检查组的页缓冲器可以联接至不同的感测线。
在实施方式中，多个页缓冲器可以包括分别存储对应的存储器单元的验证结果的感测锁存器。
在实施方式中，读写电路还可以包括多个第一晶体管和多个第二晶体管。多个第一晶体管可以包括联接至多个页缓冲器的感测锁存器的感测节点的栅极。多个第二晶体管可以联接在多个第一晶体管与联接至感测线的对应的页总线节点之间。第一通过-失败检查信号至第八通过-失败检查信号中的一个可以被施加至多个第二晶体管的栅极。
在实施方式中，不同的通过-失败检查信号可以被施加到一个页缓冲器组的多个第二晶体管的栅极。
在实施方式中，控制逻辑可以控制读写电路，以通过同时激活第一通过-失败检查信号至第八通过-失败检查信号中的至少两个信号，来同时执行对联接至一条感测线的至少两个页缓冲器的电流感测操作。
在实施方式中，控制逻辑可以控制电流感测电路和读写电路，以通过同时激活第一通过-失败检查信号和第二通过-失败检查信号，同时激活第三通过-失败检查信号和第四通过失败检查信号，同时激活第五通过-失败检查信号和第六通过-失败检查信号，以及同时激活第七通过-失败检查信号和第八通过-失败检查信号，来执行电流感测操作。
在实施方式中，控制逻辑可以控制电流感测电路和读写电路，以通过同时激活第一通过-失败检查信号至第四通过-失败检查信号以及同时激活第五通过-失败检查信号至第八通过-失败检查信号，来执行电流感测操作。
在实施方式中，控制逻辑可以控制电流感测电路和读写电路，以通过同时激活第一通过-失败检查信号至第八通过-失败检查信号，来执行电流感测操作。
在实施方式中，存储器单元阵列可以具有单元下***结构，并且可以联接至读写电路。
本公开的实施方式可以提供一种用于操作半导体存储器装置的方法，该半导体存储器装置包括存储器单元和联接至存储器单元的页缓冲器，其中，页缓冲器当中的至少两个页缓冲器联接至多条感测线中的一条感测线。该方法包括：向联接至存储器单元中的被选存储器单元的字线施加编程脉冲；对被选存储器单元执行阈值电压验证操作；以及确定阈值电压验证操作是否通过。对被选存储器单元执行阈值电压验证操作包括对至少两个页缓冲器同时执行电流感测操作。
在实施方式中，对被选存储器单元执行阈值电压验证操作可以包括：向联接至被选存储器单元的字线施加验证电压；将通过比较被选存储器单元的阈值电压与验证电压而获得的结果存储在页缓冲器中的对应页缓冲器的每个感测锁存器中；以及对多个感测锁存器中的联接至一条感测线的至少两个感测锁存器同时执行电流感测操作。
在实施方式中，至少两个页缓冲器可以包括分别具有第一感测锁存器和第二感测锁存器的第一页缓冲器和第二页缓冲器。第一感测锁存器的感测节点可以联接至第一晶体管的栅极。第二晶体管包括接收第一通过-失败检查信号的栅极，并且可以联接在第一晶体管和感测线之间。第二感测锁存器的感测节点可以联接至第三晶体管的栅极。第四晶体管包括接收第二通过-失败检查信号的栅极，并且可以联接在第三晶体管和感测线之间。对至少两个感测锁存器同时执行电流感测操作可以包括同时激活第一通过-失败检查信号和第二通过-失败检查信号。
在实施方式中，对被选存储器单元执行阈值电压验证操作还可以包括：基于电流感测操作，确定被选存储器单元的失败比特的数量是否超过允许数量。
在实施方式中，对被选存储器单元执行阈值电压验证操作还可以包括：当失败比特的数量超过允许数量时，确定被选存储器单元的阈值电压验证操作失败。
在实施方式中，对被选存储器单元执行阈值电压验证操作还可以包括：当失败比特的数量不超过允许数量时，确定针对被选存储器单元的阈值电压验证操作通过。
在实施方式中，当确定出阈值电压验证操作通过时，可以终止编程操作。
在实施方式中，该方法可以进一步包括：当确定出阈值电压验证操作失败时，调整编程脉冲值，并且向联接至被选存储器单元的字线施加编程脉冲。
本公开的实施方式可以提供一种半导体存储器装置，该半导体存储器装置包括存储器单元阵列、读写电路、电流感测电路和控制逻辑。存储器单元阵列包括多个存储器单元。读写电路包括联接至存储器单元的多个页缓冲器。页缓冲器被分组为多个页缓冲器组。电流感测电路通过分别与页缓冲器组相对应的多条感测线联接至读写电路。控制逻辑被配置为控制电流感测电路和读写电路以对一个页缓冲器组的至少两个页缓冲器同时执行电流感测操作。
在实施方式中，多个页缓冲器可以被分组为多个检查组，并且一个检查组的页缓冲器可以联接至不同的感测线。控制逻辑可以控制电流感测电路和读写电路以对一个检查组的页缓冲器同时执行电流感测操作。
附图说明
图1是例示根据本公开的实施方式的半导体存储器装置的框图。
图2是例示根据本公开的实施方式的图1的存储器单元阵列的图。
图3是例示根据本公开的实施方式的图2的存储器块当中的任何一个存储器块的电路图。
图4是例示根据本公开的另一实施方式的图2的存储器块当中的任何一个存储器块的电路图。
图5是例示根据本公开的实施方式的图2的存储器块当中的任何一个存储器块的电路图。
图6是例示读写电路与电流感测电路之间的联接的框图。
图7是例示根据本公开的实施方式的图6的页缓冲器当中的任何一个页缓冲器的电路图。
图8A是例示第一页缓冲器组中的页缓冲器之间的联接关系的电路图。
图8B是例示第K页缓冲器组中的页缓冲器之间的联接关系的电路图。
图9是例示根据实施方式的电流感测电路的电路图。
图10是例示多个页缓冲器组的操作的图。
图11是用于说明常规电流感测操作的定时图。
图12是用于说明根据本公开的实施方式的电流感测操作的定时图。
图13是用于说明根据本公开的另一实施方式的电流感测操作的定时图。
图14是用于说明根据本公开的又一实施方式的电流感测操作的定时图。
图15是例示根据本公开的实施方式的操作半导体存储器装置的方法的流程图。
图16是例示根据本公开的实施方式的图15的编程验证操作的流程图。
图17是例示根据本公开的实施方式的包括图1的半导体存储器装置的存储器***1000的框图。
图18是例示图17的存储器***的应用示例的框图。
图19是例示包括参照图18描述的存储器***的计算***的框图。
具体实施方式
参照附图在各个实施方式的上下文中描述本公开的优点和特征以及用于实现它们的方法。然而，本公开不限于以下实施方式，而是可以以其它形式或方式实施。相反，提供这些实施方式是为了使本公开透彻和完整，并向本领域技术人员充分传达本公开的技术精神。在整个说明书中，对“实施方式”、“另一实施方式”等的提及并非必须指代仅一个实施方式，并且对任何这样的短语的不同引用并非必须是同一实施方式。
将理解的是，当元件被称为“联接”到另一元件时，它可以“直接联接”到另一元件，或“间接联接”到另一元件且它们之间存在一个或更多个中间元件。在本说明书中，当元件被称为“包括”组件时，除非上下文另外明确指出，否则它不排除一个或更多个其它组件的存在或添加。对于其它开放式术语，例如“包含”、“具有”等，也是如此。
在附图中，相同的附图标记始终用于指代相同或相似的组件。可以省略公知配置和功能的细节，以避免模糊本发明的方面和特征。
图1是例示根据本公开的实施方式的半导体存储器装置100的框图。
参照图1，半导体存储器装置100可以包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140、电压发生器150和电流感测电路160。
存储器单元阵列110包括通过字线WL联接至地址解码器120的多个存储器块BLK1至BLKz。存储器块BLK1至BLKz通过位线BL1至BLm联接至读写电路130。存储器块BLK1至BLKz中的每一个包括多个存储器单元。在实施方式中，存储器单元可以是可以具有垂直沟道结构的非易失性存储器单元。存储器单元阵列110可以具有二维结构或三维结构。联接至同一字线的存储器单元可以形成单个页。在本公开中，联接至一条字线的存储器单元可以称为一个物理页。换句话说，存储器单元阵列110可以由多个物理页形成。存储器单元阵列110中的每个存储器单元可以存储至少一比特数据。在实施方式中，每个存储器单元可以是能够存储1比特数据的单级单元(SLC)。在另一实施方式中，每个存储器单元可以是能够存储2比特数据的多级单元(MLC)。在另一实施方式中，每个存储器单元可以是能够存储3比特数据的三级单元。在又一实施方式中，每个存储器单元可以是能够存储4比特数据的四级单元。在各种实施方式中，存储器单元阵列110可以包括各自能够存储5比特或更多比特的数据的多个存储器单元。
地址解码器120、读写电路130、电压发生器150和电流感测电路160可以统一作为用于对存储器单元阵列100执行编程操作、读取操作或擦除操作的***电路来操作。在实施方式中，存储器单元阵列110可以具有单元下***(PUC)结构，并且可以联接至地址解码器120、读写电路130、控制逻辑140以及电压发生器150。单元下***结构可以是指其中***电路的元件形成在存储器单元阵列110的下部区域中(即，形成于存储器单元阵列110下方)的结构。
地址解码器120通过字线WL联接至存储器单元阵列110。地址解码器120可以在控制逻辑140的控制下操作。地址解码器120通过设置在半导体存储器装置100中的输入/输出缓冲器(未示出)接收地址。
地址解码器120被配置为对接收到的地址当中的块地址进行解码。地址解码器120基于经解码的块地址从存储器块BLK1至BLKz中选择至少一个存储器块。地址解码器120被配置为对接收到的地址当中的行地址进行解码。在读取操作期间，地址解码器120根据块地址和行地址，向被选存储器块的被选字线施加从电压发生器150生成的读取电压Vread并向未选字线施加通过电压Vpass。在编程验证操作期间，地址解码器120向被选存储器块的被选字线施加从电压发生器150生成的验证电压，并且向未选字线施加通过电压Vpass。
地址解码器120可以被配置为对接收到的地址当中的列地址进行解码。地址解码器120将经解码的列地址发送给读写电路130。
以页为基础执行半导体存储器装置100的读取操作或编程操作。在对于读取操作或编程操作的请求中接收的地址包括块地址、行地址和列地址。地址解码器120基于块地址和行地址选择一个存储器块和一条字线。列地址由地址解码器120解码，并被提供给读写电路130。
读写电路130包括多个页缓冲器PB1至PBm。读写电路130在存储器单元阵列110的读取操作期间可以作为读取电路操作，并且在写入操作期间可以作为写入电路操作。页缓冲器PB1至PBm分别通过位线BL1至BLm联接至存储器单元阵列110。在读取操作或编程验证操作期间，为了感测存储器单元的阈值电压，页缓冲器PB1至PBm可以向联接至存储器单元的位线BL1至BLm连续地提供感测电流。每个页缓冲器可以通过感测节点感测位线BL1至BLm上依据对应的存储器单元的编程状态的流过电流量的变化，并将其作为感测数据锁存。响应于从控制逻辑140输出的页缓冲器控制信号来操作读写电路130。
在读取操作期间，读写电路130可以感测存储器单元的数据以临时存储感测数据，然后将感测数据DATA输出到半导体存储器装置100的输入/输出缓冲器(未示出)。在实施方式中，读写电路130可以包括页缓冲器(或页电阻器)、行选择电路等。
控制逻辑140联接至地址解码器120、读写电路130、电压发生器150和电流感测电路160。控制逻辑140通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。控制逻辑140被配置为响应于控制信号CTRL来控制半导体存储器装置100的整体操作。控制逻辑140输出用于控制多个页缓冲器PB1至PBm的感测节点的预充电电位电平的控制信号。控制逻辑140可以控制读写电路130以执行存储器单元阵列110的读取操作。
电压发生器150响应于从控制逻辑140输出的控制信号，在读取操作期间生成读取电压Vread和通过电压Vpass。电压发生器150可以包括被配置为接收内部源电压的多个泵送电容器，以用于生成具有各种电压电平的多个电压，并且可以在控制逻辑140的控制下通过选择性地激活多个泵送电容器来生成多个电压。
在读取操作或编程验证操作期间，电流感测电路160可以响应于从控制逻辑140接收到的允许比特VRY_BIT<#>而生成参考电流，并且可以将从读写电路130中包括的页缓冲器PB1至PBm接收的感测电压VPB与通过参考电流生成的参考电压进行比较，并且向控制逻辑140输出通过信号PASS或失败信号FAIL。以下参照图9来详细描述电流感测电路160的实施方式。
地址解码器120、读写电路130以及电压发生器150可以用作用于对存储器单元阵列110执行读取操作、写入操作或擦除操作的***电路。在控制逻辑140的控制下，***电路对存储器单元阵列110执行读取操作、写入操作或擦除操作。
图2是例示根据本公开的实施方式的图1的存储器单元阵列110的图。
参照图2，存储器单元阵列110包括多个存储器块BLK1至BLKz。每个存储器块可以具有三维结构。每个存储器块包括层叠在基板上的多个存储器单元。存储器单元沿+X方向、+Y方向和+Z方向布置。参照图3和图4更详细地描述每个存储器块的结构。
图3是例示根据本公开的实施方式的图2的存储器块的代表性存储器块的电路图。
参照图3，存储器块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为“U”形状。在存储器块BLKa中，沿行方向(即，+X方向)布置m个单元串。在图3中，例示了沿列方向(即，+Y方向)布置两个单元串。然而，此例示仅是为了清楚起见而做出的；将理解的是，可以在列方向上布置三个或更多个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1到MCn可以分别具有相似结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层。在实施方式中，可以在每个单元串中设置用于提供沟道层的柱。在实施方式中，可以在每个单元串中设置用于提供沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCp之间。
在实施方式中，布置在同一行中的单元串的源极选择晶体管联接至在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管联接至不同的源极选择线。在图3中，第一行中的单元串CS11至CS1m的源极选择晶体管联接至第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接至第二源极选择线SSL2。
在另一实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同联接至单条源极选择线。
每个单元串中的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被划分为第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp在与+Z方向相反的方向上顺序地布置，并且串联联接在源极选择晶体管SST和管式晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn沿+Z方向顺序地布置，并且串联联接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT彼此联接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别联接至第一字线WL1至第n字线WLn。
单元串的管式晶体管PT的相应栅极联接至管道线PL。
每个单元串的漏极选择晶体管DST联接在对应的位线与存储器单元MCp+1至MCn之间。在行方向上布置的单元串联接至在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接至第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接至第二漏极选择线DSL2。
在列方向上布置的单元串联接至在列方向上延伸的位线。在图3中，第一列中的单元串CS11和CS21联接至第一位线BL1。第m列中的单元串CS1m和CS2m联接至第m位线BLm。
在行方向上布置的单元串中联接至同一字线的存储器单元形成单个页。例如，在第一行的单元串CS11至CS1m当中的联接至第一字线WL1的存储器单元形成单个页。在第二行的单元串CS21至CS2m当中的联接至第一字线WL1的存储器单元形成另一单个页。当选择了漏极选择线DSL1和DSL2中的任何一条时，可以选择在单个行的方向上布置的单元串。当选择了字线WL1至WLn中的任何一条时，可以从被选单元串当中选择对应的单个页。
在另一实施方式中，可以设置偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。在行方向上布置的单元串CS11至CS1m或CS21至CS2m中的偶数编号的单元串可以联接至各条偶数位线。在行方向上布置的单元串CS11至CS1m或CS21至CS2m中的奇数编号的单元串可以联接至各条奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，设置一个或更多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，设置一个或更多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着虚设存储器单元的数量增加，存储器块BLKa的操作可靠性增加，而存储器块BLKa的尺寸增加。随着虚设存储器单元的数量减少，可以减小存储器块BLKa的尺寸，但是存储器块BLKa的操作可靠性可能会降低。
为了高效地控制虚设存储器单元，每个虚设存储器单元可以具有所需的阈值电压。在对存储器块BLKa执行擦除操作之前或之后，可以对虚设存储器单元中的全部或一些执行编程操作。在已经执行编程操作之后执行擦除操作的情况下，通过控制要施加到联接至各个虚设存储器单元的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。
图4是例示根据本公开的另一实施方式的图2的存储器块BLK1至BLKz中的代表性存储器块(BLKb)的电路图。
参照图4，存储器块BLKb包括多个单元串CS11'至CS1m'和CS21'至CS2m'。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个在+Z方向延伸。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个包括层叠在设置于存储器块BLKb的下部中的基板(未示出)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCn之间。布置在同一行中的单元串的源极选择晶体管联接至同一条源极选择线。布置在第一行中的单元串CS11'至CS1m'的源极选择晶体管联接至第一源极选择线SSL1。布置在第二行中的单元串CS21'至CS2m'的源极选择晶体管联接至第二源极选择线SSL2。在另一实施方式中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同联接至单条源极选择线。
每个单元串中的第一存储器单元MC1至第n存储器单元MCn串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别联接至第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST联接在对应的位线与存储器单元MC1至MCn之间。在行方向上布置的单元串的漏极选择晶体管联接至在行方向上延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管联接至第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管联接至第二漏极选择线DSL2。
因此，除了从每个单元串中排除了管式晶体管PT之外，图4的存储器块BLKb具有与图3的存储器块BLKa的等效电路类似的等效电路。
在另一实施方式中，可以设置偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'当中的偶数编号的单元串可以联接至各条偶数位线，并且在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'当中的奇数编号的单元串可以联接至各条奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，设置一个或更多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。另选地，设置一个或更多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着虚设存储器单元的数量增加，存储器块BLKb的操作可靠性增加，而存储器块BLKb的尺寸增加。随着虚设存储器单元的数量减少，可以减小存储器块BLKb的尺寸，但是存储器块BLKb的操作可靠性可能会降低
为了高效地控制虚设存储器单元，每个虚设存储器单元可以具有所需的阈值电压。在对存储器块BLKb执行擦除操作之前或之后，可以对虚设存储器单元中的全部或一些执行编程操作。在已经执行编程操作之后执行擦除操作的情况下，通过控制要施加到联接至各个虚设存储器单元的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。
图5是例示根据本公开的实施方式的图2的存储器块(BLK1至BLKz)中的代表性存储器块BLKc的电路图。
参照图5，存储器块BKLc包括多个单元串CS1至CSm。多个单元串CS1至CSm可以分别联接至多条位线BL1至BLm。单元串CS1至CSm中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1到MCn可以分别具有相似结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层。在实施方式中，可以在每个单元串中设置用于提供沟道层的柱。在实施方式中，可以在每个单元串中设置用于提供沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCn之间。
每个单元串中的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
每个单元串的漏极选择晶体管DST联接在对应的位线与存储器单元MC1至MCn之间。
联接至同一字线的存储器单元形成单个页。可以通过选择漏极选择线DSL来选择单元串CS1至CSm。当选择了字线WL1至WLn中的任何一条时，可以从被选单元串当中选择对应的单个页。
在另一实施方式中，第一位线BL1至第m位线BLm可以被划分为偶数位线和奇数位线。单元串CS1至CSm的偶数编号的单元串可以联接至各条偶数位线，并且奇数编号的单元串可以联接至各条奇数位线。
如上所述，联接至一条字线的存储器单元可以形成单个物理页。在图5的示例中，在存储器块BLKc中包括的存储器单元当中，联接至多条字线WL1至WLn中的任一条的m个存储器单元形成单个物理页。
如图2至图4所示，半导体存储器装置100的存储器单元阵列110可以具有三维结构。另选地，存储器单元阵列110可以具有如图5所示的二维结构。
图6是例示读写电路130与电流感测电路160之间的联接结构的框图。
参照图6，读写电路130可以包括多个页缓冲器PB11至PBk8。尽管图6中未示出，但是多个页缓冲器PB11至PBk8可以分别联接至对应位线。参照图1和图6，图1所示的页缓冲器PB1至PBm可以分别对应于图6所示的页缓冲器PB11至PBk8。因此，图6的页缓冲器PB11至PBk8可以分别联接至位线BL1至BLm。图6所示的页缓冲器PB11至PBk8的数量总计为8*K，其中K为正整数。换句话说，将图6中使用的附图标记与图1使用的标记链接，可以满足m＝8K的关系。
在根据本公开的实施方式的半导体存储器装置中，至少两个页缓冲器可以联接至一个共享节点。在本说明书中，共享节点也可以称为页总线节点。在图6的实施方式中，八个页缓冲器可以联接至一个共享节点(即，页总线节点)。也就是说，页缓冲器PB11至PB18可以联接至第一页总线节点PBUS1，页缓冲器PB21至PB28可以联接至第二页总线节点PBUS2，并且页缓冲器PBk1至PBk8可以联接至第k页总线节点PBUSk。
读写电路130可以经由第一感测线SL1至第k感测线SLk联接至电流感测电路160。第一感测线SL1至第k感测线SLk可以分别联接至读写电路130的页缓冲器所联接至的第一页总线节点PBUS1至第k页总线节点PBUSK。
因此，页缓冲器PB11至PB18可以经由第一感测线SL1联接至电流感测电路160，页缓冲器PB21至PB28可以经由第二感测线SL2联接至电流感测电路160，并且页缓冲器PBk1至PBk8可以经由第K感测线SLk联接至电流感测电路160。这里，页缓冲器PB11至PB18可以被分组为第一页缓冲器组，页缓冲器PB21至PB28可以被分组为第二页缓冲器组，并且页缓冲器PBk1至PBk8可以被分组为第K页缓冲器组。
在图6所示的结构中，在用于编程验证操作的电流感测操作中，对页缓冲器PB11至PBk8执行总共八个电流感测操作。也就是说，由于八个页缓冲器共享一条感测线，基于八个页缓冲器的电流感测操作分别在不同的时间执行。因此，在多个页缓冲器联接至感测线的结构中，用于编程验证操作的电流感测操作所需的时间增加，因此总的编程时间也增加。
根据本公开的实施方式，在多个页缓冲器联接至一条感测线的结构中，可以同时执行基于至少两个页缓冲器的电流感测操作。因此，通过减少电流感测操作所需的时间能够提高整体编程速度。
图7是例示根据本公开的实施方式的图6的页缓冲器PB11至PBk8中的代表性页缓冲器(PB11)的电路图。其它页缓冲器PB12至PBK8中的每一个可以与图7所示的第一页缓冲器PB11类似地配置。
参照图7，第一页缓冲器PB11可以响应于从图1的控制逻辑140输出的页缓冲器控制信号而操作。页缓冲器控制信号可以是以下描述的任何信号，即，PB_SELBL、PB_SENSE、TRANSO、BLPRE_N、BLDIS、SA_PRECH_N、SA_CSOC、SA_STB_N、SA_DISCH、PRECHSO_N、TRANPB、CBUS_H_N、CBUS_L、TRANC、CRST、TRANM、MRST、MSET、TRANTOT、TRANT、TRANS、SRST和SSET。
第一页缓冲器PB11可以包括位线联接器510、位线充电器520、传感器530、感测节点联接器540、感测节点预充电器550、缓存锁存电路560、主锁存电路570、动态锁存器580、第三联接器590、电流控制器610、感测锁存电路620和放电器630。
位线联接器510可以联接在位线BL1和位线联接节点BLCM之间，并且包括响应于位线选择信号PB_SELBL而操作的第一开关S1。第一开关S1可以被配置为响应于位线选择信号PB_SELBL而导通或关断的N沟道金属氧化物半导体(NMOS)晶体管。
位线充电器520可以包括位线预充电器521和位线放电器522。
位线预充电器521可以联接在电源电压VCC端子和位线联接节点BLCM之间，并且包括响应于位线预充电信号BLPRE_N而操作的第二开关S2。第二开关S2可以被配置为响应于位线预充电信号BLPRE_N而导通或关断的P沟道金属氧化物半导体(PMOS)晶体管。
位线放电器522可以联接在接地端子和位线联接节点BLCM之间，并且包括响应于位线放电信号BLDIS而操作的第三开关S3。第三开关S3可以被配置为响应于位线放电信号BLDIS而导通或关断的NMOS晶体管。
位线传感器530可以联接在位线联接节点BLCM和电流感测节点CSO之间，并且包括响应于位线感测信号PB_SENSE而操作的第四开关S4。第四开关S4可以被配置为响应于位线感测信号PB_SENSE而导通或关断的NMOS晶体管。
感测节点联接单元540可以联接在电流感测节点CSO和感测节点SO之间，并且包括响应于节点联接信号TRANSO而操作的第五开关S5。第五开关S5可以被配置为响应于节点联接信号TRANSO而导通或关断的NMOS晶体管。
感测节点预充电器550可以联接在电源电压VCC端子与感测节点SO之间，并且包括响应于预充电信号PRECHSO_N而操作的第六开关S6。第六开关S6可以被配置为响应于预充电信号PRECHSO_N而导通或关断的PMOS晶体管。
缓存锁存电路560可以包括第七开关S7至第九开关S9、数据传输器561和缓存锁存器LATC。
第七开关S7可以被配置为响应于页数据传输信号TRANPB而将感测节点SO联接至第一页总线节点PBUS1的NMOS晶体管。第八开关S8可以被配置为响应于缓存数据传输信号TRANC而将第一页总线节点PBUS1联接至第一缓存节点QC_N的NMOS晶体管。数据传输器561可以包括在电源电压VCC端子和接地端子之间彼此串联联接的第十开关S10和第十一开关S11。第十开关S10可以被配置为响应于第一总线信号CBUS_H_N而操作的PMOS晶体管。第十一开关S11可以被配置为响应于第二总线信号CBUS_L而操作的NMOS晶体管。第一页总线节点PBUS1联接在第十开关S10和第十一开关S11之间。缓存锁存器LATC可以包括第一反相器I1和第二反相器I2。第一反相器I1和第二反相器I2可以交叉联接在缓存锁存器LATC的第一缓存节点QC_N和第二缓存节点QC之间。第一反相器I1可以具有联接至第一缓存节点QC_N的输入端子，以及联接至第二缓存节点QC的输出端子。第二反相器I2可以具有联接至第二缓存节点QC的输入端子和联接至第一缓存节点QC_N的输出端子。第九开关S9可以被配置为可以响应于缓存复位信号CRST而将第二缓存节点QC的电位复位为低电平的NMOS晶体管。
主锁存电路570可以包括第十二开关S12、主锁存器LATM和主锁存器复位/置位单元RSEM。第十二开关S12可以被配置为响应于主数据传输信号TRANM而将感测节点SO联接至主锁存器LATM的第一主节点QM_N的NMOS晶体管。
主锁存器LATM可以包括第三反相器I3和第四反相器I4。第三反相器I3和第四反相器I4可以交叉联接在主锁存器LATM的第一主节点QM_N和第二主节点QM之间。第三反相器I3可以具有联接至第二主节点QM的输入端子和联接至第一主节点QM_N的输出端子。第四反相器I4可以具有联接至第一主节点QM_N的输入端子和联接至第二主节点QM的输出端子。
主锁存器复位/置位单元RSEM可以联接至主锁存器LATM的第一主节点QM_N和第二主节点QM，并且对主锁存器LATM进行复位或置位。例如，主锁存器复位/置位单元RSEM可以包括第十三开关S13和第十四开关S14。第十三开关S13可以被配置为响应于主复位信号MRST而将主锁存器LATM的第二主节点QM联接至公共节点COM的NMOS晶体管。第十四开关S14可以被配置为响应于主置位信号MSET而将主锁存器LATM的第一主节点QM_N联接至公共节点COM的NMOS晶体管。
动态锁存器580可以临时存储从主锁存电路570传输的数据。例如，动态锁存器580可以包括第十五开关S15至第十七开关S17。第十五开关S15可以被配置为响应于数据传输信号TRANTOT而将存储在第一主节点QM_N中的数据传输至第一动态节点QT的NMOS晶体管。第十六开关S16可以被配置为根据存储在第一动态节点QT中的数据将第二动态节点QT_N联接至接地端子的NMOS晶体管。第十七开关S17可以被配置为响应于动态数据传输信号TRANT而将数据从第二动态节点QT_N传输至感测节点SO的NMOS晶体管。
第三联接器590可以联接在感测节点SO和感测锁存电路620之间，并且可以响应于感测锁存电路620中存储的数据来改变感测节点SO的电位。例如，第三联接器590可以包括第十八开关S18和第十九开关S19。第十八开关S18可以被配置为响应于感测锁存电路620的第一感测节点QS11中存储的数据而将传输节点QN联接至接地端子的NMOS晶体管。第十九开关S19可以被配置为响应于感测数据传输信号TRANS而将传输节点QN联接至感测节点SO的NMOS晶体管。
电流控制器610可以包括参考电流发生器611、放电器612和电流传感器613。参考电流发生器611可以包括第二十开关S20至第二十二开关S22。第二十开关S20可以被配置为响应于第一感测节点QS11中存储的数据而将电源电压VCC端子联接至感测放大器节点SAN的PMOS晶体管。第二十一开关S21可以响应于参考电流预充电信号SA_PRECH_N而在电流感测节点CSO处生成参考电流。例如，第二十一开关S21可以被配置为将感测放大器节点SAN联接至电流感测节点CSO的PMOS晶体管。第二十二开关S22可以被配置为响应于感测放大器联接信号SA_CSOC而将感测放大器节点SAN联接至电流感测节点CSO的NMOS晶体管。放电器612可以响应于感测放大器放电信号SA_DISCH和第一感测节点QS11的电位来使电流感测节点CSO放电。例如，放电器612可以包括第二十三开关S23和第二十四开关S24。第二十三开关S23可以被配置为响应于感测放大器放电信号SA_DISCH而将电流感测节点CSO联接至第二十四开关S24的NMOS晶体管。第二十四开关S24可以被配置为响应于第一感测节点QS11的电位而将第二十三开关S23联接至接地端子的NMOS晶体管。
电流传感器613可以响应于感测放大器选通信号SA_STB_N和电流感测节点CSO的电位而将电源电压VCC端子联接至第一感测节点QS11。例如，电流传感器613可以包括第二十五开关S25和第二十六开关S26。第二十五开关S25可以被配置为响应于感测放大器选通信号SA_STB_N而将电源电压VCC端子联接至第二十六开关S26的PMOS晶体管。第二十六开关S26可以被配置为响应于电流感测节点CSO的电位而将第二十五开关S25联接至第一感测节点QS11的PMOS晶体管。
感测锁存电路620可以包括感测锁存器LATS和感测锁存器复位/置位单元RSES。感测锁存器LATS可以包括第五反相器I5和第六反相器I6。第五反相器I5和第六反相器I6可以交叉联接在感测锁存器LATS的第一感测节点QS11和第二感测节点QS_N之间。例如，第五反相器I5可以具有联接至第一感测节点QS11的输入端子和联接至第二感测节点QS_N的输出端子。第六反相器I6可以具有联接至第二感测节点QS_N的输入端子和联接至第一感测节点QS11的输出端子。
感测锁存器复位/置位单元RSES可以联接至感测锁存器LATS的第一感测节点QS11和第二感测节点QS_N，并且对感测锁存器LATS进行复位或置位。例如，感测锁存器复位/置位单元RSES可以包括第二十七开关S27和第二十八开关S28。第二十七开关S27可以被配置为响应于感测复位信号SRST而将感测锁存器LATS的第一感测节点QS11联接至公共节点COM的NMOS晶体管。第二十八开关S28可以被配置为响应于感测置位信号SSET而将感测锁存器LATS的第二感测节点QS_N联接至公共节点COM的NMOS晶体管。
放电器630可以联接在公共节点COM和接地端子之间，并且包括依据感测节点SO的电位使公共节点COM放电的第二十九开关S29。第二十九开关S29可以被配置为依据感测节点SO的电位而导通或关断的NMOS晶体管。
下面描述第一页缓冲器PB11的读取操作(或编程验证操作)。
1)感测锁存器和位线设置步骤
感测锁存器LATS的第一感测节点QS11被设置为低电平，并且流过位线BL1的电流被设置为第一参考电流。例如，如果感测锁存器LATS的第一感测节点QS11被设置为低电平，则第二十开关S20导通，使得电流流过感测放大器节点SAN。随后，位线选择信号PB_SELBL和位线感测信号PB_SENSE增加到高电平，使得第一开关S1和第四开关S4导通。响应于处于低电平的参考电流预充电信号SA_PRECH_N，第二十一开关S21导通，使得第一参考电流流过电流感测节点CSO和位线BL1。随着位线BL1的电位增加，位线BL1被预充电。
2)第一电流感测步骤
如果读取电压或验证电压被施加到联接至被选存储器单元的被选字线，则流过位线BL1的电流可以依据被选存储器单元的状态而变化。例如，当被选存储器单元的阈值电压低于读取电压或验证电压时，在被选存储器单元中形成沟道，使得位线BL1的电位减小并且电流增大。当被选存储器单元的阈值电压高于读取电压或验证电压时，在被选存储器单元中不形成沟道，从而保持位线BL1的电位并且因而电流减小。这样，依据被选存储器单元的状态，流过位线BL1的电流可以保持在与第一参考电流相同的水平或变得高于第一参考电流。
流过位线BL1的电流可以反映在电流感测节点CSO上，并且第二十六开关可以依据与电流感测节点CSO的电流相对应的电压电平而导通或关断。例如，如果流过电流感测节点CSO的电流高于第一参考电流，则第二十六开关可以导通。另选地，如果流过电流感测节点CSO的电流等于或小于第一参考电流，则第二十六开关S26可以关断。这里，响应于具有低电平的感测放大器选通信号SA_STB_N，第二十五开关S25导通。依据第二十六开关S26是导通还是关断，感测锁存器LATS的第一感测节点QS11的数据可以改变或保持在先前状态。
例如，当被选存储器单元的阈值电压低于读取电压或验证电压时，在被选存储器单元中形成沟道，使得位线BL1的电位降低并且电流增加。因此，在第二十六开关S26和第二十五开关S25二者导通的同时，电源电压VCC被提供给第一感测节点QS11。因此，在被选存储器单元的阈值电压低于读取电压或验证电压的情况下，感测锁存器LATS的第一感测节点QS11从低状态变为高状态。也就是说，与失败比特相对应的有缺陷的存储器单元可以具有尚未达到验证电压的阈值电压，使得与有缺陷的存储器单元相对应的第一感测节点QS11的电压可以是高电压。
当被选存储器单元的阈值电压高于读取电压或验证电压时，在被选存储器单元中未形成沟道，从而保持位线BL1的电位并且电流因此降低。因此，第二十六开关S26关断，使得电源电压VCC不被提供给第一感测节点QS11。因此，在被选存储器单元的阈值电压高于读取电压或验证电压的情况下，感测锁存器LATS的第一感测节点QS11保持在低状态。也就是说，与通过比特相对应的正常存储器单元可以具有已经达到验证电压的阈值电压，使得与正常存储器单元相对应的第一感测节点QS11的电压可以为低电压。
在半导体存储器装置的编程验证操作期间，验证电压被施加到联接至被选存储器单元的字线并且执行上述电流感测操作。因此，联接至阈值电压高于验证电压的存储器单元的页缓冲器的第一感测节点QS11具有低状态，并且联接至阈值电压低于验证电压的存储器单元的页缓冲器的第一感测节点QS11具有高状态。电流感测电路160响应于页缓冲器PB11至PBK8中的每一个的状态来确定阈值电压高于验证电压的存储器单元的数量是否等于或高于参考数量。稍后参照图9作为示例描述电流感测电路的配置。
图8A是例示第一页缓冲器组中包括的页缓冲器PB11至PB18之间的联接关系(例如，连接)的电路图。图8B是例示第K页缓冲器组中包括的页缓冲器PBK1至PBK8之间的联接关系(例如，连接)的电路图。图8A和图8B所示的组件可以形成图1的读写电路130。参照图8A和图8B描述第一页缓冲器组和第K页缓冲器组的联接关系。
参照图8A，示出了图6所示的页缓冲器PB11至PBK8当中联接至第一感测线SL1的页缓冲器PB11至PB18。参照图8B，示出了图6所示的页缓冲器PB11至PBK8当中联接至第K感测线SLK的页缓冲器PBK1至PBK8。尽管在图8A和图8B中未示出，但是联接至第二感测线SL2到第K-1感测线SLK-1的页缓冲器也可以与图8A或图8B类似地配置。
参照图8A，页缓冲器PB11的第一感测节点QS11联接至NMOS晶体管TA11的栅极。NMOS晶体管TA11联接至电源电压VCC端子。NMOS晶体管TB11联接在晶体管TA11和第一页总线节点PBUS1之间。第一通过-失败检查信号PFCHK1被施加到NMOS晶体管TB11的栅极。
类似地，页缓冲器PB12的第一感测节点QS12联接至NMOS晶体管TA12的栅极。NMOS晶体管TA12联接至电源电压VCC端子。NMOS晶体管TB12联接在晶体管TA12和第一页总线节点PBUS1之间。第二通过-失败检查信号PFCHK2被施加到NMOS晶体管TB12的栅极。
此外，页缓冲器PB13的第一感测节点QS13联接至NMOS晶体管TA13的栅极。NMOS晶体管TA13联接至电源电压VCC端子。NMOS晶体管TB13联接在晶体管TA13和第一页总线节点PBUS1之间。第三通过-失败检查信号PFCHK3被施加到NMOS晶体管TB13的栅极。页缓冲器PB14至PB18也可以以上述方式联接。
第一页总线节点PBUS1联接至第一感测线SL1。
参照图8B，页缓冲器PBK1的第一感测节点QSK1联接至NMOS晶体管TAK1的栅极。NMOS晶体管TAK1联接至电源电压VCC端子。NMOS晶体管TBK1联接在晶体管TAK1和第K页总线节点PBUSK之间。第一通过-失败检查信号PFCHK1被施加到NMOS晶体管TBK1的栅极。
类似地，页缓冲器PBK2的第一感测节点QSK2联接至NMOS晶体管TAK2的栅极。NMOS晶体管TAK2联接至电源电压VCC端子。NMOS晶体管TBK2联接在晶体管TAK2和第K页总线节点PBUSK之间。第二通过-失败检查信号PFCHK2被施加到NMOS晶体管TBK2的栅极。
此外，页缓冲器PBK3的第一感测节点QSK3联接至NMOS晶体管TAK3的栅极。NMOS晶体管TAK3联接至电源电压VCC端子。NMOS晶体管TBK3联接在晶体管TAK3和第K页总线节点PBUSK之间。第三通过-失败检查信号PFCHK3被施加到NMOS晶体管TBK3的栅极。页缓冲器PBK4至PBK8也可以以上述方式联接。
第一页总线节点PBUS1联接至第一感测线SL1，并且第K页总线节点PBUSK联接至第K感测线SLK。
如图8A所示，当晶体管TB11响应于第一通过-失败检查信号PFCHK1而导通时，电源电压VCC端子根据页缓冲器PB11的感测锁存器LATS中存储的数据值(即，第一感测节点QS11的电压)而联接至第一感测线SL1。也就是说，在页缓冲器PB11的第一感测节点QS11的电压为高电平且晶体管TB11导通的情况下，晶体管TA11导通，使得电源电压VCC端子联接至第一感测线SL1。在页缓冲器PB11的第一感测节点QS11的电压为低电平且晶体管TB11导通的情况下，晶体管TA11关断，使得电源电压VCC端子不联接至第一感测线SL1。
也就是说，第一通过-失败检查信号PFCHK1用于根据页缓冲器PB11的感测锁存器LATS中存储的数据值而将电源电压VCC端子选择性地联接至第一感测线SL1。第二通过-失败检查信号PFCHK2至第八通过-失败检查信号PFCHK8也具有类似于第一通过-失败检查信号PFCHK1的功能。
可以从控制逻辑140提供第一通过-失败检查信号PFCHK1至第八通过-失败检查信号PFCHK8。
参照图1、图8A和图8B，从读写电路130传输到电流感测电路160的感测电压VPB可以是第一页总线节点PBUS1至第k页总线节点PBUSK的电压。
图9是例示根据实施方式的电流感测电路160的电路图。
参照图9，如果失败比特的数量(失败比特数量)等于或小于允许的位数量(允许数量)，则电流感测电路160可以输出通过信号PASS。如果失败比特的数量超过允许数量，则电流感测电路160可以输出失败信号FAIL。可以依据从第一感测线SL1至第k感测线SLK接收的感测电压来确定失败比特数量，并且可以依据从控制逻辑(图1的控制逻辑140)输出的允许比特VRY_BIT<#>来确定允许数量。例如，由于阈值电压低于验证电压的有缺陷的存储器单元对应于失败单元，因此失败比特数量随着失败单元数量的增加而增加。因此，随着编程循环数量的增加，失败比特数量可以减少。允许数量可以保持恒定并且可以根据在控制逻辑140中设置的信息来设置。这种信息可以是基于***组件和操作条件。
下面将详细描述电流感测电路160。
电流感测电路160可以包括电压发生器161、检查使能开关Tl、使能开关T2、失败比特计数器163、允许比特计数器165和比较器164。
电压发生器161可以根据失败比特电流IPB和参考电流IREF生成通过电压VP和失败电压VN。例如，如果失败比特电流IPB增加，则电压发生器161可以生成高于通过电压VP的失败电压VN，并且如果失败比特电流IPB减小则生成高于失败电压VN的通过电压VP。为此，电压发生器161可以包括第一开关T3和第二开关T4。第一开关T3可以联接在电源电压VCC端子与第一节点N1之间，并且被实施为响应于第一节点N1的电压而导通或关断的PMOS晶体管。
第二开关T4可以联接在电源电压VCC端子和第二节点N2之间，并且被实施为响应于第一节点N1的电压而导通或关断的PMOS晶体管。流过第一节点N1的电流成为失败比特电流IPB，并且与第一节点N1相对应的电压成为通过电压VP。流过第二节点N2的电流成为参考电流IREF，并且与第二节点N2相对应的电压成为失败电压VN。因此，如果失败比特电流IPB增加，则通过电压VP降低。如果失败比特电流IPB减小，则通过电压VP增加。此外，如果参考电流IREF增加，则失败电压VN减小。如果参考电流IREF减小，则失败电压VN增加。
检查使能开关T1可以联接在第一节点N1和第三节点N3之间，并且可以通过响应于检查信号CHKi而导通或关断的NMOS晶体管来实施。
使能开关T2可以联接在第二节点N2和第四节点N4之间，并且可以通过响应于用于通过/失败确定操作的使能信号EN而导通或关断的NMOS晶体管来实施。
失败比特计数器163可以被配置为依据从第一感测线SL1至第k感测线SLK传输的电压，改变第三节点N3的电流。例如，失败比特计数器163可以包括多个失败比特参考开关TC1至TCK和多个失败比特开关TD1至TDK。失败比特参考开关TC1至TCK和失败比特开关TD1至TDK可以成对地并联联接至第三节点N3。
例如，失败比特参考开关TC1和第一失败比特开关TD1可以串联联接在第三节点N3和接地端子之间。以这种方式，第K失败比特参考开关TCk和第K失败比特开关TDK可以串联联接在第三节点N3和接地端子之间。
多个失败比特参考开关TC1至TCK可以被实施为响应于参考电压VREF而共同地导通或关断的NMOS晶体管。多个失败比特开关TD1至TDK的栅极可以分别通过第一感测线SL1至第k感测线SLK联接至图6所示的第一页总线节点PBUS1至第k页总线节点PBUSK。如上所述，与失败比特相对应的有缺陷的存储器单元可以具有高感测电压，而与通过比特相对应的正常存储器单元可以具有低感测电压。多个失败比特开关TD1至TDK可以被实施为在高电平感测电压施加至栅极时导通的NMOS晶体管。因此，随着失败比特数量的增加，导通的失败比特开关TD1至TDK的数量可以增加。如果导通的失败比特开关TD1至TDK的数量增加，则流过第三节点N3的电流也可以增加。
允许比特计数器165可以被配置为根据设置的允许比特VRY_BIT<#>来保持第四节点N4的电流恒定。也就是说，由于第四节点N4的电流依据允许比特VRY_BIT<#>而变化，但是允许比特VRY_BIT<#>保持恒定，所以流过第四节点N4的电流也可以保持恒定。考虑到纠错码(ECC)能力，可以依据存储器装置而不同地设置允许比特VRY_BIT<#>。
允许比特计数器165可以包括多个允许比特参考开关TE1至TEJ和多个允许比特开关TF1至TFJ。允许比特参考开关TE1至TEJ和允许比特开关TF1至TFJ可以成对地并联联接至第四节点N4。例如，第一允许比特参考开关TE1和第一允许比特开关TF1可以串联联接在第四节点N4与接地端子之间。以这种方式，第J失败比特参考开关TEJ和第J失败比特开关TFJ可以串联联接在第四节点N4和接地端子之间。多个允许比特参考开关TE1至TEJ可以被实施为响应于参考电压VREF而共同地导通或关断的NMOS晶体管。多个允许比特开关TF1至TFJ的栅极可以被实施为响应于从控制逻辑140输出的允许比特VRY_BIT<J：1>而导通或关断的NMOS晶体管。随着允许数量的增加，导通的允许比特开关TF1至TFJ的数量可以增加。如果导通的允许比特开关TF1至TFJ的数量增加，则流过第四节点N4的电流也可以增加。
如上所述，第四节点N4的电流根据允许比特VRY_BIT<J：1>保持恒定，而第三节点N3的电流根据每个编程循环的失败比特而变化。因此，如果检查使能开关T1和使能开关T2二者导通，则根据第三节点N3的电流生成失败比特电流IPB和通过电压VP并且根据第四节点N4的电流生成参考电流IREF以及失败电压VN。
比较器164可以响应于使能反相信号EN_N来比较通过电压VP与失败电压VN，并根据比较结果输出通过信号PASS或失败信号FAIL。例如，通过电压VP可以施加到比较器164的正端子(+)，并且失败电压VN可以施加到比较器164的负端子(-)。因此，如果通过电压VP等于或高于失败电压VN，则比较器164输出通过信号PASS；并且如果失败电压VN高于通过电压VP，则比较器164输出失败信号FAIL。控制逻辑140可以接收通过信号PASS或失败信号FAIL，并且可以控制***电路以执行后续操作。
图10是例示多个页缓冲器组BGRP1至BGRPK的操作的图。
参照图10，简要例示了图6的页缓冲器PB11至PBK8。在图10，页缓冲器PB11至PB18包括在第一页缓冲器组BGRP1中。第一页缓冲器组BGRP1包括图8A所示的页缓冲器。此外，页缓冲器PB21至PB28包括在第二页缓冲器组BGRP2中。以这种方式，页缓冲器PBK1至PBK8包括在第K页缓冲器组BGRPK中。第K页缓冲器组BGRPK包括图8B所示的页缓冲器。
一个页缓冲器组中所包括的页缓冲器的页总线节点彼此联接。在图8A中，第一页缓冲器组BGRP1中包括的页缓冲器PB11至PB18联接至第一页总线节点PBUS1，并且通过第一感测线SL1联接至电流感测电路160的失败比特计数器163。在图8B中，第K页缓冲器组BGRPK中包括的页缓冲器PBK1至PBK8联接至第K页总线节点PBUSK，并且通过第K感测线SLK联接至电流感测电路160的失败比特计数器163。
页缓冲器PB11至PBK8不仅可以被分组为多个页缓冲器组，而且还可以被分组为多个检查组CGRP1至CGRP8。属于一个检查组的多个页缓冲器的感测电压可以基于一个通过-失败检查信号而被传送到感测线。
如图10所示，第一检查组CGRP1包括页缓冲器PB11、PB21、……、PBK1。第二检查组CGRP2包括页缓冲器PB12、PB22、……、PBK2。第三检查组CGRP3包括页缓冲器PB13、PB23、……、PBK3。以这种方式，第八检查组CGRP8包括页缓冲器PB18、PB28、……、PBK8。
参照图8A和图8B，可以看出，在属于每个页缓冲器组的页缓冲器当中，属于第一检查组CGRP1的页缓冲器PB11、PB21、……、PBK1可以响应于第一通过-失败检查信号PFCHK1向电流感测电路160传输感测锁存器LATS的通过/失败结果。当第一通过-失败检查信号PFCHK1被使能时，电源电压VCC端子依据分别在图8A和图8B中示出的页缓冲器PB11和PBK1的第一感测节点QS11和QSK1的电压状态而联接至第一页总线节点PBUS1和第k页总线节点PBUSK。
可以看出，在属于每个页缓冲器组的页缓冲器当中，属于第二检查组CGRP2的页缓冲器PB12、PB22、……、PBK2可以响应于第二通过-失败检查信号PFCHK2向电流感测电路160传输感测锁存器LATS的通过/失败结果。当第二通过-失败检查信号PFCHK2被使能时，电源电压VCC端子依据分别在图8A和图8B示出的页缓冲器PB12和PBK2的第一感测节点QS12和QSK2的电压状态而联接至第一页总线节点PBUS1和第k页总线节点PBUSK。
以这种方式，可以看出，在属于每个页缓冲器组的页缓冲器当中，属于第八检查组CGRP8的页缓冲器PB18、PB28、……、PBK8可以响应于第八通过-失败检查信号PFCHK8向电流感测电路160传输感测锁存器LATS的通过/失败结果。当第八通过-失败检查信号PFCHK8被使能时，电源电压VCC端子依据分别在图8A和图8B示出的页缓冲器PB18和PBK8的第一感测节点QS18和QSK8的电压状态而联接至第一页总线节点PBUS1和第k页总线节点PBUSK。
尽管在图8A和图8B中仅例示了第一页缓冲器组BGRP1和第K页缓冲器组BGRPK，但是要理解，对于第二页缓冲器组至第K-1页缓冲器组执行相同的操作。
因此，页缓冲器PB11至PBK8可以被分组为K个页缓冲器组BGRP1至BGRPK。一个页缓冲区组中包括的八个页缓冲器在共享页总线节点的同时彼此联接。也就是说，一个页缓冲器组中包括的页缓冲器被共同联接至一条共享感测线。
此外，页缓冲器PB11至PBK8可以被分组为八个检查组CGRP1至CGRPK。属于一个检查组的K个页缓冲器可以根据一个通过-失败检查信号通过各条感测线SL1至SLK向电流感测电路160传输感测锁存器的通过/失败结果。
图11是用于说明常规电流感测操作的定时图。
如上所述，八个页缓冲器通过一条感测线联接至电流感测电路160。在这种结构下，为了向电流感测电路160传输在编程验证操作期间由每个页缓冲器感测到的通过/失败结果，已经顺序地激活通过-失败检查信号。
参照图11，在时间t1，第一通过-失败检查信号PFCHK1被激活为高电平。因此，在属于每个页缓冲器组的页缓冲器当中，属于第一检查组CGRP1的页缓冲器PB11、PB21、……、PBK1的感测锁存器LATS中所存储的通过/失败结果通过第一感测线SL1至第K感测线SLK传输至电流感测电路160。通过参照图9描述的操作，电流感测电路160可以输出通过信号PASS或失败信号FAIL，以通知属于第一检查组CGRP1的页缓冲器PB11、PB21、……、PBK1的失败比特数量是否超过设置的允许比特VRY_BIT<#>。当针对第一检查组CGRP1的电流感测操作完成时，第一通过-失败检查信号PFCHK1被去激活为低电平。
随后，在时间t2，第二通过-失败检查信号PFCHK2被激活为高电平。因此，在属于每个页缓冲器组的页缓冲器当中，属于第二检查组CGRP2的页缓冲器PB12、PB22、……、PBK2的感测锁存器LATS中所存储的通过/失败结果通过第一感测线SL1至第K感测线SLK传输至电流感测电路160。通过参照图9描述的操作，电流感测电路160可以输出通过信号PASS或失败信号FAIL，以通知属于第二检查组CGRP2的页缓冲器PB12、PB22、……、PBK2的失败比特数量是否超过设置的允许比特VRY_BIT<#>。当针对第二检查组CGRP2的电流感测操作完成时，第二通过-失败检查信号PFCHK2被去激活为低电平。
以这种方式，可以分别执行针对第三检查组CGRP3至第八检查组CGRP8中的每一个的电流感测操作。控制逻辑140可以基于第一检查组CGRP1至第八检查组CGRP8中的每一个的通过/失败结果来确定验证通过还是失败。例如，根据实施方式，如果第一检查组CGRP1至第八检查组CGRP8中的任何一个的电流感测结果失败，则控制逻辑140可以确定编程验证操作失败。在这种情况下，将执行向被选存储器单元的字线施加编程脉冲的后续编程循环。
如图11中所示，在常规电流感测操作中，各个检查组的电流感测操作被单独执行。因此，在一个验证循环中应执行总共八次电流感测操作。这增加了验证循环所需的时间，这会降低整体编程速度。
然而，使用根据本公开的实施方式的半导体存储器装置及其操作方法，针对多个检查组中的至少两个同时执行电流感测操作。因此，减少了在一个验证循环中所执行的电流感测操作的次数，因此能够提高整体编程速度。
图12是用于说明根据本公开的实施方式的电流感测操作的定时图。附加参照图8A和图8B描述此操作。
参照图12，在时间t1，第一通过-失败检查信号PFCHK1和第二通过-失败检查信号PFCHK2被激活为高电平。因此，在属于每个页缓冲器组的页缓冲器当中，属于第一检查组CGRP1的页缓冲器PB11、PB21、……、PBK1和属于第二检查组CGRP2的页缓冲器PB12、PB22、……、PBK2的感测锁存器LATS中所存储的通过/失败结果被组合并通过第一感测线SL1至第K感测线SLK传输至电流感测电路160。
参照图8A，随着第一通过-失败检查信号PFCHK1被激活为高电平，NMOS晶体管TB11导通。随着第二通过-失败检查信号PFCHK2被激活为高电平，NMOS晶体管TB12导通。
两个页缓冲器PB11和PB12的第一感测节点QS11和QS12的状态彼此独立，并且可以是高状态或低状态。下表1示出了根据第一感测节点QS11和QS12中的每一个的状态的NMOS晶体管TA11和TA12的操作以及第一页总线节点PBUS1的状态。
[表1]
QS11的状态 QS12的状态 TA11 TA12 PBUS1的状态
高(失败) 高(失败) 导通 导通 VCC
低(通过) 高(失败) 关断 导通 VCC
高(失败) 低(通过) 导通 关断 VCC
低(通过) 低(通过) 关断 关断 低
如上表1所示，当第一感测节点QS11和QS12二者都处于低状态时，第一页总线节点PBUS1处于低状态。此外，如果第一感测节点QS11和QS12中的任何一个处于高状态，则第一页总线节点PBUS1联接至电源电压VCC端子。参照图9，第一页总线节点PBUS1的电压状态通过第一感测线SL1传输到电流感测电路160的失败比特计数器163。电流感测电路160可以在页缓冲器PB11和PB12的感测锁存器LATS中存储的通过/失败结果中的任何一个指示失败比特时，通过第一感测线SL1感测失败比特。
因此，除了当页缓冲器PB11和PB12的感测锁存器LATS中存储的所有通过/失败结果都指示失败时之外，电流感测电路160可以通过第一感测线SL1执行准确的失败比特检测。
类似地，第K页总线节点PBUSK的电压状态通过第K感测线SLK传输到电流感测电路160的失败比特计数器163。电流感测电路160可以在页缓冲器PBK1和PBK2的感测锁存器LATS中存储的通过/失败结果中的任何一个指示失败比特时，通过第K感测线SLK感测失败比特。
因此，除了当页缓冲器PBK1和PBK2的感测锁存器LATS中存储的所有通过/失败结果都失败时之外，电流感测电路160可以通过第K感测线SLK执行准确的失败比特检测。
在时间t2，第三通过-失败检查信号PFCHK3和第四通过-失败检查信号PFCHK4被激活为高电平。因此，在属于每个页缓冲器组的页缓冲器当中，属于第三检查组CGRP3的页缓冲器PB13、PB23、……、PBK3和属于第四检查组CGRP4的页缓冲器PB14、PB24、……、PBK4的感测锁存器LATS中存储的通过/失败结果被组合并通过第一感测线SL1至第K感测线SLK传输至电流感测电路160。
如上所述，除了当页缓冲器PB13和PB14的感测锁存器LATS中存储的所有通过/失败结果都指示失败时之外，电流感测电路160可以通过第一感测线SL1执行准确的失败比特检测。类似地，除了当页缓冲器PBK3和PBK4的感测锁存器LATS中存储的所有通过/失败结果都指示失败时之外，电流感测电路160可以通过第K感测线SLK执行准确的失败比特检测。
以这种方式，在时间t3，第五通过-失败检查信号PFCHK5和第六通过-失败检查信号PFCHK6被激活为高电平。因此，属于第五检查组CGRP5的页缓冲器PB15、PB25、……、PBK5和属于第六检查组CGRP6的页缓冲器PB16、PB26、……、PBK6的感测锁存器LATS中存储的通过/失败结果被组合并通过第一感测线SL1至第K感测线SLK传输至电流感测电路160。
最后，在时间t4，第七通过-失败检查信号PFCHK7和第八通过-失败检查信号PFCHK8被激活为高电平。因此，属于第七检查组CGRP7的页缓冲器PB17、PB27、……、PBK7和属于第八检查组CGRP8的页缓冲器PB18、PB28、……、PBK8的感测锁存器LATS中存储的通过/失败结果被组合并通过第一感测线SL1至第K感测线SLK传输至电流感测电路160。
在存储器单元的编程操作开始时，许多单元具有低于验证电压的阈值电压。因此，在编程操作的开始，通过每条感测线被检查的两个页缓冲器的感测锁存器LATS中存储的所有通过/失败结果将失败。在这种情况下，尽管实际上存在两个失败比特，但是在电流感测电路160上将检测到一个失败比特。然而，在编程操作的结尾，将很少存在通过每条感测线被检查的两个页缓冲器的感测锁存器LATS中存储的所有通过/失败结果都失败的情况。因此，在编程操作的结尾，即使属于两个检查组的页缓冲器的通过/失败结果被组合，也可以进行相对准确的失败比特计数。
参照图12和图9，属于两个检查组的页缓冲器的感测锁存器LATS中存储的通过/失败结果被组合，然后被传输至电流感测电路160。因此，可以设置数量不同于在针对属于单个检查组的页缓冲器的感测锁存器LATS的电流感测操作中所使用的允许比特VRY_BIT<#>的数量的允许比特。
例如，如图11所示，如果当在常规电流感测操作中单独执行每个检查组的电流感测操作时在电流感测电路160中设置的允许比特VRY_BIT<#>的数量为A1，则在与图12的实施方式相对应的电流感测操作中在电流感测电路160中设置的允许比特VRY_BIT<#>的数量可以被确定为大于A1且小于A2的数量。例如，A2的值可以是A1的值的两倍。
当图12中所示的电流感测操作与图11所示的电流感测操作进行比较时，图12所示的电流感测操作能够将验证循环中的电流感测操作所需的时间减少一半。因此，根据本公开的实施方式的半导体存储器装置及其操作方法能够提高编程速度，同时相对保持电流感测操作的准确性。
图13是用于说明根据本公开的另一实施方式的电流感测操作的定时图。图14是用于说明根据本公开又一实施方式的电流感测操作的定时图。
图12例示了同时激活两个通过-失败检查信号，使得同时执行针对一个页缓冲器组中的两个页缓冲器的感测锁存器的电流感测操作的实施方式。然而，本公开不限于此，并且可以同时激活四个通过-失败检查信号以执行电流感测操作，如图13所示。在这种情况下，与图11的电流感测操作相比，验证循环中的电流感测操作所需的时间能够减少到大约1/4。
参照图13和图9，属于四个检查组的页缓冲器的感测锁存器LATS中存储的通过/失败结果被组合，然后被传输至电流感测电路160。因此，可以设置数量不同于在针对属于单个检查组的页缓冲器的感测锁存器LATS的电流感测操作中所使用的允许比特VRY_BIT<#>的数量的允许比特。
例如，如图11所示，如果当在常规电流感测操作中单独执行每个检查组的电流感测操作时在电流感测电路160中设置的允许比特VRY_BIT<#>的数量为A1，则在与图13的实施方式相对应的电流感测操作中在电流感测电路160中设置的允许比特VRY_BIT<#>的数量可以被确定为大于A1且小于A3的数量。例如，A3的值可以是A1的值的四倍。
此外，如图14所示，可以同时激活八个通过-失败检查信号以执行电流感测操作。在这种情况下，与图11的电流感测操作相比，验证循环中的电流感测操作所需的时间能够减少到大约1/8。
参照图14和图9，属于八个检查组的页缓冲器的感测锁存器LATS中存储的通过/失败结果被组合，然后被传输至电流感测电路160。因此，可以设置数量不同于在针对属于单个检查组的页缓冲器的感测锁存器LATS的电流感测操作中所使用的允许比特VRY_BIT<#>的数量的允许比特。
例如，如图11所示，如果当在常规电流感测操作中单独执行每个检查组的电流感测操作时在电流感测电路160中设置的允许比特VRY_BIT<#>的数量为A1，则在与图14的实施方式相对应的电流感测操作中在电流感测电路160中设置的允许比特VRY_BIT<#>的数量可以被确定为大于A1且小于A4的数量。例如，A4的值可以是A1的值的八倍。
图15是例示根据本公开的实施方式的操作半导体存储器装置的方法的流程图。
参照图15，根据本公开的实施方式的操作半导体存储器装置的方法包括向联接至被选存储器单元的字线施加编程脉冲的步骤S110，执行被选存储器单元的阈值电压的编程验证操作(阈值电压验证操作)的步骤S130，确定验证是否通过的步骤S150，以及在验证失败时调整编程脉冲值的步骤S170。图15的经过步骤S110、S130、S150和S170的一轮可以表示一个编程循环。
在步骤S110，编程脉冲被施加到联接至被选存储器单元的字线。因此，在被选择存储器单元当中，阈值电压低于验证电压的存储器单元将增加。在步骤S110，禁止对阈值电压高于验证电压的存储器单元进行编程，并且不改变阈值电压。
在步骤S130，执行被选存储器单元的阈值电压验证操作。为此，在向字线施加验证电压的状态下，可以验证每个存储器单元的阈值电压。下面参照图16描述步骤S130的详细示例。
在步骤S150，根据从电流感测电路160接收到的通过/失败结果，确定验证是否通过。如果失败比特的数量(失败比特数量)超过允许数量，则确定验证失败。另一方面，如果失败比特数量未超过允许数量，则确定验证通过。
当在步骤S150确定出验证通过时，可以终止整个编程操作。当在步骤S150确定出验证失败时，处理前进到步骤S170以调整编程脉冲值，然后再次前进到步骤S110以开始另一编程循环。
通过执行根据本公开的实施方式的半导体存储器装置的操作方法，在多个页缓冲器共享一个页总线节点的结构中，当执行步骤S130时能够同时执行针对共享页总线节点的至少两个页缓冲器的感测锁存器的电流感测操作。因此，提高了半导体存储器装置的编程速度。
图16是例示根据本公开的实施方式的图15的编程验证操作的流程图。
参照图16，图15的步骤S130包括：向联接至被选存储器单元的字线施加验证电压的步骤S210；将通过比较被选存储器单元的阈值电压和验证电压而获得的结果存储在与每个被选存储器单元联接的页缓冲器的感测锁存器中的步骤S220，以及同时执行对于经由一条感测线联接的至少两个感测锁存器的电流感测操作的步骤S230。步骤S130还可以包括：在步骤S230之后基于电流感测操作的结果来确定失败比特数量是否超过允许数量的步骤S240；以及分别基于所确定的结果确定失败还是通过的步骤S250和S260。当在步骤S240确定出失败比特数量超过允许数量(S240为是)时，在步骤S250可以确定对被选存储器单元的验证为失败。当在步骤S240确定出失败比特数量未超过允许数量(S240为否)时，在步骤S260可以确定对被选存储器单元的验证为通过。
在步骤S210，向字线施加验证电压。此后，在步骤S220中，感测每个存储器单元的阈值电压是否大于验证电压，并且每个感测结果被存储在与对应存储器单元相对应的页缓冲器的感测锁存器LATS中。
随后，执行步骤S230，并且根据实施方式可以以各种方式确定步骤S230的执行次数。例如，如图12所示，在同时激活两个通过-失败检查信号使得同时执行针对一个页缓冲器组中的两个页缓冲器的感测锁存器的电流感测操作的实施方式中，步骤S230可以重复四次。作为另一示例，如图13所示，在同时激活四个通过-失败检查信号使得同时执行针对一个页缓冲器组中的四个页缓冲器的感测锁存器的电流感测操作的实施方式中，步骤S230可以重复两次。作为最后的示例，如图14所示，在同时激活八个通过-失败检查信号使得同时执行针对一个页缓冲器组中的八个页缓冲器的感测锁存器的电流感测操作的实施方式中，步骤S230可以重复一次。
根据步骤S230的执行结果，在步骤S240确定失败比特数量是否大于允许数量。可以由电流感测电路160的比较器164执行步骤S240。根据步骤S240的比较结果，当确定出失败比特数量超过允许数量时，在步骤S250可以将针对被选存储器单元的验证确定为失败。在这种情况下，处理可以前进到图15的步骤S170以调整编程脉冲值。根据步骤S240的比较结果，当确定出失败比特数量未超过允许数量时，整个编程操作将终止。
图17是例示根据本公开的实施方式的包括图1的半导体存储器装置的存储器***1000的框图。
参照图17，存储器***1000可以包括半导体存储器装置100和控制器1100。半导体存储器装置100可以是参照图1描述的半导体存储器装置。
控制器1100联接至主机(主机)和半导体存储器装置100。控制器1100被配置为响应于来自主机的请求来访问半导体存储器装置100。例如，控制器1100被配置为控制半导体存储器装置100的读取操作、写入操作、擦除操作和后台操作。控制器1100被配置为提供半导体存储器装置100与主机之间的接口。控制器1100被配置为驱动用于控制半导体存储器装置100的固件。
控制器1100包括RAM(随机存取存储器)1110、处理器1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110用作处理器1120的操作存储器、半导体存储器装置100与主机之间的缓存存储器、和/或半导体存储器装置100与主机之间的缓冲存储器。处理器1120可以控制控制器1100的整体操作。此外，控制器1100可以在写入操作期间临时存储从主机提供的编程数据。
主机接口1130包括用于在主机和控制器1100之间执行数据交换的协议。在实施方式中，控制器1100可以被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、***组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、专用协议等的各种接口协议中的至少一种与主机通信。
存储器接口1140可以与半导体存储器装置100接口联接。例如，存储器接口可以包括NAND接口或NOR接口。
纠错块1150可以使用纠错码(ECC)来检测和校正从半导体存储器装置100接收的数据中的错误。处理器1120可以根据来自纠错块1150的错误检测结果来调整读取电压，并控制半导体存储器装置100以执行重新读取。在实施方式中，纠错块可以设置为控制器1100的组件。
控制器1100和半导体存储器装置100可以集成到单个半导体装置中。在实施方式中，控制器1100和半导体存储器装置100可以集成到单个半导体装置中以形成存储卡，诸如个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微MMC)、SD卡(SD、迷你SD、微SD或SDHC)或通用闪存(UFS)等。
控制器1100和半导体存储器装置100可以集成到单个半导体装置中以形成固态驱动器(SSD)。SSD可以包括被配置为将数据存储在半导体存储器中的储存装置。当存储器***1000用作SSD时，联接至存储器***2000的主机的操作速度可以显著提高。
作为另一示例，存储器***1000可以设置为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置之一、用于形成计算机网络的各种电子装置之一、用于形成远程信息处理网络的各种电子装置之一、RFID装置、用于形成计算***的各种元件之一等的电子装置的各种元件之一。
在实施方式中，半导体存储器装置100或存储器***1000可以以各种类型的封装中的任何一种来安装。例如，半导体存储器装置100或存储器***1000可以以诸如层叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包中晶片、晶圆形式晶片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平包(TQFP)、小轮廓(SOIC)、收缩型小轮廓封装(SSOP)、薄型小轮廓(TSOP)、薄型四方扁平包(TQFP)、***级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)等的类型来封装。
图18是例示图17的存储器***的应用示例的框图。
参照图18，存储器***2000可以包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可以包括多个半导体存储器芯片。半导体存储器芯片被分成多个组。
在图18中，例示了了k个组分别通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储器芯片可以以与参照图1描述的半导体存储器装置100相同的方式来配置和操作。
每个组可以通过一个公共通道与控制器2200通信。控制器2200具有与参照图17描述的控制器1100相同的配置，并且被配置为通过多个通道CH1至CHk控制半导体存储器装置2100的多个存储器芯片。
图19是例示包括参照图18描述的存储器***的计算***的框图。
计算***3000可以包括中央处理单元(CPU)3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、***总线3500和存储器***2000。
存储器***2000通过***总线3500电联接至CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的或由CPU 3100处理的数据可以存储在存储器***2000中。
在图19中，半导体存储器装置2100被例示出为通过控制器2200联接至***总线3500。此外，半导体存储器装置2100可以直接联接至***总线3500。控制器2200的功能可以由CPU 3100和RAM 3200执行。
在图19中，例示了设置有图18的存储器***2000。然而，可以使用图17的存储器***1000代替存储器***2000。在实施方式中，计算***3000可以被配置为包括图17的存储器***1000和图18的存储器***2000二者。
所公开的实施方式和附图旨在帮助本领域普通技术人员更清楚地理解本发明，而不是限制本发明的界限。因此，本公开所属领域的普通技术人员将能够容易地理解，基于本公开的技术范围可以有各种变型。
本公开的各种实施方式可以提供一种具有提高的操作速度的操作半导体存储器装置的方法。
本公开的各种实施方式可以提供具有提高的操作速度的半导体存储器装置。
虽然已经公开了本公开的实施方式，但是本公开不限于任何特定实施方式也不限于任何具体细节。而是，本公开涵盖所公开的任何实施方式的所有变型和修改，只要它们落入包括其等同物的权利要求的范围之内。
相关申请的交叉引用
本申请要求于2019年6月3日提交的韩国专利申请No.10-2019-0065604的优先权，其全部内容通过引用合并于此。

Claims (17)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括多个存储器单元；
读写电路，所述读写电路包括分别通过多条位线联接至所述多个存储器单元的多个页缓冲器；
电流感测电路，所述电流感测电路通过多条感测线联接至所述读写电路；以及
控制逻辑，所述控制逻辑被配置为控制所述电流感测电路和所述读写电路的操作，
其中，所述多个页缓冲器当中的至少两个页缓冲器联接至所述多条感测线中的一条感测线，
其中，所述控制逻辑控制所述读写电路以同时执行针对所述至少两个页缓冲器的电流感测操作，
其中，所述多个页缓冲器分别包括存储对应的存储器单元的验证结果的感测锁存器，并且
其中，所述读写电路还包括：
多个第一晶体管，所述多个第一晶体管包括联接至所述多个页缓冲器的所述感测锁存器的感测节点的栅极；以及
多个第二晶体管，所述多个第二晶体管联接在所述多个第一晶体管与联接至所述感测线的对应的页总线节点之间，其中，第一通过-失败检查信号至第八通过-失败检查信号中的一个被施加至所述多个第二晶体管的栅极。
2.根据权利要求1所述的半导体存储器装置，
其中，所述多个页缓冲器的数量为8K，并且所述多个页缓冲器被分组为第一页缓冲器组至第K页缓冲器组，
其中，所述第一页缓冲器组至所述第K页缓冲器组中的每一个包括八个页缓冲器，
其中，所述多条感测线包括第一感测线至第K感测线，并且
其中，所述第一感测线至所述第K感测线分别联接至所述第一页缓冲器组至所述第K页缓冲器组，其中，K为大于0的整数。
3.根据权利要求1所述的半导体存储器装置，其中，所述多个页缓冲器被分组为第一检查组至第八检查组，并且一个检查组中的页缓冲器联接至不同的感测线。
4.根据权利要求1所述的半导体存储器装置，其中，不同的通过-失败检查信号被施加到一个页缓冲器组的多个第二晶体管的栅极。
5.根据权利要求4所述的半导体存储器装置，其中，所述控制逻辑控制所述读写电路，以通过同时激活所述第一通过-失败检查信号至所述第八通过-失败检查信号中的至少两个信号，来同时执行针对联接至所述一条感测线的至少两个页缓冲器的所述电流感测操作。
6.根据权利要求5所述的半导体存储器装置，其中，所述控制逻辑控制所述电流感测电路和所述读写电路，以通过同时激活第一通过-失败检查信号和第二通过-失败检查信号、同时激活第三通过-失败检查信号和第四通过失败检查信号、同时激活第五通过-失败检查信号和第六通过-失败检查信号、以及同时激活第七通过-失败检查信号和第八通过-失败检查信号，来执行所述电流感测操作。
7.根据权利要求5所述的半导体存储器装置，其中，所述控制逻辑控制所述电流感测电路和所述读写电路，以通过同时激活第一通过-失败检查信号至第四通过-失败检查信号以及同时激活第五通过-失败检查信号至第八通过-失败检查信号，来执行所述电流感测操作。
8.根据权利要求5所述的半导体存储器装置，其中，所述控制逻辑控制所述电流感测电路和所述读写电路，以通过同时激活所述第一通过-失败检查信号至所述第八通过-失败检查信号，来执行所述电流感测操作。
9.根据权利要求1所述的半导体存储器装置，其中，所述存储器单元阵列具有单元下***结构，并且联接至所述读写电路。
10.一种用于操作半导体存储器装置的方法，该半导体存储器装置包括存储器单元和联接至所述存储器单元的页缓冲器，其中，多个所述页缓冲器当中的至少两个页缓冲器联接至多条感测线中的一条感测线，该方法包括以下步骤：
向联接至多个所述存储器单元中的被选存储器单元的字线施加编程脉冲；
执行针对所述被选存储器单元的阈值电压验证操作；以及
确定所述阈值电压验证操作是否通过，
其中，针对所述被选存储器单元的所述阈值电压验证操作的执行步骤包括：同时执行针对所述至少两个页缓冲器的电流感测操作，
其中，针对所述被选存储器单元的所述阈值电压验证操作的执行步骤包括以下步骤：
向联接至所述被选存储器单元的字线施加验证电压；
将通过比较所述被选存储器单元的阈值电压与所述验证电压而获得的结果存储在多个所述页缓冲器中的对应的页缓冲器的感测锁存器中的每一个中；以及
对多个所述感测锁存器当中的联接至一条感测线的至少两个感测锁存器同时执行电流感测操作，
其中，所述至少两个页缓冲器包括分别包括第一感测锁存器和第二感测锁存器的第一页缓冲器和第二页缓冲器，
其中，所述第一感测锁存器的感测节点联接至第一晶体管的栅极，
其中，第二晶体管包括接收第一通过-失败检查信号的栅极并且联接在所述第一晶体管和所述感测线之间，
其中，所述第二感测锁存器的感测节点联接至第三晶体管的栅极，
其中，第四晶体管包括接收第二通过-失败检查信号的栅极并且联接在所述第三晶体管和所述感测线之间，并且
其中，对所述至少两个感测锁存器同时执行所述电流感测操作的步骤包括：
同时激活所述第一通过-失败检查信号和所述第二通过-失败检查信号。
11.根据权利要求10所述的方法，其中，针对所述被选存储器单元的所述阈值电压验证操作的执行步骤还包括以下步骤：
基于所述电流感测操作，确定所述被选存储器单元的失败比特的数量是否超过允许数量。
12.根据权利要求11所述的方法，其中，针对所述被选存储器单元的所述阈值电压验证操作的执行步骤还包括以下步骤：
当所述失败比特的数量超过所述允许数量时，确定针对所述被选存储器单元的所述阈值电压验证操作失败。
13.根据权利要求11所述的方法，其中，针对所述被选存储器单元的所述阈值电压验证操作的执行步骤还包括以下步骤：
当所述失败比特的数量不超过所述允许数量时，确定针对所述被选存储器单元的所述阈值电压验证操作通过。
14.根据权利要求10所述的方法，其中，当确定出所述阈值电压验证操作通过时，终止编程操作。
15.根据权利要求10所述的方法，该方法还包括以下步骤：当确定出所述阈值电压验证操作失败时，
调整编程脉冲值；以及
向联接至所述被选存储器单元的字线施加编程脉冲。
16.一种能够以球栅阵列BGA封装类型安装的半导体存储器装置，所述半导体存储器装置能够被配置为与存储器控制器通信，所述半导体存储器装置包括：
存储器块，所述存储器块包括多个存储器单元，所述多个存储器单元在第一方向上联接到多条位线，联接到所述多条位线中的每一条的存储器单元在基本上垂直于所述第一方向的第二方向上垂直地层叠在半导体基板上；
***电路，所述***电路联接到所述存储器块，并且在所述第二方向上与所述存储器块相比位于不同的区域中，
其中，所述***电路能够被配置为控制对所述存储器块的编程操作、读取操作和擦除操作中的至少一个操作，并且包括读写电路，所述读写电路包括多个页缓冲器，
其中，所述多个页缓冲器经由所述多条位线联接到所述存储器块，并且能够被配置为经由所述多条位线在所述至少一个操作期间感测所述多个存储器单元的数据，
其中，所述多个页缓冲器被分组为多个页缓冲器组，并且所述多个页缓冲器组中的每一个分别联接到多条感测线，并且
其中，所述多个页缓冲器组中的每一个的至少两个页缓冲器能够被配置为通过与目标存储器单元连接的位线同时感测所述目标存储器单元的数据并且经由所述多条感测线输出所感测的数据。
17.根据权利要求16所述的半导体存储器装置，
其中，所述***电路还包括读写控制电路，所述读写控制电路被配置为产生多个页缓冲器控制信号，并且
其中，所述多个页缓冲器中的每一个包括多个锁存器，所述多个锁存器被配置为响应于所述多个页缓冲器控制信号而操作。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200139040A (ko) * 2019-06-03 2020-12-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20210120237A (ko) * 2020-03-26 2021-10-07 에스케이하이닉스 주식회사 신호 생성기 및 이를 포함하는 메모리 장치
US11107509B1 (en) * 2020-06-12 2021-08-31 Micron Technology, Inc. Continuous sensing to determine read points
KR20220054995A (ko) 2020-10-26 2022-05-03 주식회사 엘지에너지솔루션 이차전지용 전극판 제조방법 및 이차전지용 전극판
KR20220139694A (ko) * 2021-04-08 2022-10-17 에스케이하이닉스 주식회사 페이지 버퍼, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
CN117116324A (zh) * 2021-06-29 2023-11-24 长江存储科技有限责任公司 三维存储器装置中的页缓冲器电路
CN117037882A (zh) 2021-06-29 2023-11-10 长江存储科技有限责任公司 三维存储器装置中的页缓冲器电路

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101261882A (zh) * 2007-03-02 2008-09-10 株式会社东芝 非易失性半导体存储装置、***及其中的不良列的管理方法
CN102760482A (zh) * 2011-04-21 2012-10-31 爱思开海力士有限公司 半导体存储器件
CN104240749A (zh) * 2013-06-21 2014-12-24 爱思开海力士有限公司 半导体器件及其操作方法
CN106205693A (zh) * 2014-12-19 2016-12-07 爱思开海力士有限公司 半导体存储器件
CN107025926A (zh) * 2015-11-04 2017-08-08 三星电子株式会社 存储装置和操作存储装置的方法
CN108074600A (zh) * 2016-11-11 2018-05-25 爱思开海力士有限公司 半导体存储器装置
CN108877854A (zh) * 2017-05-08 2018-11-23 爱思开海力士有限公司 存储装置及其操作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100685532B1 (ko) * 2005-03-15 2007-02-22 주식회사 하이닉스반도체 독출속도를 향상시키기 위한 버퍼 메모리를 갖는 불휘발성메모리 장치
US8565020B2 (en) * 2010-04-14 2013-10-22 Kabushiki Kaisha Toshiba Semiconductor memory device
US8879329B2 (en) * 2010-11-19 2014-11-04 Micron Technology, Inc. Program verify operation in a memory device
KR20130037059A (ko) * 2011-10-05 2013-04-15 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 동작 방법
KR20140018517A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20150009105A (ko) * 2013-07-15 2015-01-26 에스케이하이닉스 주식회사 반도체 장치, 반도체 메모리 장치 및 그것의 동작 방법
KR20170069010A (ko) 2015-12-10 2017-06-20 에스케이하이닉스 주식회사 페이지 버퍼 및 이를 포함하는 메모리 장치
KR20170091925A (ko) 2016-02-02 2017-08-10 에스케이하이닉스 주식회사 전류 센싱 회로 및 이를 포함하는 메모리 장치
KR102544136B1 (ko) * 2016-03-08 2023-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102406868B1 (ko) * 2017-11-23 2022-06-10 삼성전자주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
KR102442219B1 (ko) * 2018-10-08 2022-09-08 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR102634434B1 (ko) * 2018-12-24 2024-02-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20200139040A (ko) * 2019-06-03 2020-12-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101261882A (zh) * 2007-03-02 2008-09-10 株式会社东芝 非易失性半导体存储装置、***及其中的不良列的管理方法
CN102760482A (zh) * 2011-04-21 2012-10-31 爱思开海力士有限公司 半导体存储器件
CN104240749A (zh) * 2013-06-21 2014-12-24 爱思开海力士有限公司 半导体器件及其操作方法
CN106205693A (zh) * 2014-12-19 2016-12-07 爱思开海力士有限公司 半导体存储器件
CN107025926A (zh) * 2015-11-04 2017-08-08 三星电子株式会社 存储装置和操作存储装置的方法
CN108074600A (zh) * 2016-11-11 2018-05-25 爱思开海力士有限公司 半导体存储器装置
CN108877854A (zh) * 2017-05-08 2018-11-23 爱思开海力士有限公司 存储装置及其操作方法

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