KR20180132357A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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KR20180132357A
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Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 반도체 메모리 장치는 복수의 메모리 블럭들을 포함하는 메모리 셀 어레이와, 상기 복수의 메모리 블럭들에 대한 소거 특성 체크 동작과 소거 동작을 수행하기 위한 주변 회로, 및 상기 소거 특성 체크 동작과 상기 소거 동작을 수행하도록 상기 주변 회로를 제어하며, 상기 복수의 메모리 블럭들 각각에 대한 상기 소거 특성 체크 동작 결과에 따라 상기 복수의 메모리 블럭들 각각이 정상 소거 특성 또는 과소거 특성을 갖는지를 판단하여 상기 소거 동작의 소거 전압을 설정하는 제어 로직을 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 특히 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
본 발명의 실시 예는 반도체 메모리 장치의 소거 동작 시 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 블럭들을 포함하는 메모리 셀 어레이와, 상기 복수의 메모리 블럭들에 대한 소거 특성 체크 동작과 소거 동작을 수행하기 위한 주변 회로, 및 상기 소거 특성 체크 동작과 상기 소거 동작을 수행하도록 상기 주변 회로를 제어하며, 상기 복수의 메모리 블럭들 각각에 대한 상기 소거 특성 체크 동작 결과에 따라 상기 복수의 메모리 블럭들 각각이 정상 소거 특성 또는 과소거 특성을 갖는지를 판단하여 상기 소거 동작의 소거 전압을 설정하는 제어 로직을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 블럭들을 포함하는 메모리 셀 어레이와, 상기 복수의 메모리 블럭들에 대하여 소거 전압 인가 동작, 제1 소거 검증 동작 및 제2 소거 검증 동작을 연속적으로 수행하기 위한 주변 회로, 및 상기 소거 전압 인가 동작, 상기 제1 소거 검증 동작, 및 상기 제2 소거 검증 동작을 수행하도록 상기 주변 회로를 제어하며, 상기 제1 소거 검증 동작 및 상기 제2 소거 검증 동작의 결과에 따라 상기 복수의 메모리 블럭들 각각의 소거 특성에 대응하는 데이터를 생성하는 제어 로직을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 복수의 메모리 블럭들 중 선택된 메모리 블럭에 초기 소거 전압을 인가하는 단계와, 제1 소거 검증 레벨을 이용한 제1 소거 검증 동작을 수행하는 단계와, 상기 제1 소거 검증 동작 결과 패스로 판단될 경우, 상기 제1 소거 검증 레벨보다 낮은 제2 소거 검증 레벨을 이용한 제2 소거 검증 동작을 수행하는 단계와, 상기 제2 소거 검증 동작 결과 패스로 판단될 경우 상기 선택된 메모리 블럭을 과소거 특성을 갖는 메모리 블럭으로 판단하여 이에 대응하는 데이터를 생성하는 단계, 및 상기 제2 소거 검증 동작 결과 페일로 판단될 경우 상기 선택된 메모리 블럭을 정상 소거 특성을 갖는 메모리 블럭으로 판단하여 이에 대응하는 데이터를 생성하는 단계를 포함한다.
본 기술에 따르면, 반도체 메모리 장치의 각 블록의 소거 특성에 따라 소거 전압을 설정함으로써, 소거 동작 시 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1의 메모리 셀 어레이의 실시 예를 보여주는 블럭도이다.
도 3은 도 1의 메모리 블럭을 설명하기 위한 회로도이다.
도 4는 도 1의 제어 로직의 실시 예를 보여주는 블럭도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 소거 특성 체크 방법을 설명하기 위한 순서도이다.
도 6은 본 발명의 제1 소거 검증 레벨과 제2 소거 검증 레벨을 설명하기 위한 문턱 전압 분포도이다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치의 소거 동작 방법을 설명하기 위한 순서도이다.
도 8은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성 회로(150), 및 패스 페일 체크 회로(160)를 포함한다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성 회로(150) 및 패스 페일 체크 회로(160)는 메모리 셀 어레이(110)에 대한 소거 특성 체크 동작 및 소거 동작을 수행하기 위한 주변 회로로 정의될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 복수의 메모리 블럭들(BLK1~BLKz)은 워드라인들(WLs)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블럭들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블럭들(BLK1~BLKz) 각각은 노멀 데이터를 저장하기 위한 복수의 메모리 셀들 및 캠 데이터(CAM_DATA)를 저장하기 위한 복수의 캠셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들 및 복수의 캠셀들은 불휘발성 메모리 셀들이며, 보다 상세하게 복수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다. 동일한 워드라인에 공통적으로 연결된 다수의 메모리 셀들은 하나의 페이지로 정의될 수 있다. 메모리 셀 어레이(110)는 복수의 페이지로 구성된다.
본 발명의 실시 예에서는 복수의 메모리 블럭들(BLK1~BLKz)이 복수의 캠셀들을 포함하는 것으로 설명하였으나, 복수의 캠셀들 대신 복수의 플래그 셀들이 포함되도록 구성할 수 있다.
어드레스 디코더(120)는 워드라인들(WLs)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals)에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 소거 특성 체크 동작 중 소거 전압 인가 동작 시 선택된 메모리 블럭의 워드라인들(WLs)을 플로팅(floating) 상태로 제어할 수 있으며, 소거 특성 체크 동작 중 제1 또는 제2 소거 검증 동작 시 선택된 메모리 블럭의 워드라인들(WLs)에 소거 검증 전압(Vverify)을 인가할 수 있다.
어드레스 디코더(120)는 소거 동작 중 소거 전압 인가 동작 시 선택된 메모리 블럭의 워드라인들(WLs)을 플로팅(floating) 상태로 제어할 수 있으며, 소거 동작 중 소거 검증 동작 시 선택된 메모리 블럭의 워드라인들(WLs)에 소거 검증 전압(Vverify)을 인가할 수 있다.
또한 어드레스 디코더(120)는 캠 데이터 프로그램 동작 시 선택된 메모리 블럭의 워드라인들(WLs)에 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 인가하고, 캠 데이터 리드 동작 시 선택된 메모리 블럭의 워드라인들(WLs)에 리드 전압(Vread) 및 패스 전압(Vpass)을 인가할 수 있다.
반도체 메모리 장치(100)의 소거 특성 체크 동작 또는 소거 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스를 포함하며, 어드레스 디코더(120)는 블록 어드레스에 따라 적어도 하나의 메모리 블럭을 선택할 수 있다.
또한 반도체 메모리 장치(100)의 소거 동작을 포함하는 다양한 동작시 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블럭 및 하나의 워드라인을 선택한다. 열 어드레스(Yi)는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 소거 특성 체크 동작 중 소거 검증 동작 및 소거 동작 중 소거 검증 동작 시 선택된 메모리 블럭의 비트라인 전위 레벨 또는 전류량을 센싱하여 센싱 전압(VPB)을 출력한다.
또한 읽기 및 쓰기 회로(130)는 캠 데이터 프로그램 동작 시 제어 로직(140)으로 부터 수신된 캠 데이터(CAM_DATA)를 임시 저장한 후, 임시 저장된 캠 데이터(CAM_DATA)에 따라 복수의 캠셀들에 대응하는 비트라인들의 전위 레벨을 제어한다. 또한 읽기 및 쓰기 회로(130)는 캠 데이터 리드 동작 시 복수의 캠셀들에 대응하는 비트라인들의 전위 레벨 또는 전류량을 센싱하여 캠 데이터(CAM_DATA)를 리드하고, 리드된 캠 데이터(CAM_DATA)를 제어 로직(140)으로 출력한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 제어 신호들(PB_signals)에 응답하여 동작한다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성 회로(150), 패스 페일 체크 회로(160)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커맨드(CMD)에 응답하여 반도체 메모리 장치(100)의 소거 특성 체크 동작 및 소거 동작을 포함하는 다양한 동작을 제어하도록 구성된다. 제어 로직(140)은 커맨드(CMD)에 응답하여 어드레스 디코더(120)를 제어하기 위한 제어 신호들(AD_signals), 읽기 및 쓰기 회로(130)를 제어하기 위한 제어 신호들(PB_signals), 전압 생성 회로(150)를 제어하기 위한 제어 신호들(VG_signals) 및 패스 페일 체크 회로(160)를 제어하기 위한 제어 신호(Check_signals)를 생성하여 출력한다.
제어 로직(140)은 소거 특성 체크 동작에 대응하는 커맨드(CMD)가 입력될 경우, 복수의 메모리 블럭들(BLK1~BLKz)에 대한 소거 전압 인가 동작 및 제1 및 제2 소거 검증 동작을 수행하여 복수의 메모리 블럭들(BLK1~BLKz)에 대한 소거 특성을 판단하고, 판단 결과를 캠 데이터(CAM_DATA)로 하여 복수의 메모리 블럭들(BLK1~BLKz)에 포함된 캠셀들에 저장하도록 주변 회로들을 제어한다.
제어 로직(140)은 소거 특성 체크 동작 시 노멀 검증 레벨보다 낮은 제1 소거 검증 레벨을 이용한 제1 소거 검증 동작과 노멀 검증 레벨과 같은 제2 소거 검증 레벨을 이용한 제2 소거 검증 동작을 수행하도록 주변 회로들을 제어하고, 제1 소거 검증 동작과 제2 소거 검증 동작의 결과에 따라 복수의 메모리 블럭들(BLK1~BLKz) 각각의 소거 특성을 체크하여 정상 소거 특성을 갖는 메모리 블록과 과소거 특성을 갖는 메모리 블록으로 구분하여 캠 데이터(CAM_DATA)를 생성한다.
제어 로직(140)은 소거 동작에 대응하는 커맨드(CMD)가 입력될 경우, 선택된 메모리 블럭에 저장된 캠 데이터(CAM_DATA)를 이용하여 소거 전압(Vera)을 설정한다. 제어 로직(140)은 설정된 소거 전압을 이용하여 선택된 메모리 블럭의 소거 동작을 수행하도록 주변 회로들을 제어한다.
전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 동작한다.
전압 생성 회로(150)는 소거 특성 체크 동작 시 제어 로직(140)의 제어에 따라 제1 소거 검증 동작 및 제2 소거 검증 동작을 위한 소거 검증 전압(Vverify)을 생성하여 출력하고, 캠 데이터 프로그램 동작 시 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하여 출력하고, 캠 데이터 리드 동작 시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성하여 출력한다.
전압 생성 회로(150)는 소거 동작 시 제어 로직(140)의 제어에 따라 프리 소거 전압(Vepre) 및 소거 전압(Vera)을 순차적으로 생성하여 메모리 셀 어레이(110)의 공통 소스 라인을 통해 복수의 메모리 블럭들(BLK1~BLKz) 중 선택된 메모리 블럭들에 제공한다. 전압 생성 회로(150)는 제어 로직(140)의 제어에 따라 소거 전압(Vera)의 전위 레벨을 조절할 수 있다.
패스 페일 체크 회로(160)는 제어 로직(140)에서 출력되는 제어 신호들(Check_signals)에 응답하여 동작한다.
패스 페일 체크 회로(160)는 소거 특성 체크 동작의 제1 및 제2 소거 검증 동작 및 소거 동작의 소거 검증 동작 시 읽기 및 쓰기 회로(130)에서 출력되는 센싱 전압(VPB)과 기준 전압을 서로 비교하여 선택된 메모리 블럭의 소거 동작 패스 또는 페일 결과를 판단하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력한다. 예를 들어, 패스 페일 체크 회로(160)는 읽기 및 쓰기 회로(130)에서 출력되는 센싱 전압(VPB)의 전위 레벨이 기준 전압 레벨보다 높다고 판단될 경우 패스 신호(PASS)를 출력하고, 센싱 전압(VPB)의 전위 레벨이 기준 전압 레벨보다 낮다고 판단될 경우 페일 신호(FAIL)를 출력한다. 읽기 및 쓰기 회로(130)에서 출력되는 센싱 전압(VPB)은 읽기 및 쓰기 회로(130)에 연결된 복수의 비트라인들(BL1 내지 BLm)에 연결된 복수의 메모리 셀들 중 프로그램 페일된 메모리 셀들의 수 및 프로그램 패스된 메모리 셀들의 수에 따라 가변된다. 예를 들어, 페일된 메모리 셀들의 수가 증가할수록 센싱 전압(VPB)의 전위 레벨은 감소하고, 프로그램 메모리 셀들의 수가 증가할수록 센싱 전압(VPB)의 전위 레벨은 증가한다. 기준 전압은 허용 페일 비트 수에 따라 설정 가능하다. 예를 들어 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고 정정하되, 에러 정정 코드(ECC)에 의해 정정 가능한 페일 비트의 최대 수에 따라 기준 전압을 설정할 수 있다. 즉, 패스 페일 체크 회로(160)는 기 및 쓰기 회로(130)에서 출력되는 센싱 전압(VPB)과 기준 전압을 비교하여 프로그램 페일로 판단된 메모리 셀들의 수가 에러 정정 코드(ECC)에 의해 정정 가능한 페일 비트의 최대 수 보다 작거나 같을 경우 패스 신호(PASS)를 출력하고, 프로그램 페일로 판단된 메모리 셀들의 수가 에러 정정 코드(ECC)에 의해 정정 가능한 페일 비트의 최대 수 보다 클 경우 페일 신호(FAIL)를 출력한다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 각 메모리 블럭은 3차원 구조를 갖는다. 각 메모리 블럭은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블럭의 구조는 도 3을 참조하여 더 상세히 설명된다.
도 3은 도 1의 메모리 블럭들을 설명하기 위한 회로도이다.
도 1에 도시된 복수의 메모리 블럭들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)와 연결되나, 도면의 도시 및 설명을 위해 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)을 대표적으로 도시한다. 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)은 비트라인들(BL1 내지 BLm) 및 공통 소스 라인(CSL)을 공유하는 구조이다.
도 3을 참조하면, 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)는 복수의 비트라인들(BL1~BLm)에 연결된다.
메모리 블럭(BLK1)은 복수의 셀 스트링들(ST1 내지 STm)을 포함한다. 복수의 셀 스트링들(ST1 내지 STm)은 각각 복수의 비트라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 복수의 셀 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 복수의 메모리 셀들(C0~Cn)은 각각 워드라인들(WLs)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 공통 소스 라인(CSL)은 소스 선택 트랜지스터(SST)의 소스 측에 연결된다. 비트라인들(BL1~BLm) 각각은 해당 드레인 선택 트랜지스터(DST)의 드레인 측에 연결된다.
메모리 블럭(BLK2)은 메모리 블럭(BLK1)과 유사한 구조로 구성될 수 있다. 즉, 메모리 블럭(BLK2)는 복수의 들(ST1 내지 STm)을 포함하며, 복수의 들(ST1 내지 STm)은 각각 복수의 비트라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 복수의 셀 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL2)에 연결된다. 복수의 메모리 셀들(C0~Cn)은 각각 워드라인들(WLs)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL2)에 연결된다. 공통 소스 라인(CSL)은 소스 선택 트랜지스터(SST)의 소스 측에 연결된다. 비트라인들(BL1~BLm) 각각은 해당 드레인 선택 트랜지스터(DST)의 드레인 측에 연결된다.
메모리 블럭(BLK1) 및 메모리 블럭(BLK2) 각각은 캠셀들(CAM0 내지 CAMn)을 포함하여 구성될 수 있다. 본 발명의 실시 예에서는 메모리 블럭(BLK1) 및 메모리 블럭(BLK2) 각각에 포함된 셀 스트링(STm)이 캠셀들(CAM0 내지 CAMn)을 포함하여 구성된 것으로 설명한다. 캠셀들(CAM0 내지 CAMn)에는 해당 메모리 블럭의 소거 특성에 대응하는 캠 데이터가 저장될 수 있다.
상술한 바와 같이 메모리 블럭(BLK1)과 메모리 블럭(BLK2)는 서로 유사한 구조로 구성되며, 각각 연결된 드레인 선택 라인들(DSL1, DSL2) 및 소스 선택 라인들(SSL1, SSL2)은 서로 전기적으로 분리된 구조로 설계할 수 있다.
도 4는 도 1의 제어 로직의 실시 예를 보여주는 블럭도이다.
도 4를 참조하면, 제어 로직(140)은 롬(ROM; 141), 제어 신호 생성 회로(142), 소거 전압 설정 회로(143), 메모리 블럭 특성 판단 회로(144), 및 레지스터(145)를 포함하여 구성될 수 있다.
롬(141)에는 반도체 메모리 장치의 다양한 동작 및 소거 특성 체크 동작을 수행하기 위한 알고리즘이 저장될 수 있다. 롬(141)은 외부 예를 들어 반도체 메모리 장치와 연결된 호스트(Host)로 부터 입력되는 커맨드(CMD)에 응답하여 내부 제어 신호(int_CS)를 출력한다.
제어 신호 생성 회로(142)는 롬(141)에서 출력되는 내부 제어 신호(int_CS)에 응답하여 주변 회로들(도 1의 전압 생성 회로(150), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 패스 페일 체크 회로(160))을 제어하기 위한 복수의 제어 신호들(VG_signals, AD_signals, PB_signals, check_signals)을 출력한다. 또한 제어 신호 생성 회로(142)는 소거 전압 설정 회로(143)에서 출력되는 소거 전압 설정 신호(Vsre_set)에 응답하여 전압 생성 회로(150)가 설정된 소거 전압을 생성하도록 제어하기 위한 제어 신호들(VG_signals)을 생성하여 출력할 수 있다.
소거 전압 설정 회로(143)는 캠 데이터 리드 동작에 의해 리드된 캠 데이터(CAM_DATA)에 응답하여 소거 전압 레벨에 대응하는 소거 전압 설정 신호(Vera_set)를 출력한다. 일 예로 소거 전압 설정 회로(143)는 복수의 소거 전압 레벨에 대응하는 소거 전압 테이블을 저장할 수 있으며, 캠 데이터(CAM_DATA)에 응답하여 복수의 소거 전압 레벨 중 하나를 선택하여 이에 대응하는 소거 전압 설정 신호(Vera_set)를 출력할 수 있다.
메모리 블럭 특성 판단 회로(144)는 소거 특성 체크 동작 중 제1 소거 검증 동작 및 제2 소거 검증 동작 시 패스 페일 체크 회로(도 1의 160)에서 출력되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 복수의 메모리 블럭들 각각이 정상 소거 특성을 갖는지 또는 과소거 특성을 갖는지를 판단하여 블럭 데이터(BLOCK_DATA)를 출력한다.
레지스터(145)는 메모리 블럭 특성 판단 회로(144)에서 생성된 블럭 데이터(BLOCK_DATA)를 저장하고, 캠 데이터 프로그램 동작 시 선택된 메모리 블럭에 대응하는 블럭 데이터(BLOCK_DATA)를 캠 데이터(CAM_DATA)로 출력한다.
본 발명의 실시 예에서는 각 메모리 블럭의 소거 특성을 판단한 후 이를 캠 데이터써 각 메모리 블럭의 캠셀들에 저장하는 방식을 설명하였으나, 캠 데이터를 제어 로직(140)의 레지스터(145)에 저장하고 소거 동작 시 레지스터(145)에 저장된 캠 데이터를 이용하여 소거 전압을 설정할 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 6은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 중 제1 소거 검증 동작의 제1 소거 검증 레벨과 제2 소거 검증 동작의 제2 소거 검증 레벨의 설명하기 위한 문턱 전압 분포도이다.
도 1 내지 도 6을 참조하여, 본 발명의 실시 예에 따른 반도체 메모리 장치의 소거 특성 체크 동작을 설명하면 다음과 같다.
소거 동작 특성 체크 동작은 초기 소거 전압 설정 단계(S100) 및 블럭 특성 판단 단계(S200)를 순차적으로 진행하여 수행될 수 있다. 또한 초기 소거 전압 설정 단계(S100)를 수행한 후 테스트 데이터들을 선택된 메모리 블럭에 프로그램하고 블럭 특성 판단 단계(S200)를 수행할 수 있다. 테스트 데이터들은 랜덤 데이터일 수 있다.
초기 소거 전압 설정 단계(S100)는 다음과 같다.
외부에서 소거 특성 체크 동작에 대한 명령어가 입력되면(S110), 제어 로직(140)은 소거 특성 체크 동작 중 소거 전압 인가 동작(S120)을 수행하도록 주변 회로들을 제어한다.
소거 전압 인가 동작(S120)을 상세하게 설명하면 다음과 같다.
전압 생성 회로(150)는 제어 신호들(VG_signals)에 응답하여 프리 소거 전압(Vpre) 및 소거 전압(Vera)을 생성하여 메모리 셀 어레이(110)의 공통 소스 라인(CSL)에 인가한다.
어드레스 디코더(120)는 선택된 메모리 블럭(BLK1)의 워드라인들(WLs)을 플로팅 상태로 제어하고, 드레인 선택 라인(DSL1) 및 소스 선택 라인(SSL1) 각각에 선택 라인 전압(예를 들어 접지 전압)을 인가한다. 이로 인하여 선택된 메모리 블럭(BLK1)의 소스 선택 트랜지스터(SST)의 하부 채널에서는 공통 소스 라인(CSL)을 통해 인가된 프리 소거 전압(Vepre)에 의하여 GIDL 전류가 발생하고, GIDL 전류에 생성된 핫홀들이 복수의 셀 스트링들(ST1 내지 STm)의 채널층으로 공급된다. 이 후, 공통 소스 라인(CSL)을 통해 인가된 소거 전압(Vera)에 의해 채널층의 전위 레벨이 상승하게 된다. 어드레스 디코더(120)는 워드라인들(WLs)의 전위 레벨을 접지 전압 레벨로 디스차지하게 되면, 워드라인들(WLs)과 셀 스트링들(ST1 내지 STm)의 채널 사이의 전압차가 충분히 크게 증가하여 선택된 메모리 블럭(BLK1)에 포함된 메모리 셀들(C0 내지 Cn)의 전하 저장층에 트랩된 전자들이 채널로 방출되어 문턱 전압이 감소하게 되어 소거된다.
본 발명의 실시 예에서는 GIDL 방식을 이용한 소거 동작을 일예로 설명하였으나, 이에 국한되지 않고 반도체 메모리 장치의 메모리 셀들을 소거시키기 위한 소거 동작에 모두 적용 가능하다. 예를 들어 소스 라인에 고전위 레벨의 소거 전압을 인가하여 FN 터널링 방식으로 메모리 셀들에 저장된 데이터를 소거하는 소거 동작에도 적용 가능하다.
이 후, 소거 검증 동작(S130)을 수행한다. 소거 검증 동작 시 전압 생성 회로(150)는 소거 검증 전압(Vverify) 전압을 생성하고, 어드레스 디코더(120)는 소거 검증 전압(Vverify)을 선택된 메모리 블럭(BLK1)의 워드라인들(WLs)에 인가한다. 읽기 및 쓰기 회로(130)는 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 센싱 전압(VPB)을 생성한다.
패스 페일 체크 회로(160)는 센싱 전압(VPB)과 기준 전압을 비교하여 소거 동작의 패스 또는 페일을 판단하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 생성하여 출력한다(S140). 패스 페일 체크 회로(160)는 선택된 메모리 블럭(BLK1)의 모든 메모리 셀들 또는 설정된 개수 이상의 메모리 셀들이 제1 소거 검증 레벨(HEV_1)보다 낮은 문턱 전압으로 소거된 경우 패스로 판단하여 패스 신호(PASS)를 출력하고, 적어도 하나 이상의 메모리 셀들 또는 설정된 개수 이상의 메모리 셀들이 제1 소거 검증 레벨(HEV_1) 보다 높은 문턱 전압을 가질 경우 페일로 판단하여 페일 신호(FAIL)를 출력한다. 제1 소거 검증 레벨(HEV_1)은 소거 동작시 사용되는 노멀 소거 검증 레벨과 같은 레벨일 수 있다.
패스 페일 체크 회로(160)에서 페일 신호(FAIL)가 출력된 경우, 제어 로직(140)은 소거 전압(Vera)을 스텝 전압만큼 상승시켜 설정하고(S150), 설정된 소거 전압(Vera)을 이용하여 S120 단계부터 재수행하도록 주변 회로들을 제어한다.
패스 페일 체크 회로(160)에서 패스 신호(PASS)가 출력된 경우, 제어 로직(140)은 마지막 인가된 소거 전압(Vera)을 초기 소거 전압으로 설정하여 저장한다(S160). 이때 초기 소거 전압에 대한 정보는 레지스터(145)에 저장될 수 있다.
상술한 초기 소거 전압 설정 단계(S100)를 수행한 후, 선택된 메모리 블럭에 대해 테스트 데이터들을 프로그램할 수 있다. 테스트 데이터들은 랜덤 데이터일 수 있다.
이 후, 블럭 특성 판단 단계(S200)를 수행한다. 블럭 특성 판단 단계(S200)는 다음과 같다.
제어 로직(140)은 상술한 S160 단계에서 저장된 초기 소거 전압에 대한 정보를 기초로 하여 소거 전압(Vera)을 설정한 후, 소거 전압 인가 동작(S210)을 수행하도록 주변 회로들을 제어한다.
소거 전압 인가 동작(S210)은 앞서 설명한 초기 소거 전압 설정 단계(S100)의 소거 전압 인가 단계(S120)와 유사하므로 상세한 설명은 생략하도록 한다.
이 후, 제1 소거 검증 동작(S220)을 수행한다. 제1 소거 검증 동작은 메모리 셀들의 문턱 전압이 제1 소거 검증 레벨(HEV_1)보다 낮은지 또는 높은지를 판단한다. 제1 소거 검증 동작 시 전압 생성 회로(150)는 소거 검증 전압(Vverify) 전압을 생성하고, 어드레스 디코더(120)는 소거 검증 전압(Vverify)을 선택된 메모리 블럭(BLK1)의 워드라인들(WLs)에 인가한다. 읽기 및 쓰기 회로(130)는 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 센싱 전압(VPB)을 생성한다.
패스 페일 체크 회로(160)는 센싱 전압(VPB)과 기준 전압을 비교하여 소거 동작의 패스 또는 페일을 판단하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 생성하여 출력한다(S230). 패스 페일 체크 회로(160)는 선택된 메모리 블럭(BLK1)의 모든 메모리 셀들 또는 설정된 개수 이상의 메모리 셀들이 제1 소거 검증 레벨(HEV_1)보다 낮은 문턱 전압으로 소거된 경우 패스로 판단하여 패스 신호(PASS)를 출력하고, 적어도 하나 이상의 메모리 셀들 또는 설정된 개수 이상의 메모리 셀들이 제1 소거 검증 레벨(HEV_1) 보다 높은 문턱 전압을 가질 경우 페일로 판단하여 페일 신호(FAIL)를 출력한다. 제1 소거 검증 레벨(HEV_1)은 소거 동작시 사용되는 노멀 소거 검증 레벨과 같은 레벨일 수 있다.
패스 페일 체크 회로(160)에서 페일 신호(FAIL)가 출력된 경우, 제어 로직(140)은 소거 전압(Vera)을 스텝 전압만큼 상승시켜 재설정하고(S240), 재설정된 소거 전압(Vera)을 이용하여 S210 단계 내지 S230 단계들이 재수행되도록 주변 회로들을 제어한다.
패스 페일 체크 회로(160)에서 패스 신호(PASS)가 출력된 경우, 제어 로직(140)은 제2 소거 검증 동작(S250)을 수행하도록 주변 회로들을 제어한다. 제2 소거 검증 동작은 메모리 셀들의 문턱 전압이 제2 소거 검증 레벨(HEV_2)보다 낮은지 또는 높은지를 판단한다. 제2 소거 검증 레벨(HEV_2)은 제1 소거 검증 레벨(HEV_1) 보다 낮은 것이 바람직하다. 제2 소거 검증 동작 시 전압 생성 회로(150)는 소거 검증 전압(Vverify) 전압을 생성하고, 어드레스 디코더(120)는 소거 검증 전압(Vverify)을 선택된 메모리 블럭(BLK1)의 워드라인들(WLs)에 인가한다. 읽기 및 쓰기 회로(130)는 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 센싱 전압(VPB)을 생성한다.
패스 페일 체크 회로(160)는 센싱 전압(VPB)과 기준 전압을 비교하여 소거 동작의 패스 또는 페일을 판단하고, 판단 결과에 따라 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력한다(S260). 패스 페일 체크 회로(160)는 선택된 메모리 블럭(BLK1)의 모든 메모리 셀들 또는 설정된 개수 이상의 메모리 셀들이 제2 소거 검증 레벨(HEV_2)보다 낮은 문턱 전압으로 소거된 경우 패스로 판단하여 패스 신호(PASS)를 출력하고, 적어도 하나 이상의 메모리 셀들 또는 설정된 개수 이상의 메모리 셀들이 제2 소거 검증 레벨(HEV_2) 보다 높은 문턱 전압을 가질 경우 페일로 판단하여 페일 신호(FAIL)를 출력한다.
상술한 S260 단계 결과 페일로 판단될 경우, 선택된 메모리 블럭(BLK1)은 적어도 하나 이상의 메모리 셀들의 문턱 전압이 제1 소거 검증 레벨(HEV_1)과 제2 소거 검증 레벨(HEV_2) 사이에 분포하는 것으로 판단하여 정상 소거 특성(A)을 갖는 메모리 블럭으로 판단한다(S270).
반면, S260 단계 결과 패스로 판단될 경우, 선택된 메모리 블럭(BLK1)의 모든 메모리 셀들 또는 설정 개수 이상의 메모리 셀들의 문턱 전압이 제2 소거 검증 레벨(HEV_2) 보다 낮은 레벨에 분포하는 것으로 판단하여 과소거 특성(B)을 갖는 메모리 블럭으로 판단한다(S280).
이 후, 제어 로직(140)의 블럭 특성 판단 회로는 선택된 메모리 블럭이 정상 소거 특성을 갖는지 또는 과소거 특성을 갖는지를 판단한 블럭 데이터(BLOCK_DATA)를 생성하여 레지스터(145)에 저장한다. 이 후, 제어 로직(140)은 캠 데이터 프로그렘 동작을 수행하도록 주변 회로들을 제어하여, 선택된 메모리 블럭(BLK1)의 캠셀들(CAM0 내지 CAMn)에 캠 데이터(CAM_DATA)를 저장한다.
상술한 블럭 특성 판단 단계(S200)는 복수의 메모리 블럭(BLK1 내지 BLKz) 각각에 대해서 순차적으로 수행하는 것이 바람직하다.
상술한 도 5에 따른 반도체 메모리 장치의 소거 특성 체크 동작은 소거 동작 전에 수행되는 것이 바람직하다. 또한 소거 특성 체크 동작은 설정된 소거 동작 횟수 후 소거 특성 체크 동작을 재수행하여 각 메모리 블럭의 소거 특성에 따른 캠 데이터를 업데이트할 수 있다.
상술한 바와 같이 본 발명의 실시 예에서는 초기 소거 전압 설정 단계(S100) 및 블럭 특성 판단 단계(S200)를 순차적으로 진행한다. 그러나, 다른 실시 예로 초기 소거 전압 설정 단계(S100)를 스킵하고, 블럭 특성 판단 단계(S200)만을 수행할 수 있다. 이때 블럭 특성 판단 단계(S200)의 소거 전압 인가 동작(S210)은 초기 소거 전압 설정 단계(S100)의 소거 전압 인가 동작(S120)에서 사용되는 소거 전압을 사용하는 것이 바람직하다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치의 소거 동작을 설명하기 위한 순서도이다.
도 1 내지 도 4 및 도 7을 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 소거 동작을 설명하면 다음과 같다.
외부로부터 소거 명령에 대한 커맨드(CMD)가 입력되면(S310), 제어 로직(140)은 캠 데이터 리드 동작을 수행하도록 주변 회로들을 제어하여 선택된 메모리 블럭(예를 들어 BLK1)의 캠셀들(CAM0 내지 CAMn)에 저장된 캠 데이터(CAM_DATA)를 리드한다(S320).
제어 로직(140)은 리드된 캠 데이터(CAM_DATA)에 응답하여 소거 전압(Vera)을 설정한다(S330). 소거 전압 설정 회로(143)는 리드된 캠 데이터(CAM_DATA)에 응답하여 소거 전압 설정 신호(Vera_set)를 생성한다. 예를 들어 리드된 캠 데이터(CAM_DATA)에 따라 선택된 메모리 블럭(BLK1)이 정상 소거 특성을 갖는 메모리 블럭이라고 판단될 경우, 도 5의 초기 소거 전압 설정 단계(S100)에서 설정된 초기 소거 전압을 소거 전압으로 설정하기 위한 소거 전압 설정 신호(Vera_set)를 출력하고, 선택된 메모리 블럭(BLK1)이 과소거 특성을 갖는 메모리 블럭이라고 판단될 경우 소거 전압을 초기 소거 전압보다 낮도록 설정하기 위한 소거 전압 설정 신호(Vera_set)를 출력한다.
제어 로직(140)은 소거 전압 인가 동작을 수행하도록 전압 생성 회로(150) 및 어드레스 디코더(120)를 제어한다(S340). 소거 전압 인가 동작(S340)은 앞서 설명한 도 5의 소거 전압 인가 단계(S120)와 소거 전압 인가 단계(S210)와 유사하므로 상세한 설명은 생략하도록 한다.
이 후, 제어 로직(140)은 소거 검증 동작을 수행하도록 주변 회로들을 제어한다(S350). 소거 검증 동작 시 전압 생성 회로(150)는 소거 검증 전압(Vverify) 전압을 생성하여 출력하고, 어드레스 디코더(120)는 소거 검증 전압(Vverify)을 선택된 메모리 블럭(BLK1)의 워드라인들(WLs)에 인가한다. 읽기 및 쓰기 회로(130)는 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 센싱 전압(VPB)을 생성한다.
패스 페일 체크 회로(160)는 센싱 전압(VPB)과 기준 전압을 비교하여 소거 동작의 패스 또는 페일을 판단하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 생성하여 출력한다(S360). 패스 페일 체크 회로(160)는 선택된 메모리 블럭(BLK1)의 모든 메모리 셀들 또는 설정된 개수 이상의 메모리 셀들이 노멀 소거 검증 레벨(예를 들어 HEV_1)보다 낮은 문턱 전압으로 소거된 경우 패스로 판단하여 패스 신호(PASS)를 출력하여 소거 동작을 종료하고, 적어도 하나 이상의 메모리 셀들 또는 설정된 개수 이상의 메모리 셀들이 노멀 소거 검증 레벨(예를 들어 HEV_1) 보다 높은 문턱 전압을 갖을 경우 페일로 판단하여 페일 신호(FAIL)를 출력한다.
패스 페일 체크 회로(160)에서 페일 신호(FAIL)가 출력된 경우, 제어 로직(140)은 소거 전압(Vera)을 스텝 전압만큼 상승시켜 설정하고(S370), 설정된 소거 전압(Vera)을 이용하여 S340 단계부터 재수행하도록 주변 회로들을 제어한다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 각 메모리 블럭의 소거 특성을 체크하여 특성 정보를 각 메모리 블럭의 캠셀에 캠 데이터로 저장하고, 소거 동작시 캠 데이터를 리드하여 소거 전압을 설정함으로써 반도체 메모리 장치의 소거 동작의 신뢰성을 개선할 수 있다.
또한 본원 발명의 실시 예에서는 복수의 메모리 블럭들 각각에 대해서 소거 특성을 체크하여 각 메모리 블럭의 소거 동작시 소거 전압을 재설정하였으나, 반도체 메모리 장치(100)에 포함된 복수의 메모리 블럭들에 대한 소거 특성을 체크하여 이를 평균적으로 산술하고, 평균적인 소거 특성을 이용하여 소거 전압을 설정하여 복수의 메모리 블럭들의 소거 동작시 공통적으로 사용할 수 있다.
도 8을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 9에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다. 즉, 복수의 반도체 메모리 칩들 각각의 소거 특성을 체크하여 각 반도체 메모리 칩들마다 소거 전압을 설정할 수 있다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 10 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 10을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 10에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 10에서, 도 9를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 8을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 8 및 도 9를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140 : 제어 로직
150 : 전압 생성 회로
160 : 패스 페일 체크 회로
141 : 롬
142 : 제어 신호 생성 회로
143 : 소거 전압 설정 회로
144 : 메모리 블럭 특성 판단 회로
145 : 레지스터

Claims (27)

  1. 복수의 메모리 블럭들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 블럭들에 대한 소거 특성 체크 동작과 소거 동작을 수행하기 위한 주변 회로; 및
    상기 소거 특성 체크 동작과 상기 소거 동작을 수행하도록 상기 주변 회로를 제어하며, 상기 복수의 메모리 블럭들 각각에 대한 상기 소거 특성 체크 동작 결과에 따라 상기 복수의 메모리 블럭들 각각이 정상 소거 특성 또는 과소거 특성을 갖는지를 판단하여 상기 소거 동작의 소거 전압을 설정하는 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 로직은 알고리즘을 저장하며, 상기 소거 특성 체크 동작 또는 상기 소거 동작에 대응되는 커맨드에 응답하여 상기 알고리즘에 따라 내부 제어 신호를 출력하는 롬;
    상기 내부 제어 신호에 응답하여 상기 주변 회로를 제어하기 위한 복수의 제어 신호들을 출력하는 제어 신호 생성 회로;
    소거 특성에 대응하는 데이터에 응답하여 소거 전압 설정 신호를 출력하는 소거 전압 설정 회로;
    상기 주변 회로에서 출력되는 패스 또는 페일 신호에 응답하여 상기 복수의 메모리 블럭들이 상기 정상 소거 특성을 갖는지 상기 과소거 특성을 갖는지를 판단하여 블럭 데이터를 출력하는 메모리 블럭 특성 판단 회로; 및
    상기 블럭 데이터를 저장하고, 저장된 상기 블럭 데이터를 상기 소거 특성에 대응하는 상기 데이터로 출력하는 레지스터를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어 신호 생성 회로는 상기 소거 전압 설정 신호에 응답하여 상기 주변 회로가 상기 소거 동작시 사용되는 상기 소거 전압의 전위 레벨을 조절하도록 제어 하기 위한 제어 신호를 출력하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제어 로직은 상기 복수의 메모리 블럭들에 대한 상기 소거 특성 체크 동작을 순차적으로 수행하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제어 로직은 상기 소거 특성 체크 동작 시 상기 복수의 메모리 블럭들 중 선택된 메모리 블럭에 소거 전압 인가 동작을 수행한 후, 제1 소거 검증 동작을 수행하여 초기 소거 전압을 설정하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제어 로직은 상기 제1 소거 검증 동작 결과 패스로 판단될 경우, 마지막 인가된 소거 전압을 상기 초기 소거 전압으로 설정하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제어 로직은 상기 초기 소거 전압을 설정한 후, 상기 선택된 메모리 블럭에 상기 초기 소거 전압을 이용한 소거 전압 인가 동작을 수행한 후 상기 제1 소거 검증 동작과 제2 소거 검증 동작을 순차적으로 수행하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제어 로직은 상기 제1 소거 검증 동작 시 상기 선택된 메모리 블럭의 메모리 셀들이 제1 소거 검증 레벨보다 낮은 문턱 전압을 갖도록 소거되었는지를 판단하여 상기 패스 또는 페일 신호를 출력하고,
    상기 제2 소거 검증 동작 시 상기 선택된 메모리 블럭의 메모리 셀들이 상기 제1 소거 검증 레벨보다 낮은 제2 소거 검증 레벨보다 낮은 문턱 전압을 갖도록 소거되었는지를 판단하여 상기 패스 또는 페일 신호를 출력하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제어 로직은 상기 제1 소거 검증 동작시의 상기 패스 또는 페일 신호와 상기 제2 소거 검증 동작 시의 상기 패스 또는 페일 신호에 따라 상기 선택된 메모리 블럭이 상기 정상 소거 특성 또는 상기 과소거 특성을 갖는지를 판단하고, 이에 따른 소거 특성에 대응하는 데이터를 생성하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제어 로직은 상기 제1 소거 검증 동작 및 상기 제2 소거 검증 동작시 모두 상기 패스 신호가 생성될 경우 상기 선택된 메모리 블럭이 상기 과소거 특성을 갖는다고 판단하고,
    상기 제1 소거 검증 동작시 상기 패스 신호가 생성되고, 상기 제2 소거 검증 동작시 상기 페일 신호가 생성될 경우 상기 선택된 메모리 블럭이 상기 정상 소거 특성을 갖는다고 판단하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제어 로직은 상기 데이터를 상기 선택된 메모리 블럭의 복수의 캠셀들에 프로그램하는 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  12. 제 10항에 있어서,
    상기 제어 로직은 상기 소거 동작시 상기 선택된 메모리 블럭에 저장된 상기 데이터를 리드하여 상기 소거 전압을 설정하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제어 로직은 리드된 상기 데이터에 따라 상기 선택된 메모리 블록이 상기 정상 소거 특성을 갖는지 또는 상기 과소거 특성을 갖는지 판단하고,
    상기 선택된 메모리 블록이 상기 정상 소거 특성을 가질 경우 상기 소거 전압을 초기 소거 전압으로 설정하고, 상기 선택된 메모리 블록이 상기 과소거 특성을 가질 경우 상기 초기 소거 전압보다 전위 레벨이 낮은 전압을 상기 소거 전압으로 설정하는 반도체메모리 장치.
  14. 복수의 메모리 블럭들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 블럭들에 대하여 소거 전압 인가 동작, 제1 소거 검증 동작 및 제2 소거 검증 동작을 연속적으로 수행하기 위한 주변 회로; 및
    상기 소거 전압 인가 동작, 상기 제1 소거 검증 동작, 및 상기 제2 소거 검증 동작을 수행하도록 상기 주변 회로를 제어하며, 상기 제1 소거 검증 동작 및 상기 제2 소거 검증 동작의 결과에 따라 상기 복수의 메모리 블럭들 각각의 소거 특성에 대응하는 데이터를 생성하는 제어 로직을 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 복수의 메모리 블럭들 각각은 복수의 캠셀들을 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 주변 회로는 상기 데이터를 상기 복수의 메모리 블럭들 각각의 상기 복수의 캠셀들에 저장하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  17. 제 14 항에 있어서,
    상기 주변 회로는 상기 소거 전압 인가 동작시 초기 소거 전압을 상기 복수의 메모리 블럭들 중 선택된 메모리 블럭의 공통 소스 라인에 인가하는 반도체 메모리 장치.
  18. 제 14 항에 있어서,
    상기 주변 회로는 상기 제1 소거 검증 동작 시 상기 선택된 메모리 블럭의 메모리 셀들이 제1 소거 검증 레벨보다 낮은 문턱 전압을 갖도록 소거되었는지를 판단하여 상기 패스 또는 페일 신호를 출력하고,
    상기 제2 소거 검증 동작 시 상기 선택된 메모리 블럭의 메모리 셀들이 상기 제1 소거 검증 레벨보다 낮은 제2 소거 검증 레벨보다 낮은 문턱 전압을 갖도록 소거되었는지를 판단하여 상기 패스 또는 페일 신호를 출력하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제어 로직은 상기 제1 소거 검증 동작시의 상기 패스 또는 페일 신호와 상기 제2 소거 검증 동작 시의 상기 패스 또는 페일 신호에 따라 상기 선택된 메모리 블럭이 정상 소거 특성 또는 과소거 특성을 갖는지를 판단하고, 이에 따른 상기 데이터를 생성하는 반도체 메모리 장치.
  20. 제 14 항에 있어서,
    상기 주변 회로는 소거 동작 시 상기 복수의 메모리 블럭들 중 선택된 메모리 블럭에 대응하는 상기 데이터를 이용하여 소거 전압을 설정하고, 상기 설정된 소거 전압을 이용하여 상기 선택된 메모리 블럭에 대한 상기 소거 동작을 수행하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  21. 제 14 항에 있어서,
    상기 제어 로직은 알고리즘을 저장하며, 외부에서 입력되는 커맨드에 응답하여 상기 알고리즘에 따라 내부 제어 신호를 출력하는 롬;
    상기 내부 제어 신호에 응답하여 상기 주변 회로를 제어하기 위한 복수의 제어 신호들을 출력하는 제어 신호 생성 회로;
    상기 데이터에 응답하여 소거 전압 설정 신호를 출력하는 소거 전압 설정 회로;
    상기 주변 회로에서 출력되는 패스 또는 페일 신호에 응답하여 상기 복수의 메모리 블럭들이 정상 소거 특성을 갖는지 과소거 특성을 갖는지를 판단하여 블럭 데이터를 출력하는 메모리 블럭 특성 판단 회로; 및
    상기 블럭 데이터를 저장하고, 저장된 상기 블럭 데이터를 상기 데이터로 출력하는 레지스터를 포함하는 반도체 메모리 장치.
  22. 복수의 메모리 블럭들 중 선택된 메모리 블럭에 초기 소거 전압을 인가하는 단계;
    제1 소거 검증 레벨을 이용한 제1 소거 검증 동작을 수행하는 단계;
    상기 제1 소거 검증 동작 결과 패스로 판단될 경우, 상기 제1 소거 검증 레벨보다 낮은 제2 소거 검증 레벨을 이용한 제2 소거 검증 동작을 수행하는 단계;
    상기 제2 소거 검증 동작 결과 패스로 판단될 경우 상기 선택된 메모리 블럭을 과소거 특성을 갖는 메모리 블럭으로 판단하여 이에 대응하는 데이터를 생성하는 단계; 및
    상기 제2 소거 검증 동작 결과 페일로 판단될 경우 상기 선택된 메모리 블럭을 정상 소거 특성을 갖는 메모리 블럭으로 판단하여 이에 대응하는 상기 데이터를 생성하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  23. 제 22 항에 있어서,
    상기 데이터를 상기 선택된 메모리 블럭의 캠셀들에 프로그램하는 프로그램 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  24. 제 23 항에 있어서,
    상기 데이터의 프로그램 단계 이 후, 상기 선택된 메모리 블럭에 대한 소거 명령이 입력되면 상기 선택된 메모리 블럭의 상기 캠셀들에 저장된 상기 데이터들을 리드하는 단계;
    리드된 상기 데이터를 기초로 하여 소거 전압을 설정하는 단계; 및
    설정된 상기 소거 전압을 이용하여 상기 선택된 메모리 블럭의 소거 동작을 수행하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  25. 제 22 항에 있어서,
    상기 선택된 메모리 블럭에 대응하는 상기 데이터를 생성한 후, 상기 복수의 메모리 블럭들 중 다음 메모리 블럭에 대해 상기 초기 소거 전압 인가 단계부터 재 수행하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  26. 제 22 항에 있어서,
    상기 제1 소거 검증 동작은 상기 선택된 메모리 블럭들에 포함된 메모리 셀들의 문턱 전압 분포가 상기 제1 소거 검증 레벨보다 낮을 경우 패스로 판단하는 반도체 메모리 장치의 동작 방법.
  27. 제 22 항에 있어서,
    상기 제2 소거 검증 동작은 상기 선택된 메모리 블럭들에 포함된 메모리 셀들의 문턱 전압 분포가 상기 제2 소거 검증 레벨보다 낮을 경우 패스로 판단하는 반도체 메모리 장치의 동작 방법.
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