CN114927559A - 一种新型碳化硅基超结沟槽型mosfet及制备方法 - Google Patents

一种新型碳化硅基超结沟槽型mosfet及制备方法 Download PDF

Info

Publication number
CN114927559A
CN114927559A CN202210555055.3A CN202210555055A CN114927559A CN 114927559 A CN114927559 A CN 114927559A CN 202210555055 A CN202210555055 A CN 202210555055A CN 114927559 A CN114927559 A CN 114927559A
Authority
CN
China
Prior art keywords
layer
type
region
column
column region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210555055.3A
Other languages
English (en)
Inventor
张峰
王小杰
张国良
付钊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xiamen University
Original Assignee
Xiamen University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xiamen University filed Critical Xiamen University
Priority to CN202210555055.3A priority Critical patent/CN114927559A/zh
Publication of CN114927559A publication Critical patent/CN114927559A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种新型碳化硅基超结沟槽型MOSFET及制备方法，涉及半导体SiC材料。MOSFETs在沟槽p型屏蔽层和p体区下方增加3个p+柱区和2个n+柱区，从而形成半超结结构。正向导通时，电流沿着n柱区自上而下流动，n柱区的存在增加电流路径中载流子的浓度，使器件具有更好的正向导通特性；反向阻断时，超结结构能够达到基本的电荷平衡形成耐压更高的类本征半导体，另外在局部区域，三角形电场转化为梯形电场。在相同的雪崩电场下相比于传统结构击穿电压更高。因此，这一结构缓解p型屏蔽层拐角处的电场拥挤效应，同时能增加通态电流和减小通态电阻。

Description

一种新型碳化硅基超结沟槽型MOSFET及制备方法
技术领域
本发明涉及半导体SiC材料，具体是涉及一种新型碳化硅基超结沟槽型MOSFET及制备方法。
背景技术
半导体SiC材料与传统Si材料相比，SiC材料具有优异的性能，尤其在电学和物理特性方面，如击穿电场高，热稳定性好、高饱和电子漂移速度等方面，与传统Si器件相比，可以实现低导通电阻，并且适用于高温高压的电力电子领域。因此在电源、汽车、工业设备和家用电子消费产品中倍受欢迎。垂直型MOSFET结构包括垂直双注入平面栅型结构(DMOSFET)和沟槽栅型结构(UMOSFET)，而沟槽型结构由于非极性面的高迁移率以及有效减小元胞尺寸等优点，理论上相对于垂直双注入结构可以具有更低的导通电阻和更高的沟道电流密度，因此被广泛应用于MOS器件中。沟槽结构虽然有很多优点，但也存在很多潜在的问题，如沟槽表面侧壁容易损坏、栅极氧化层的可靠性、阈值电压不稳定等问题。关键问题之一是降低沟槽底部拐角处栅极氧化物中的电场拥挤效应(Eox-max)，提升栅氧化层可靠性。但是，使栅极氧化物电场降低要以增加器件导通电阻为代价的。
超结结构是高压MOSFET技术的重大发展并具有显著优点，其导通电阻、栅极电荷和栅极容值以及管芯尺寸能同时得到降低。另外，MOSFET应用于一些电力电子领域，如电机驱动、逆变、DC-DC转换等，这就要考虑器件在电力电子应用中相应的损耗，开关损耗和导通损耗等。更小的栅极电荷和电容使得器件在开关应用具有更快的开启速度和关断速度，并且能有效的降低器件在开关应用中的损耗。
发明内容
本发明的目的在于提供一种新型碳化硅基超结沟槽型MOSFET。在正向导通时，由于沟道下方n+柱区的存在，增加载流子浓度，具有更好的正向导通特性；在反向阻断时，超结结构能有效缓解p型屏蔽层拐角处的电场，另外由于超结结构的相互耗尽形成的类本征半导体结构使得所制备的SiC基超结沟槽MOSFET具有较高的阻断能力。
本发明的另一目的在于提供一种新型碳化硅基超结沟槽型MOSFET的制备方法。
一种新型碳化硅基超结沟槽型MOSFET，包括：
SiC n++型衬底，至少一个外延层，外延层生长在SiC n++型衬底上，所述外延层包括：n-漂移层和n+柱区；n+柱区生长于n-漂移层上；
p+柱区，先刻蚀n+柱区再进行多外延生长得到；
有源区，注入并外延生长在所述n+柱区和p+柱区上方，所述有源区包括p型沟道层、p++型源区层、n++型源区导电层、沟槽、p型屏蔽层、源电极、漏电极、金属焊盘；所述p型屏蔽层上表面紧贴沟槽的下表面设置；所述p++型源区导电层表面同时紧贴于p型沟道层和n++型源区导电层左侧表面以及p+柱区的上表面；所述n++型源区导电层的下表面与p型沟道层的上表面紧贴设置，n++型源区导电层的下表面与p型沟道层的上表面紧贴设置；
所述源电极设于n++型源区导电层和p++型源区层的表面，所述漏电极设于SiC n++型衬底的背面；源电极、漏电极的接触材料可采用AlTi、Ni、TiW或AlTi，用于与外接部件形成欧姆接触；
所述金属焊盘完全覆盖沟槽、沟槽临近台面及内绝缘物质，并通过内绝缘物质与栅电极接触隔离。
所述n+柱区和p+柱区的下表面紧贴n-漂移层的上表面；n+柱区上表面紧贴p型屏蔽层拐角、侧壁表面的栅氧化层和p型沟道层下表面，并且n+柱区介于两p+柱区之间；所述两侧p+柱区的上表面紧贴p型沟道层下表面，位于中间的p+柱区上表面则紧贴于p型屏蔽层的下表面。所述p型屏蔽层上表面紧贴沟槽的下表面，下表面紧贴n+柱区和p+柱区的上表面。
所述n+柱区的上表面距离n-漂移层的上表面的距离可为1.5～3.5μm，n+柱区的右侧可向沟槽下方延伸0.5～1.5μm，掺杂浓度可为1e16～6e16cm-3；所述两侧p+柱区上表面距离n-漂移层的上表面的距离与对应n+柱区相同,掺杂浓度可为2e16～2e17cm-3；所述p型屏蔽层的上表面距离位于沟槽下方n+柱区和p+柱区上表面的距离可为0.1～1μm。
本发明还设有栅电极，栅电极紧贴设于栅氧化层表面，栅电极的下部紧贴栅氧化层的上表面，栅电极的顶端高于P型沟道层的上表面，材料为高掺杂多晶硅，当栅电极的顶端与n++型源区导电层的上表面齐平，所述栅电极设于沟槽内两侧壁处的栅氧化层中间。
一种新型碳化硅基超结沟槽型MOSFET的制备方法，包括：
步骤1：在SiC n++型衬底外延生长n-漂移层；
步骤2：在所述n-漂移层上方沉积一层p+柱区；
步骤3：刻蚀所述p+柱区，在n-漂移层上方多外延生长n+柱区；
步骤4：依次通过注入或外延形成p型沟道层、p++型源区层和n++型源区层；
步骤5：在有源区使用等离子刻蚀形成沟槽，通过离子注入形成p型屏蔽层；
步骤6：制作栅氧化层并且用多晶硅填充沟槽；
步骤7：制作源电极和漏电极；
步骤8：制作钝化层和源区金属焊盘并与栅电极绝缘。
步骤3中，所述刻蚀采用HF刻蚀。
步骤7中，所述源电极12和漏电极13为欧姆接触。
本发明在MOSFET沟道和p型屏蔽层下方引入超结结构，与现有技术相比，具有以下优点：
1、本发明基于碳化硅基超结沟槽型MOSFET的器件结构及制备方法，具有较高的元胞集成度，在沟道下方的n+柱区增加器件导通时载流子电子浓度，提高载流子迁移率，降低器件的导通电阻，使得器件通态特性较好；
2、在反向阻断状态下，超结结构中p+柱和n+柱区中的自由电荷完全耗尽，使其相当于本征半导体，从而具有相当大的横向电场，只有当外加的电压大于这个横向电场时才可以使它击穿。提高器件的高压可靠性。
3、所述碳化硅基超结沟槽型MOSFET，相比于传统的碳化硅基沟槽UMOSFET器件，具有较低的栅电荷以及较快的开关速度，并且降低器件动态开关损耗。
附图说明
图1是本发明提供的碳化硅基超结沟槽型MOSFET的结构示意图。
图2是本发明提供的制备碳化硅基超结沟槽型MOSFET方法的流程图。
图3是所述制备方法中步骤S1制作的SiC外延层的结构示意图。
图4是所述制备方法中步骤S2在外延层中制作n+柱区和p+柱区的结构示意图。
图5是所述制备方法中步骤S3制作有源区示意图。
图6是所述制备方法中步骤S4在有源区制作沟槽结构的示意图。
图7是所述制备方法中步骤S5沟槽底部离子注入形成p型屏蔽层结构的示意图。
图8是步骤S7制作栅氧化层结构示意图。
图9是步骤S8制作栅电极接触结构示意图。
图10是所述制备方法中步骤S9制作源电极金属接触。
图11是所述制备方法中步骤S10制作漏电极金属接触。
图12是步骤S12制作钝化层和源区金属焊盘的示意图。
图13是两种结构的电学特性对比示意图。其中，(a)为正向导通时两种结构的电流密度对比(VGS＝15V与VDS＝20V)；(b)为两种结构的击穿特性。
图中各标记为：10、SiC n++型衬底；20、n-漂移层；30、n+柱区；40、p+柱区；50、p型沟道层；60、n++型源区导电层、61、p++型源区导电层；900、p型屏蔽层；9、栅氧化层；72、栅电极；12、源电极；13、漏电极；70、沟槽；81、金属焊盘。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
在本发明的一个实施例中，提供一种新型碳化硅基超结沟槽型MOSFET结构。如图1所示，该结构包括：SiC n++型衬底10、n-漂移层20、n+柱区30、p+柱区40以及有源区；具体的：
SiC n++型衬底10；
n-漂移层20，生长于所述SiC n++型衬底10之上；
n+柱区30，生长于所述n-漂移层之上；
p+柱区40，刻蚀n+柱区，再进行外延生长；
有源区生长于所述n+柱区30和p+柱区40之上，其中包括p型沟道层50、p++型源区层61、n++型源区导电层60、沟槽70、p型屏蔽层900、源电极12、漏电极13。所述p型屏蔽层900，其上表面紧贴所述沟槽70的下表面设置；所述p++型源区导电层61，其表面同时紧贴于p型沟道层50和n++型源区导电层60左侧表面以及p+柱区40的上表面；所述n++型基区导电层60，其下表面与p型沟道层50的上表面紧贴设置，上表面与p型沟道层50表面紧贴设置；
主沟槽包括：沟槽70；以及生成于p型屏蔽层上表面以及沟槽70内两侧壁表面的栅氧化层9和设置在栅氧化层9中的多晶硅栅电极72以及漏电极13，设于SiC n++型衬底10的下表面，和源电极12设于p++型源区层61、n++型源区导电层60的上表面，两种接触材料为AlTi、Ni、TiW或AlTi，用于与外接部件形成欧姆接触。
图2示出根据本发明实施例的制备工艺，包括以下步骤：
S1、在衬底上外延生长不同掺杂的外延层；
S2、刻蚀第二外延层形成n+柱区，进行多外延生长形成p+柱区；
S3、外延生长外延层p体层，通过Al、B离子注入形成n++源区和p++源区；
S4、制作沟槽；
S5、沟槽刻蚀终止于p基区底部，离子注入形成p+屏蔽层；
S6、离子注入后退火；
S7、制作栅氧化层；
S8、于沟槽填充掺杂多晶硅，并平坦化形成栅电极；
S9、光刻制作源极金属接触；
S10、光刻制作漏极金属接触；
S11、快速热退火制作欧姆接触；
S12、钝化并金属相连。
在步骤S1中，外延生长材料形成不同层掺杂的外延层，n-漂移区20和n+柱区30。根据本发明实施例，如图3所示，利用化学气相沉积或其他外延生长材料的方法在SiC n++型衬底基片上外延生长多层不同种掺杂类型的SiC外延层，形成一种三明治结构，自下而上依次为n-漂移区、n+柱区。其中n++型衬底基片，厚度为标准的350～1000μm或者是经过机械加工和化学反应的方法对n++型衬底基片进行一系列的减薄、研磨、抛光、清洗等工艺，使样品表面达到所需要的厚度、平整度。在SiC n++型衬底10上外延形成n-漂移层20，外延生长的源为硅烷或三氯氢硅、乙烯或丙烷等，n-型漂移层20的厚度为13μm，n-型漂移层20的掺杂为1.0×1015cm-3～5.0×1015cm-3所用掺杂源为氨气等气源，其中外延生长温度为1500～1700℃。在n-型漂移层20上外延形成n+柱区30，外延生长的源为硅烷或三氯氢硅、乙烯或丙烷等，所用掺杂源为氨气等气源，其中外延生长温度为1500～1800℃，n+柱区30的厚度和掺杂需按照一定的设计，以满足不同的阻断电压，作为实施例n+柱区30的掺杂为1×1016cm-3～5×1016cm-3，n+柱区30的厚度为2～5μm，宽度为0.1～3μm。
在步骤S2中，n+柱区30上进行刻蚀并形成p+柱区40刻蚀，采用HF等刻蚀，刻蚀深度为2～4μm。在n-漂移层20上多外延生长形成p+柱区40，所用掺杂源为三甲基铝等气源，其中外延生长温度为1500～1700℃，p+柱区40掺杂浓度需根据n+柱区30的掺杂而定，作为实施例p+柱区40的掺杂浓度为2.0×1016cm-3～5×1016cm-3，p+柱区40的宽度由n+柱区30和p+柱区40的掺杂而定，作为实施例p+柱区40的宽度为1～4μm，厚度与相应n柱区一致,如图4所示。
在步骤S3中，根据本发明实施例，如图5所示，在n+柱区30和p+柱区上外延形成p型沟道层50，外延生长的掺杂源为三甲基铝等气源，作为实施例p型沟道层50厚度为0.1～0.5μm，作为实施例的p型沟道层50掺杂为0.5×1017cm-3至4.5×1017cm-3，其中外延生长温度为1500～1700℃。在p型沟道层50上外延生长形成n++源区层60，外延生长的源为硅烷或三氯氢硅、乙烯或丙烷等，所用掺杂源为氨气等气源，作为实施例n++源区层60厚度为0.1～0.4μm，作为实施例的n++源区层60掺杂为1.0×1019cm-3～5.0×1019cm-3，其中外延生长温度为1500～1700℃。制作p++源区层，利用光刻图形转移形成注入掩膜层，分别通过注入能量为28keV，注入剂量为2.36×1013cm-2，和注入能量为60keV，注入剂量为4.6×1012cm-2，以及注入能量为100keV，注入剂量为6.3×1014cm-2的三次Al原子注入，形成掺杂约为1.0×1019cm-3的p++源区层61，p++源区层61的深度为0.2～0.5μm，注入原子可选择为B原子。
在步骤S4中，制作沟槽。根据本发明实施例，利用薄膜沉积、光刻、干法和湿法刻蚀、离子注入等工艺，依次形成沟槽70，其中沟槽70的侧壁需为{11-20}面系，沟槽70的两个槽角具有圆弧化的结构，而沟槽底部平面化，并在沟槽70的底部形成p型屏蔽层900。
在步骤S5，沟槽70刻蚀终止于p型基区层50底部，离子注入形成p型屏蔽层900。根据本发明实施例，如图6所示，利用物理和化学气相沉积或其他薄膜沉积方法淀积积一定厚度的二氧化硅或多晶硅或金属介质形成阻挡层，光刻图形化，干法刻蚀所述的阻挡层形成刻蚀掩膜层，刻蚀掩膜层作为二氧化硅可以为2～5μm，所述的二氧化硅掩膜层需在1000℃以上，O2的条件下退火增密，刻蚀掩膜层作为金属可以是Al、Ni等，厚度在1μm左右。所述的干法刻蚀气体可以是C4F8，CHF3，Cl2等的气体。利用刻蚀掩膜层，由物理、化学等蚀刻手段，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，干法刻蚀SiC基片，刻蚀出沟槽70，刻蚀气体可以是SF6/O2、NF3/Ar、CF4、CHF3/O2、C4F8/O2等的气体组合，作为举例说明，采用SF6/O2/HBr的刻蚀气体，ICP功率为600～1000W，偏压功率为100～300W，温度为20℃，沟槽70需穿过p型沟道层50底部并进入n+柱区30和p+柱区40内。如图7所示，去掉刻蚀掩膜层，利用物理和化学气相沉积或其他薄膜沉积方法淀积一定厚度的二氧化硅或多晶硅或金属介质形成阻挡层，光刻图形化，干法刻蚀所述的阻挡层形成注入,离子注入形成p型屏蔽层，注入杂质可以是B或者Al，注入剂量可以是1.0×1018cm-2至1.0×1020cm-2，注入能量可以是20keV至700keV。最终形成的p型屏蔽层900，作为实施例，给出p型屏蔽层900的掺杂浓度为1.0×1018cm-3～1.0×1020cm-3。
在步骤S6，离子注入后退火。根据本发明实施例，去除注入掩膜，清洗表面，采用碳膜、AlN膜覆盖，硅烷抑制等方法在1600℃的高温，压力为600～700Torr下，退火0.5h左右，激活前述步骤中的离子注入掺杂，并去除退火完成后所覆盖于表面碳膜、AlN膜等，清洗表面。
在步骤S7，制作栅氧化层。根据本发明实施例，如图8所示，标准清洗(RCA)SiC基片，利用物理或化学气相沉积，高温热氧化并氧化后退火，原子层沉积(ALD)等方法，最终获得的栅氧化层9。依次用丙酮和乙醇超声清洗，再用去离子水冲洗；将有机超声后的SiC基片放在浓硫酸和双氧水溶液中至少煮10min；将煮过浓硫酸的SiC基片依次用一号液和二号液分别煮10min以上，再用去离子水冲洗干净后用氮气吹干待用，一号液为氨水、过氧化氢和去离子水的混合液，二号液为盐酸、过氧化氢和去离子水的混合液，将冲洗后的SiC基片放入氢氟酸内浸泡至少1min，去除表面氧化层。经过标准清洗(RCA)的SiC基片需在1100℃左右的湿氧环境下氧化0.5h左右形成牺牲氧化层，并由稀释的HF超声漂洗去除所述牺牲氧化层。在1100～1400℃的条件下干氧氧化0.5h左右，并在1200～1400℃的温度和NO气氛条件下退火1～3h，所述的退火气氛不仅仅是NO，也可以是POCl3，H2，N2O，P2O5，Sb+NO等，最终获得的栅氧化层9，作为选择栅氧化层9的形成方法也可以是通过原子层沉积(ALD)等方法。
在步骤S8，于沟槽填充掺杂多晶硅，并平坦化形成栅电极。根据本发明实施例，如图9所示，利用各向同性沉积技术填充已形成栅氧化层9的沟槽70，填充物可以是具有高电导的掺杂多晶硅或硅化物，形成栅电极72，利用干法刻蚀、湿法刻蚀等手段回刻所沉积的栅电极72，再次沉积并回刻，直至平坦化并仅仅保留沟槽70中的栅电极72。
在步骤S9，光刻制作源极金属接触。根据本发明实施例，如图10所示，光刻图形化，并用稀释的HF去除p++源区层61和n++源区层60上的氧化层，利用电子束蒸发或溅射等薄膜沉积方法，依次淀积60～100nm Ni、20～40nm Ti、60～100nm Al的多层金属，剥离形成源电极12，源电极12需同时覆盖基区p++源区层61和n++源区层60的表面，源电极12可以是AlTi、Ni、TiW等其他金属组合。
在步骤S10，制作漏极金属接触。根据本发明实施例，如图11所示，涂胶保护正面源电极12，并用稀释的HF去除n++型衬底基片1背面的氧化层，利用电子束蒸发或溅射等薄膜沉积方法在背面淀积10～30nm厚AlTi、300～500nm的Ni金属层作为漏电极13，作为选择，漏电极13的材料可以是AlTi、Ni、TiW、AlTi等其他金属组合。
在步骤S11，快速热退火制作欧姆接触。根据本发明实施例，如图10和11所示，在N2环境下，800～1200℃退火源电极12、漏电极13，时间为1～3min，所述的退火气氛也可以是Ar或者H2+N2。
在步骤S12，制作钝化层和源区金属焊盘81。根据本发明实施例，如图12所示，利用物理气相沉积或化学气相沉积等其他沉积方法，于栅电极72、源电极12之上淀积1μm左右的SiO2/Si3N4钝化介质层，光刻图形化，选择刻蚀气体干法刻蚀钝化介质层，形成钝化层14；利用电子束蒸发或溅射等薄膜沉积方法钝化层之上淀积1～3μm的厚金属层，并光刻图形化，互连形成金属pad区域，完成器件制备。
图13给出两种结构的电学特性对比示意图。其中，(a)为正向导通时两种结构的电流密度对比(VGS＝15V与VDS＝20V)；(b)为两种结构的击穿特性。从图3看出，本发明比导通电阻击穿电压有所改善。
本发明提供一种新型的碳化硅基超结沟槽型MOSFET及其制备方法。所述MOSFETs在沟槽p型屏蔽层900和p沟道层50下方增加3个p+柱区40和2个n+柱区30，从而形成半超结结构。正向导通时，电流沿着n柱区30自上而下流动，n柱区的存在增加电流路径中载流子的浓度，使器件具有更好的正向导通特性；反向阻断时，超结结构能够达到基本的电荷平衡形成耐压更高的类本征半导体，另外在局部区域，三角形电场转化为梯形电场。在相同的雪崩电场下相比于传统结构击穿电压更高。因此，这一结构缓解p型屏蔽层拐角处的电场拥挤效应，同时能增加通态电流和减小通态电阻。
以上所述具体实施例，对本发明的目的、技术方案和有益效果进行进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种新型碳化硅基超结沟槽型MOSFET，其特征在于包括：
SiC n++型衬底，至少一个外延层，外延层生长在SiC n++型衬底上，所述外延层包括：n-漂移层和n+柱区；n+柱区生长于n-漂移层上；
p+柱区，先刻蚀n+柱区再进行多外延生长得到；
有源区，注入并外延生长在所述n+柱区和p+柱区上方，所述有源区包括p型沟道层、p++型源区层、n++型源区导电层、沟槽、p型屏蔽层、源电极、漏电极、金属焊盘；所述p型屏蔽层上表面紧贴沟槽的下表面设置；所述p++型源区导电层表面同时紧贴于p型沟道层和n++型源区导电层左侧表面以及p+柱区的上表面；所述n++型源区导电层的下表面与p型沟道层的上表面紧贴设置，n++型源区导电层的下表面与p型沟道层的上表面紧贴设置。
2.如权利要求1所述一种新型碳化硅基超结沟槽型MOSFET，其特征在于所述源电极设于n++型源区导电层和p++型源区层的表面，所述漏电极设于SiC n++型衬底的背面。
3.如权利要求1所述一种新型碳化硅基超结沟槽型MOSFET，其特征在于所述源电极、漏电极的接触材料采用AlTi、Ni、TiW或AlTi，用于与外接部件形成欧姆接触。
4.如权利要求1所述一种新型碳化硅基超结沟槽型MOSFET，其特征在于所述金属焊盘完全覆盖沟槽、沟槽临近台面及内绝缘物质，并通过内绝缘物质与栅电极接触隔离。
5.如权利要求1所述一种新型碳化硅基超结沟槽型MOSFET，其特征在于所述n+柱区和p+柱区的下表面紧贴n-漂移层的上表面；n+柱区上表面紧贴p型屏蔽层拐角、侧壁表面的栅氧化层和p型沟道层下表面，并且n+柱区介于两p+柱区之间；两侧p+柱区的上表面紧贴p型沟道层下表面，位于中间的p+柱区上表面则紧贴于p型屏蔽层的下表面；所述p型屏蔽层上表面紧贴沟槽的下表面，下表面紧贴n+柱区和p+柱区的上表面。
6.如权利要求1所述一种新型碳化硅基超结沟槽型MOSFET，其特征在于所述n+柱区的上表面距离n-漂移层的上表面的距离为1.5～3.5μm，n+柱区的右侧可向沟槽下方延伸0.5～1.5μm，掺杂浓度可为1e16～6e16cm-3；两侧p+柱区上表面距离n-漂移层的上表面的距离与对应n+柱区相同,掺杂浓度可为2e16～2e17cm-3；所述p型屏蔽层的上表面距离位于沟槽下方n+柱区和p+柱区上表面的距离可为0.1～1μm。
7.如权利要求1所述一种新型碳化硅基超结沟槽型MOSFET，其特征在于还设有栅电极，栅电极紧贴设于栅氧化层表面，栅电极的下部紧贴栅氧化层的上表面，栅电极的顶端高于P型沟道层的上表面，材料为高掺杂多晶硅，当栅电极的顶端与n++型源区导电层的上表面齐平，所述栅电极设于沟槽内两侧壁处的栅氧化层中间。
8.如权利要求1所述一种新型碳化硅基超结沟槽型MOSFET的制备方法，其特征在于包括以下步骤：
步骤1：在SiC n++型衬底外延生长n-漂移层；
步骤2：在所述n-漂移层上方沉积一层p+柱区；
步骤3：刻蚀所述p+柱区，在n-漂移层上方多外延生长n+柱区；
步骤4：依次通过注入或外延形成p型沟道层、p++型源区层和n++型源区层；
步骤5：在有源区使用等离子刻蚀形成沟槽，通过离子注入形成p型屏蔽层；
步骤6：制作栅氧化层并且用多晶硅填充沟槽；
步骤7：制作源电极和漏电极；
步骤8：制作钝化层和源区金属焊盘并与栅电极绝缘。
9.如权利要求8所述一种新型碳化硅基超结沟槽型MOSFET的制备方法，其特征在于步骤3中，所述刻蚀采用HF刻蚀。
10.如权利要求8所述一种新型碳化硅基超结沟槽型MOSFET的制备方法，其特征在于在步骤7中，所述源电极和漏电极为欧姆接触。
CN202210555055.3A 2022-05-20 2022-05-20 一种新型碳化硅基超结沟槽型mosfet及制备方法 Pending CN114927559A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210555055.3A CN114927559A (zh) 2022-05-20 2022-05-20 一种新型碳化硅基超结沟槽型mosfet及制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210555055.3A CN114927559A (zh) 2022-05-20 2022-05-20 一种新型碳化硅基超结沟槽型mosfet及制备方法

Publications (1)

Publication Number Publication Date
CN114927559A true CN114927559A (zh) 2022-08-19

Family

ID=82809911

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210555055.3A Pending CN114927559A (zh) 2022-05-20 2022-05-20 一种新型碳化硅基超结沟槽型mosfet及制备方法

Country Status (1)

Country Link
CN (1) CN114927559A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115241286A (zh) * 2022-09-21 2022-10-25 深圳平创半导体有限公司 一种SiC半超结结型栅双极型晶体管器件及其制作方法
CN116666425A (zh) * 2023-05-10 2023-08-29 南京第三代半导体技术创新中心有限公司 一种SiC沟槽型MOSFET器件
CN117219674A (zh) * 2023-11-07 2023-12-12 深圳天狼芯半导体有限公司 一种类超结沟槽型mosfet器件及制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101267000A (zh) * 2008-04-29 2008-09-17 西安理工大学 氧化物填充扩展沟槽栅超结mosfet及其制造方法
US20120168856A1 (en) * 2010-12-29 2012-07-05 University Of Electronic Science And Technology Of China Trench-type semiconductor power devices
CN103165678A (zh) * 2013-03-12 2013-06-19 电子科技大学 一种超结ldmos器件
CN112017954A (zh) * 2019-05-28 2020-12-01 英飞凌科技股份有限公司 具有补偿区的碳化硅器件及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101267000A (zh) * 2008-04-29 2008-09-17 西安理工大学 氧化物填充扩展沟槽栅超结mosfet及其制造方法
US20120168856A1 (en) * 2010-12-29 2012-07-05 University Of Electronic Science And Technology Of China Trench-type semiconductor power devices
CN103165678A (zh) * 2013-03-12 2013-06-19 电子科技大学 一种超结ldmos器件
CN112017954A (zh) * 2019-05-28 2020-12-01 英飞凌科技股份有限公司 具有补偿区的碳化硅器件及其制造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
XIAOJIE WANG 等: "A 4H-SiC semi-super-junction shielded trench MOSFET:p-pillar is grounded to optimize the electric field characteristics", 《JOURNAL OF SEMICONDUCTORS》, 1 December 2022 (2022-12-01) *
刘忠永;蔡理;刘保军;刘小强;: "4H-SiC基半超结VDMOSFET单粒子效应加固研究", 电力电子技术, no. 09, 20 September 2017 (2017-09-20) *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115241286A (zh) * 2022-09-21 2022-10-25 深圳平创半导体有限公司 一种SiC半超结结型栅双极型晶体管器件及其制作方法
CN116666425A (zh) * 2023-05-10 2023-08-29 南京第三代半导体技术创新中心有限公司 一种SiC沟槽型MOSFET器件
CN116666425B (zh) * 2023-05-10 2024-06-21 南京第三代半导体技术创新中心有限公司 一种SiC沟槽型MOSFET器件
CN117219674A (zh) * 2023-11-07 2023-12-12 深圳天狼芯半导体有限公司 一种类超结沟槽型mosfet器件及制备方法

Similar Documents

Publication Publication Date Title
TWI509809B (zh) 帶有自對準有源接觸的基於高密度溝槽的功率ｍｏｓｆｅｔ及其制備方法
JP4834228B2 (ja) 複数の厚さを有するゲート酸化物層を備えたトレンチ半導体素子を製造する方法
JP4872217B2 (ja) 炭化珪素半導体素子の製造方法
CN108962977B (zh) 一种集成SBD的碳化硅沟槽型MOSFETs及其制备方法
CN110518070B (zh) 一种适用于单片集成的碳化硅ldmos器件及其制造方法
CN114927559A (zh) 一种新型碳化硅基超结沟槽型mosfet及制备方法
CN106449757B (zh) 一种SiC基沟槽型场效应晶体管及其制备方法
EP3061135A1 (en) Semiconductor structure with high energy dopant implantation technology
CN108417617B (zh) 碳化硅沟槽型MOSFETs及其制备方法
CN112382655B (zh) 一种宽禁带功率半导体器件及制备方法
US9276075B2 (en) Semiconductor device having vertical MOSFET structure that utilizes a trench-type gate electrode and method of producing the same
US20220320295A1 (en) Sic mosfet structures with asymmetric trench oxide
CN104241348A (zh) 一种低导通电阻的SiC IGBT及其制备方法
CN109065540A (zh) 一种集成SBD的SiC UMOSFET的结构及制备方法
CN114284358A (zh) 一种碳化硅功率器件及其制备方法
US20190067427A1 (en) Inter-poly oxide in field effect transistors
CN116154000A (zh) 多级沟槽型SiC MOSFET器件及其制造方法
CN111755521A (zh) 一种集成tjbs的碳化硅umosfet器件
CN111081778A (zh) 一种碳化硅沟槽型mosfet器件及其制造方法
KR20010102278A (ko) 게이트 항복을 방지한 실리콘 탄화물 횡형 금속 산화물반도체 전계 효과 트랜지스터
CN114068721B (zh) 双梯形槽保护梯形槽碳化硅mosfet器件及制造方法
CN115642088A (zh) 一种沟槽型SiC MOSFET器件结构及其制造方法
CN209963064U (zh) 一种SiC基DMOSFET器件
CN109686792B (zh) 一种常关型SiC基DMOSFET器件及其制备方法
CN115241283A (zh) 集成的平面-沟道栅极功率mosfet

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination