CN209963064U

CN209963064U - 一种SiC基DMOSFET器件

Info

Publication number: CN209963064U
Application number: CN201920122905.4U
Authority: CN
Inventors: 张瑜洁; 李昀佶; 陈彤
Original assignee: Global Power Technology Co Ltd
Current assignee: Global Power Technology Co Ltd
Priority date: 2019-01-24
Filing date: 2019-01-24
Publication date: 2020-01-17
Anticipated expiration: 2029-01-24

Abstract

本实用新型涉及半导体领域，提供一种SiC基DMOSFET器件，包括SiC外延材料基片、有源掺杂区、JFET掺杂区、JFET沟槽氧化物、栅电极接触、源电极接触与漏电极接触，SiC外延材料基片包括n++型衬底基片、n+型缓冲层与n‑型漂移层，有源掺杂区包括p well区、n++型源区与p++型基区，JFET掺杂区开设有第一沟槽，JFET沟槽氧化物覆盖于第一沟槽、JFET掺杂区以及p well区，栅电极接触位于JFET沟槽氧化物的上表面，绝缘物质层位于栅电极接触的上表面且填充空隙，源电极接触位于绝缘物质层的上表面，漏电极接触位于n++型衬底基片的下表面。本实用新型的优点在于用于降低SiC基DMOSFET器件的JFET电阻与米勒电荷，从而提高该SiC基DMOSFET器件的高频优值。

Description

一种SiC基DMOSFET器件

技术领域

本实用新型涉及半导体领域，具体地涉及一种SiC基DMOSFET器件。

背景技术

碳化硅(SiC)材料的物理和电学特性相比于传统的Si材料具有明显的优势。SiC具有禁带宽、热导率高、击穿场强高、饱和电子漂移速率高等特点，同时还兼具有极好的物理及化学稳定性、极强的抗辐照能力和机械强度等。因此，基于宽禁带SiC材料的电子器件可用于高温、大功率、高频、高辐射等电力电子领域，并能够充分发挥SiC基器件在节能减排方面所占据的重要优势和突出特点。

SiC金属-氧化物-半导体场效应晶体管(MOSFET)功率器件在商业化进程上已经很成熟，尤其以平面栅结构的MOSFET为主流，即DMOSFET。尽管如此,SiC基DMOSFET器件在栅介质层的可靠性等方面遇到了较大挑战，其中主要的原因是热氧化SiC衬底而形成的SiO2层与SiC衬底之间有较多的界面态，这些界面态在高温高场下俘获或者发射电子，不利于器件的电学稳定性。

一方面，为了提高SiC基DMOSFET器件的栅氧化层可靠性，设计者会采用减小相邻p阱之间距离的方法来提高其屏蔽作用，然而由此导致JFET电阻的升高，不利于器件导通电阻的降低。另一方面，SiC基DMOSFET器件用于高频领域时，米勒电荷决定了其开关损耗的高低，因此要解决如何降低该器件的米勒电荷。

实用新型内容

本实用新型要解决的技术问题，在于提供一种SiC基DMOSFET器件，用于降低SiC基DMOSFET器件的JFET电阻与米勒电荷，从而提高该SiC基DMOSFET器件的高频优值。

本实用新型是这样实现的：

一种SiC基DMOSFET器件，包括SiC外延材料基片、有源掺杂区、JFET掺杂区、JFET沟槽氧化物、栅电极接触、源电极接触与漏电极接触，所述SiC外延材料基片包括n++型衬底基片、n+型缓冲层与n-型漂移层，所述n+型缓冲层位于所述n++型衬底基片的上表面，所述n-型漂移层位于所述n+型缓冲层的上表面，所述有源掺杂区包括p well区、n++型源区与p++型基区，所述n++型源区内置于所述p well区，所述p++型基区内置于所述n++型源区且与所述p well区连接；

复数个所述p well区周期排列于所述n-漂移层的上表面，所述JFET掺杂区位于相邻的所述p well区之间，所述JFET掺杂区开设有第一沟槽，所述JFET沟槽氧化物覆盖于所述第一沟槽、所述JFET掺杂区以及所述p well区，所述栅电极接触位于所述JFET沟槽氧化物的上表面，相邻的所述栅电极接触设有空隙，所述绝缘物质层位于所述栅电极接触的上表面且填充所述空隙，所述源电极接触位于所述绝缘物质层的上表面、且向下穿透与所述n++型源区以及所述p++型基区连接，所述漏电极接触位于所述n++型衬底基片的下表面。

进一步地，所述栅电极接触开设有第二沟槽，所述第二沟槽位于所述第一沟槽，所述绝缘物质层填充所述第二沟槽。

进一步地，所述栅电极接触为多晶硅栅电极接触，所述源电极接触为金属源电极接触，所述漏电极接触为金属漏电极接触。

本实用新型具有如下优点：(1)由于采用JFET沟槽刻蚀技术，使得SiC基DMOSFET器件的JFET掺杂区的设计更趋于灵活性；(2)SiC基DMOSFET器件的JFET掺杂区的电阻转化为积累电阻，在保证JFET区域高掺杂的情况下，使得器件通态电阻降低；(3)反向阻断时，相邻的P well区和栅电极接触的自洽屏蔽作用使得器件栅介质的电场大大降低，提高了器件的电场可靠性；(4)JFET沟槽底部被厚氧化物填充，降低了栅电极接触和漏电极金属接触的重叠面积，因此器件具有较小的米勒电荷，进一步的，通过栅电极接触的分离结构，使得栅电极接触和漏电极金属接触的重叠面积进一步减小，大大提高器件的动态转化性能。(5)所述的SiC基DMOSFET器件，相比于传统的DMOSFET器件，具有更高的巴俐加优值和更大的高频开关优值。

附图说明

下面参照附图结合实施例对本实用新型作进一步的说明。

图1是本实用新型的SiC基DMOSFET器件的制备流程图。

图2是本实用新型中SiC外延材料基片的结构示意图。

图3是本实用新型中制成p well区的结构示意图。

图4是本实用新型中制成n++型源区的结构示意图。

图5是本实用新型中制成p++型基区的结构示意图。

图6是本实用新型中制成JFET掺杂区的结构示意图。

图7是本实用新型中制成侧墙掩膜的结构示意图。

图8是本实用新型中制成第一沟槽的结构示意图。

图9是本实用新型中制成底部氧化物的结构示意图。

图10是本实用新型中制成栅氧化物的结构示意图。

图11是本实用新型的实施例一中制成栅电极接触的结构示意图。

图12是本实用新型的实施例一中制成绝缘物质层的结构示意图。

图13是本实用新型的实施例一中制成源电极接触与漏电极接触的结构示意图。

图14是本实用新型的实施例二中制成栅电极接触的结构示意图。

图15是本实用新型的实施例二中制成绝缘物质层的结构示意图。

图16是本实用新型的实施例二中制成源电极接触与漏电极接触的结构示意图。

图中标记表示：10、n++型衬底基片，20、n+型缓冲层，30、n-型漂移层，40、第一掩膜层，50、p well区，60、第一侧墙掩膜，70、n++型源区，71、p++型基区，80、第二掩膜层，90、JFET掺杂区，100、第二侧墙掩膜，110、第一沟槽，120、底部氧化物，121、栅氧化物，130、第一栅电极接触，131、第二栅电极接触，132、第二沟槽，140、绝缘物质层，150、源电极接触，160、漏电极接触。

具体实施方式

请参阅图1至图13，本实用新型的实施例一。

一种SiC基DMOSFET器件，包括SiC外延材料基片、有源掺杂区、JFET掺杂区90、JFET沟槽氧化物、栅电极接触、源电极接触150与漏电极接触160，所述SiC外延材料基片包括n++型衬底基片10、n+型缓冲层20与n-型漂移层30，所述n+型缓冲层20位于所述n++型衬底基片10的上表面，所述n-型漂移层30位于所述n+型缓冲层20的上表面，所述有源掺杂区包括pwell区50、n++型源区70与p++型基区71，所述n++型源区70内置于所述p well区50，所述p++型基区71内置于所述n++型源区70且与所述pwell区50连接；

复数个所述p well区50周期排列于所述n-漂移层的上表面，所述JFET掺杂区90位于相邻的所述p well区50之间，所述JFET掺杂区90开设有第一沟槽110，所述JFET沟槽氧化物覆盖于所述第一沟槽110、所述JFET掺杂区90以及所述p well区50，所述栅电极接触位于所述JFET沟槽氧化物的上表面，相邻的所述栅电极接触设有空隙，所述绝缘物质层140位于所述栅电极接触的上表面且填充所述空隙，所述源电极接触150位于所述绝缘物质层140的上表面、且向下穿透与所述n++型源区70以及所述p++型基区71连接，所述漏电极接触160位于所述n++型衬底基片10的下表面。

所述栅电极接触为多晶硅栅电极接触，所述源电极接触150为金属源电极接触，所述漏电极接触160为金属漏电极接触。实施例一的栅电极接触为第一栅电极接触130。

其中，周期排列是相邻的有源掺区之间有一定的间距，每个有源掺杂区按此间距往一定的方向排列。JFET沟槽氧化物包括底部氧化物120与栅氧化物121，底部氧化物120位于第一沟槽110的底部，栅氧化物121位于第一沟槽110的两侧以及覆盖于JFET掺杂区90与pwell区50的上表面。JFET掺杂区90为n+型掺杂区。按照掺杂浓度排列，n++型>n+型>n-型。

本实用新型的技术方案是从SiC基MOS栅介质电场、MOSFET器件导通电阻、米勒电荷等方面综合考虑，设计的SiC基DMOSFET器件具有T型栅结构，利用T型栅的自洽屏蔽作用，降低栅氧化物121电场并能有效保持JFET掺杂区90的低阻值。同时，通过T型栅和相邻Pwell区50之间的屏蔽作用，降低器件的米勒电荷，以提高SiC基DMOSFET器件的开关转换能力。

本实用新型的SiC基DMOSFET器件的JFET掺杂区90具有高掺杂层和刻蚀沟槽，栅电极接触具有T型结构；正向导通时，电子沿p well区50表面进入高掺杂层，并沿着第一沟槽110的侧壁进入漂移层，有效降低JFET电阻；反向阻断时，相邻P well和栅电极接触的自洽屏蔽作用有效保护栅氧化物121，使得器件栅介质电场大大降低，雪崩发生在器件体区的PN结处。本实用新型的SiC基DMOSFET器件具有较低的正向导通电阻和较高的反向阻断能力，且该器件的静态、动态工作可靠性得到提高。

本实施例的SiC基DMOSFET器件的制备方法，包括：

步骤S1、清洗SiC外延材料基片；

所述步骤S1中的SiC外延材料基片包括n++型衬底基片10、n+型缓冲层20、n-型漂移层30，所述n+型缓冲层20先形成于所述n++型衬底基片10的上表面，所述n-型漂移层30再形成于所述n+型缓冲层20的上表面；

对该SiC外延材料基片进行清洗，具体操作为：

a.依次用丙酮和乙醇超声清洗三遍，再用去离子水冲洗。

b.将将有机超声后的SiC外延材料基片放入放在浓硫酸和双氧水溶液中至少煮10min。

c.将煮过浓硫酸的SiC外延材料基片依次用一号液和二号液煮15min，再用去离子水冲洗干净后用氮气吹干待用。一号液为氨水、过氧化氢和去离子水的混合液，按体积比氨水︰过氧化氢︰去离子水＝1︰2︰5；二号液为盐酸、过氧化氢和去离子水的混合液，按体积比盐酸︰过氧化氢︰去离子水＝1︰2︰5。

d.将冲洗后的SiC外延材料基片放入稀释的氢氟酸内浸泡1min，氢氟酸按体积比氟化氢︰去离子水＝1:3，去除表面的氧化物，并用去离子水清洗，再烘干。

步骤S2、在所述n-型漂移层30的上表面自对准注入复数个呈周期排列的有源掺杂区；有源掺杂区包括p well区50、n++型源区70与p++型基区71；

请参阅图3，先在所述SiC外延材料基片的上表面自对准注入复数个呈周期排列的所述p well区50；具体地，利用化学气相沉积或者物理气相沉积，于n-型漂移层30上淀积掩膜层，此掩膜层可以是SiO₂或Si₃N₄或多晶硅或金属类物质，是利用光刻版A进行光刻图形化，形成注入第一掩膜层40；再利用离子注入等掺杂方法，于n-型漂移层30中制成p well区50，该p well区50的顶部掺杂浓度低于底部掺杂浓度，其中，顶部掺杂浓度为1×10¹⁶cm^-3～5×10¹⁷cm^-3，底部掺杂浓度为5×10¹⁷cm^-3～1×10¹⁹cm^-3。

请参阅图4，再于所述P well区50中形成所述n++型源区70；具体地，利用化学气相沉积或者物理气相沉积，淀积二次掩膜，该二次掩膜可以是SiO₂或Si₃N₄或多晶硅类物质，刻蚀该二次掩膜，形成第一侧墙掩膜60。该第一侧墙掩膜60还可以通过其他多晶硅氧化方式等现有技术获得。依据该第一侧墙掩膜60，利用离子注入等掺杂方法，于p well区50中制成n++型源区70，n++型源区70的掺杂浓度为1×10¹⁸cm^-3～1×10²⁰cm^-3。

请参阅图5，再于所述n++型源区70中形成所述p++型基区71，所述P++型基区71还与所述p well区50连接；具体地，光刻图形化形成掩膜层，利用离子注入等掺杂方法，于n++型源区70中制成p++型基区71，p++型基区7171的掺杂浓度为1×10¹⁹cm^-3～1×10²¹cm^-3。至此完成有源掺杂区的制备。

步骤S3、在相邻的所述有源掺杂区之间自对准注入JFET掺杂区90；

此步骤S3中的自对准注入操作与上述步骤S2中的自对准注入操作是采用相同的光刻版A，即：所需的掩膜版为同一光刻版反转图形获得。

请参阅图6，利用化学气相沉积或者物理气相沉积，于n-型漂移层30上淀积掩膜层，该掩膜层可以是SiO₂或Si₃N₄或多晶硅或金属类物质，采用光刻版A，形成注入第二掩膜层80，并利用离子注入等掺杂方法，制成JFET掺杂区90；JFET掺杂区90的掺杂浓度为2×10¹⁶cm^-3～2×10¹⁸cm^-3。

步骤S4、在所述JFET掺杂区90中自对准刻蚀第一沟槽110；

此步骤是在步骤S3自对准注入JFET掺杂区90的基础上，无需经过额外光刻掩膜版，通过自对准刻蚀获得。

参阅图7，利用化学气相沉积或者物理气相沉积，淀积二次掩膜，所述的二次掩膜可以是SiO₂或Si₃N₄或多晶硅类物质，刻蚀该二次掩膜，形成第二侧墙掩膜100。该第二侧墙掩膜100还可以通过其他多晶硅氧化方式等现有技术获得。

参阅图8，由物理、化学等蚀刻手段，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等方法，干法刻蚀SiC基片，所用到的刻蚀气体可以是SF₆/O₂、NF₃/Ar、CF₄、HBr、CHF₃/O₂、C₄F₈/O₂的气体或组合，其刻蚀条件为：ICP功率600W～1000W，偏压功率100W～300W，温度17℃～70℃，于JFET掺杂区90中形成第一沟槽110，此第一沟槽110位于相邻的p well区50之间；其中，第一沟槽110与p well区50之间保留一定宽度的JFET掺杂区90；第一沟槽110的深度小于或等于p well区50的厚度。

步骤S5、在所述第一沟槽110、所述JFET掺杂区90以及所述p well区50的上表面形成JFET沟槽氧化物；使用薄膜沉积技术和刻蚀技术。

参阅图9，去除步骤S4中的掩膜层，标准清洗SiC表面，然后激活前述步骤中的pwell区50、n++型源区70、p++型基区71、JFET掺杂区90，该激活方法包括采用碳膜、AlN膜覆盖，SiH₄抑制等方法，并在1400℃～1800℃的高温，压力为600-700Torr的条件下，退火10-30分钟。

再做牺牲氧处理，并标准清洗SiC表面，利用物理气相沉积、化学气相沉积、原子层沉积等薄膜沉积技术，填充第一沟槽110，填充所用的物质可以是二氧化硅、氮化硅等介质，所述填充物质完全覆盖第一沟槽110的内部以及SiC基片上部，且具有平坦化表面。

由物理、化学等蚀刻手段，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，干法刻蚀上述的填充物质，最终在第一沟槽110的底部形成一定厚度的底部氧化物120，该底部氧化物120的厚度为300nm～800nm，所用到的刻蚀气体可以是SF₆/O₂、NF₃/Ar、CF₄、CHF₃/O₂、C₄F₈/O₂等的气体或组合。

再参阅图10，有机、无机清洗SiC基片，利用热氧化处理并氧化后退火的方法，在1100℃～1300℃的条件下干氧氧化半小时左右，并在1200℃～1300℃的温度和NO气氛条件下退火1～3小时，此退火气氛不仅仅是NO，也可以是POCl₃，H₂，N₂O，P₂O₅，Sb+NO等，最终获得栅氧化物121，该栅氧化物121也可以通过物理或化学气相沉积或原子层沉积等方法获得。

JFET沟槽氧化物包括底部氧化物120与栅氧化物121。

步骤S6、在所述JFET沟槽氧化物的上表面形成栅电极接触；

参阅图11，利用物理气相沉积、化学气相沉积、原子层沉积等薄膜沉积技术，在已形成的JFET沟槽氧化物的表面上填充高掺杂多晶硅。再利用光刻掩膜以及物理、化学等蚀刻手段，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，干法刻蚀所沉积的高掺杂多晶硅，最终在底部氧化物120和栅氧化物121表面制成栅电极接触。

步骤S7、在所述栅电极接触的上表面形成绝缘物质层140，所述绝缘物质层140开设有接触通孔，在所述绝缘物质层140的上表面形成源电极接触150，所述源电极接触150通过接触通孔与所述有源掺杂区连接；

参阅图12，利用物理气相沉积、化学气相沉积、原子层沉积等薄膜沉积技术，在已形成栅电极接触的SiC基片上淀积绝缘物质层140，该绝缘物质层140具有平台化表面。

参阅图13，利用光刻图形化，由物理、化学等蚀刻手段，干法刻蚀绝缘物质层140，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，形成接触通孔，所述干法刻蚀的刻蚀气体可以是SF₆/O₂、NF₃/Ar、CF₄、CHF₃/O₂、C₄F₈/O₂等的气体组合；利用电子束蒸发或溅射等薄膜沉积方法，依次淀积Ni、Ti、Al的多层金属，剥离形成源电极接触150。

步骤S8、在所述n++型衬底基片10的下表面形成漏电极接触160。

再参阅图13，在已形成的SiC基片正面涂光刻胶保护，并用稀释的HF去除n++型衬底基片10背面的氧化层，利用电子束蒸发或溅射等薄膜沉积方法在背面淀积金属层，该金属层可以是AlTi、Ni、TiW、AlTi等金属或其组合，制成漏电极接触160，再去除正面光刻胶。

在900℃～1100℃的温度范围，氮气或者氩气条件退火源电极接触150、漏电极接触160，使其形成欧姆接触。用电子束蒸发或溅射等薄膜沉积方法，在SiC基片正面淀积较厚金属层，形成接触互连。

请参阅图14至图16，本实用新型的实施例二。

在本实用新型的SiC基DMOSFET器件中，所述栅电极接触开设有第二沟槽132，所述第二沟槽132位于所述第一沟槽110，所述绝缘物质层140填充所述第二沟槽132。实施例二中的栅电极接触为第二栅电极接触131。

本实施例的SiC基DMOSFET器件的制备方法，其中步骤S1至步骤S5以及其他未述部分请参考本实用新型的实施例一。

步骤S6、在所述JFET沟槽氧化物的上表面形成栅电极接触；

步骤S6-1、在所述第一沟槽110的位置，对所述栅电极接触进行刻蚀，形成第二沟槽132，所述第二沟槽132的深度向下伸至所述JFET沟槽氧化物；

参阅图14，利用物理气相沉积、化学气相沉积、原子层沉积等薄膜沉积技术，在已形成JFET沟槽氧化物的表面上填充高掺杂多晶硅。再利用光刻掩膜以及物理、化学等蚀刻手段，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，干法刻蚀所沉积的高掺杂多晶硅，形成第二沟槽132，最终在栅氧化物121表面制成栅电极接触，其中，底部氧化物120表面之上和第二沟槽132中没有栅电极接触。

步骤S7-1、所述绝缘物质层140还填充所述第二沟槽132。

参阅图15，利用物理气相沉积、化学气相沉积、原子层沉积等薄膜沉积技术，在已形成栅电极接触的SiC基片上淀积绝缘物质层140，该绝缘物质层140同时填充第二沟槽132，具有平台化表面。

参阅图16，利用光刻图形化，由物理、化学等蚀刻手段，干法刻蚀绝缘物层，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，形成接触通孔，所述干法刻蚀的刻蚀气体可以是SF₆/O₂、NF₃/Ar、CF₄、CHF₃/O₂、C₄F₈/O₂等的气体组合；光刻图形化，利用电子束蒸发或溅射等薄膜沉积方法，依次淀积Ni、Ti、Al的多层金属，剥离形成源电极接触150。

步骤S8、在所述n++型衬底基片10的下表面形成漏电极接触160。

再参阅图16，在SiC基片正面涂光刻胶保护，并用稀释的HF去除n++型衬底基片10背面的氧化层，利用电子束蒸发或溅射等薄膜沉积方法在背面淀积金属层，所述的金属层可以是AlTi、Ni、TiW、AlTi等金属或它们的组合，制成漏电极接触160，再去除正面光刻胶。

以上的具体实施例所采用的基片材料并不局限于SiC材料，还可以包括硅、氮化镓、氧化镓、金刚石等电力电子半导体材料。当采用其他半导体材料作为基片时，其最终所制成的具有低导通电阻和米勒电荷的DMOSFET器件及制备方法均应包含在本公开的保护范围之内。

以上所述的具体实施例所采用的栅氧化物121材料并不局限于SiO2，还可以是其他氧化物材料如Al₂O₃、Si_xN_y(x，y为元素比)以及AlN、AlON、HfO₂等高k介质材料以及它们的组合。

需要说明的是，实施例中提到的方向用语，例如“上”、“下”、等，仅是参考附图的方向，并非用来限制本公开的保护范围。贯穿附图，相同的元素由相同或相近的附图标记来表示。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。

以上所述的具体实施例，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims

1.一种SiC基DMOSFET器件，其特征在于：包括SiC外延材料基片、有源掺杂区、JFET掺杂区、JFET沟槽氧化物、栅电极接触、源电极接触与漏电极接触，所述SiC外延材料基片包括n++型衬底基片、n+型缓冲层与n-型漂移层，所述n+型缓冲层位于所述n++型衬底基片的上表面，所述n-型漂移层位于所述n+型缓冲层的上表面，所述有源掺杂区包括p well区、n++型源区与p++型基区，所述n++型源区内置于所述p well区，所述p++型基区内置于所述n++型源区且与所述p well区连接；

复数个所述p well区周期排列于所述n-漂移层的上表面，所述JFET掺杂区位于相邻的所述p well区之间，所述JFET掺杂区开设有第一沟槽，所述JFET沟槽氧化物覆盖于所述第一沟槽、所述JFET掺杂区以及所述p well区，所述栅电极接触位于所述JFET沟槽氧化物的上表面，相邻的所述栅电极接触设有空隙，绝缘物质层位于所述栅电极接触的上表面且填充所述空隙，所述源电极接触位于所述绝缘物质层的上表面、且向下穿透与所述n++型源区以及所述p++型基区连接，所述漏电极接触位于所述n++型衬底基片的下表面。

2.如权利要求1所述的一种SiC基DMOSFET器件，其特征在于：所述栅电极接触开设有第二沟槽，所述第二沟槽位于所述第一沟槽，所述绝缘物质层填充所述第二沟槽。

3.如权利要求1所述的一种SiC基DMOSFET器件，其特征在于：所述栅电极接触为多晶硅栅电极接触，所述源电极接触为金属源电极接触，所述漏电极接触为金属漏电极接触。