CN108417617B - 碳化硅沟槽型MOSFETs及其制备方法 - Google Patents

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Abstract

本公开提供了一种碳化硅沟槽型MOSFETs及其制备方法。所述MOSFETs的栅电极接触位于主沟槽侧壁，沟槽底部形成源电极金属接触，正向导通时，电子自下而上流经沟槽侧壁反型层，形成与传统沟槽型MOSFETs不同的逆向导通沟道；反向阻断时，沟槽底部的源电极金属接触有效屏蔽器件体区的高电场，使得器件栅介质电场大大降低，雪崩发生在器件体区的PN结处，所制备的碳化硅沟槽型MOSFETs具有较低的正向导通电阻和较高的反向阻断能力，且器件的静态、动态工作可靠性得到提高。

Description

碳化硅沟槽型MOSFETs及其制备方法
技术领域
本发明涉及一种碳化硅沟槽型金属-氧化物-半导体场效应晶体管(MOSFET)的结构及其制备方法，具体涉及一种具有逆向导通沟道的碳化硅沟槽型MOSFETs的制作方法。
背景技术
碳化硅MOSFET是目前发展最快的宽禁带功率半导体器件，碳化硅物理和电学特性相比于传统的硅材料具有明显的优势，在节能减排方面占据极其重要的地位。其中垂直型碳化硅沟槽栅结构的MOSFET，其沟道表面为非极性面且具有更高的迁移率和更高的元胞集成度，使得碳化硅沟槽型MOSFET成为下一代电力电子器件的重点研究对象，可广泛应用于电动汽车、充电桩、不间断电源及智能电网等领域。
然而，一方面碳化硅沟槽型MOSFET的沟道载流子迁移率仍然远低于碳化硅体材料的迁移率，因而降低了器件的导通特性；另一方面由于碳化硅的临界击穿电场较大，使得栅介质中的电场急剧升高，特别是沟槽槽角的二维电场集中现象较为严重，这使得碳化硅MOSFET工作在高频、高温、高功率状态下的栅介质可靠性大大降低，因而不利于器件的长期稳定性工作。
发明内容
(一)要解决的技术问题
基于上述问题，本公开提供一种碳化硅沟槽型MOSFETs，以缓解现有技术中碳化硅MOSFET器件导致的导通特性降低，可靠性降低等问题。
(二)技术方案
根据本公开的一个方面，提供一种碳化硅沟槽型MOSFETs，其中，包括：n++型碳化硅衬底基片；n+型缓冲层，生长于所述n++型碳化硅衬底基片之上；n-漂移层，生长于所述n+型缓冲层之上；n型电流传输层，生长于所述n-漂移层之上，其中包括p型沟道层，p+型屏蔽层，n++型源区导电层，以及p++型基区导电层；主沟槽区，包括栅氧化层和设置在栅氧化层表面的栅电极接触；以及漏电极金属接触，设置于n++型碳化硅衬底基片的下表面，材料为AlTi、Ni、TiW或AlTi，用于与外接部件形成欧姆接触。
在本公开的一些实施例中，所述主沟槽区还包括主沟槽，主沟槽底面位于p+型屏蔽层的上表面之上，n++型源区导电层的上表面之下；底部绝缘层，位于主沟槽底部，底部绝缘层的厚度为300～800nm，材料为二氧化硅、氮化硅等；内绝缘物质，完全覆盖栅电极接触和栅氧化层，材料为二氧化硅、氮化硅等绝缘介质，表面平坦化；接触通孔，位于主沟槽中央，宽度小于主沟槽两侧的栅电极接触之间距离，下表面位置与主沟槽下表面齐平；源电极金属接触，位于接触通孔底部，n++型源区导电层和p++型基区导电层之上，材料为AlTi、Ni、TiW、AlTi等金属组合；以及源区金属pad 58，设置于源电极金属接触之上，材料为Al，填充于接触通孔中和内绝缘物质水平表面的上部，且保持与栅电极接触绝缘。
在本公开的一些实施例中，其中，所述栅氧化层，生成于n型电流传输层的上表面以及主沟槽内的两侧壁表面。
在本公开的一些实施例中，其中，栅电极接触，紧贴设置于栅氧化层表面，下部紧贴底部绝缘层的上表面，顶端高于P型沟道层的上表面，材料为高掺杂多晶硅；当栅电极接触的顶端不高于所述n型电流传输层的上表面时，所述栅电极接触设置于主沟槽内两侧壁处的栅氧化层表面；当栅电极接触延展出主沟槽时，所述栅电极接触设置于主沟槽内两侧壁处的栅氧化层表面和主沟槽外的n型电流传输层的上表面的栅氧化层表面。
在本公开的一些实施例中，其中，所述p型沟道层，掺杂浓度范围为1×1016cm-3～1×1018cm-3，其上表面距离n型电流传输层的上表面的距离为0.0～0.7μm；所述p+型屏蔽层，掺杂浓度范围1×1018cm-3～1×1020cm-3，其上表面紧贴所述p型沟道层的下表面设置，且p+型屏蔽层的上表面距离p型沟道层的上表面的距离为0.3～1μm；所述n++型源区导电层，掺杂浓度范围5×1019cm-3～1×1020cm-3，其整体同时处于p型沟道层和p+型屏蔽层之中，其上表面低于p型沟道层的上表面，其下表面高于p+屏蔽层的下表面；以及所述p++型基区导电层，掺杂浓度范围1×1020cm-3～1×1021cm-3，其下表面与n++型源区导电层的下表面紧贴设置，上表面与p型沟道层的上表面紧贴设置。
根据本公开的另一个方面，还提供一种碳化硅沟槽型MOSFETs的制备方法，用于制备上述权利要求1至5中任意一项所述的碳化硅沟槽型MOSFETs，所述制备方法包括：
步骤A：制作碳化硅外延片基材；在n++型碳化硅衬底基片自下而上依次外延生长n+型缓冲层、n-漂移层、n型电流传输层；
步骤B：在n型电流传输层中制作有源区掺杂；
步骤C：在n型电流传输层及其上部制作主沟槽区的接触通孔；
步骤D：制作源电极金属接触和漏电极金属接触；以及
步骤E：制作源区金属pad；所述源区金属pad完全覆盖接触通孔并与栅电极接触绝缘。
在本公开的一些实施例中，其中，所述步骤B包括：
子步骤B1：于n型电流传输层中制成自上而下的p型沟道层和p+型屏蔽层；
子步骤B2：于p型沟道层和p+型屏蔽层中制成n++型源区导电层，其整体同时处于p型沟道层和p+型屏蔽层之中，其上表面低于p型沟道层的上表面，其下表面高于p+屏蔽层的下表面；以及
子步骤B3：于p型沟道层和n++型源区导电层中制成p++型基区导电层，其下表面与n++型源区导电层的下表面紧贴设置，上表面与p型沟道层的上表面紧贴设置。
在本公开的一些实施例中，其中，所述步骤C包括：
子步骤C1：激活所述步骤B中的离子注入掺杂；
子步骤C2：制作主沟槽，其中，主沟槽底面位于p+型屏蔽层的上表面之上，n++型源区导电层的上表面之下；
子步骤C3：填充主沟槽，填充物质可以是二氧化硅、氮化硅；
子步骤C4：干法刻蚀子步骤C3中的所述填充物质，最终在主沟槽底部制成底部绝缘层，底部绝缘层的厚度为300nm～800nm；
子步骤C5，清洗碳化硅基片并制得栅氧化层；
子步骤C6，在栅氧化层表面制成栅电极接触，其中，栅电极接触紧贴设置于栅氧化层表面，下部紧贴底部绝缘层的上表面，顶端高于P型沟道层的上表面；当栅电极接触完全设置在主沟槽内部时，将栅电极接触制成于主沟槽内的两侧壁处的栅氧化层表面；以及
子步骤C7：在已形成栅电极接触的主沟槽中及n型电流传输层的上部填充内绝缘物质，干法刻蚀内绝缘物质制成接触通孔。
在本公开的一些实施例中，其中，所述步骤C中的子步骤C6，当栅电极接触延展出主沟槽设置时，将栅电极接触制成于主沟槽内的两侧壁处的栅氧化层表面和主沟槽外的n型电流传输层的上表面的栅氧化层的表面。
在本公开的一些实施例中，其中，所述步骤B中制备有源区掺杂，可直接紧贴n型电流传输层的上表面下制作有源区掺杂。
(三)有益效果
从上述技术方案可以看出，本公开提供的碳化硅沟槽型MOSFETs至少具有以下有益效果之一或其中的一部分：
(1)由于沟槽底部p型屏蔽层的阻挡作用，器件的沟道区掺杂可以进一步降低，提高了载流子迁移率；
(2)器件的载流子迁移率提高使得导通性能增强；
(3)反向阻断时，沟槽底部的源电极金属接触能有效屏蔽器件体区的高电场，使得器件栅介质的电场大大降低；
(4)器件栅介质的电场的降低使器件的阻断工作可靠性得到提高；
(5)沟槽底部被p型屏蔽层包围，减小了栅电极接触和漏电极金属接触的重叠面积，因此器件具有较小的米勒电荷。
(6)所述的碳化硅沟槽型MOSFETs，相比于传统的沟槽型MOSFETs，具有更高的巴俐加优值和更小的动态开关损耗。
附图说明
图1是本公开提供的碳化硅沟槽型MOSFETs的结构示意图。
图2是本公开提供的制备碳化硅沟槽型MOSFETs方法的流程图。
图3是所述制备方法中步骤A所制备的碳化硅外延片基材的结构示意图。
图4是所述制备方法中步骤B中子步骤B1后，加工完p型沟道层和p+型屏蔽层的结构示意图。
图5是所述制备方法中步骤B中子步骤B2后，加工完n++型源区导电层的结构示意图。
图6是所述制备方法中步骤B中子步骤B3后，加工完p++型基区导电层的结构示意图。
图7是所述制备方法中步骤C中子步骤C2后，加工完主沟槽的结构示意图。
图8是所述制备方法中步骤C中子步骤C3后，主沟槽内部及n型电流传输层上部填充完物质的结构示意图。
图9是所述制备方法中步骤C中子步骤C4后，主沟槽底部制成底部绝缘层的结构示意图。
图10是所述制备方法中步骤C中子步骤C5后，制成栅氧化层的结构示意图。
图11是所述制备方法中步骤C中子步骤C6中，在栅氧化层的表面上填充完高掺杂多晶硅的结构示意图。
图12是所述制备方法中步骤C中子步骤C6后，在主沟槽内部两侧壁的栅氧化层表面制成栅电极接触的结构示意图。
图13是所述制备方法中步骤C中子步骤C7中，在已形成栅电极接触的主沟槽中及n型电流传输层的上部填充完内绝缘物质的结构示意图。
图14是所述制备方法中步骤C中子步骤C7后，制成接触通孔的结构示意图。
图15是所述制备方法中步骤D中子步骤D1后，制成源电极金属接触和漏电极金属接触的结构示意图。
图16是所述制备方法中步骤E后，制成碳化硅沟槽型MOSFETs的结构示意图。
图17是所述制备方法中步骤C中子步骤C6后，在主沟槽内的两侧壁处的栅氧化层表面和主沟槽外的n型电流传输层的上表面的栅氧化层的表面制成栅电极接触，再继续进行步骤D，E所制成的碳化硅沟槽型MOSFETs的结构示意图。
图18是所述步骤B中直接紧贴n型电流传输层的上表面下制作有源区掺杂，然后直接进行步骤C，D和E所制成的碳化硅沟槽型MOSFETs的结构示意图。
【附图中本公开实施例主要元件符号说明】
10-n++型碳化硅衬底基片；20-n+型缓冲层；30-n-漂移层；
40-n型电流传输层；
41-p型沟道层；42-p+型屏蔽层；
43-n++型源区导电层；44-p++型基区导电层；
50-主沟槽区；
51-主沟槽；52-底部绝缘层；
53-栅氧化层；54-栅电极接触；
55-内绝缘物质；56-接触通孔；
57-源电极金属接触；58-源区金属pad；
60-漏电极金属接触。
具体实施方式
本公开中，提供一种具有逆向导通沟道的碳化硅沟槽型MOSFETs的器件及制备方法。器件栅电极接触位于主沟槽侧壁，沟槽底部形成源电极金属接触，正向导通时，电子自下而上流经沟槽侧壁反型层，形成与传统沟槽型MOSFETs不同的逆向导通沟道；反向阻断时，沟槽底部的源电极金属接触有效屏蔽器件体区的高电场，使得器件栅介质电场大大降低，雪崩发生在器件体区的PN结处。所制备的碳化硅沟槽型MOSFETs具有较低的正向导通电阻和较高的反向阻断能力，且器件的静态、动态工作可靠性得到提高。
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
在本公开的一个示例性实施例中，提供了一种碳化硅沟槽型MOSFETs，图1本实施例提供的一种碳化硅沟槽型MOSFETs的结构示意图，如图1所示，本公开提供的碳化硅沟槽型MOSFETs，包括：
n++型碳化硅衬底基片10；n+型缓冲层20；n-漂移层30；n型电流传输层40；主沟槽区50；以及漏电极金属接触60；
以下分别对本公开提供的碳化硅沟槽型MOSFETs的各个组成部分进行详细说明。
如图1所示，本公开提供的碳化硅沟槽型MOSFETs，其中，所述n型电流传输层40包括：
p型沟道层41，掺杂浓度范围为1×1016cm-3～1×1018cm-3，其上表面距离n型电流传输层40的上表面的距离为0.0～0.7μm；
p+型屏蔽层42，掺杂浓度范围1×1018cm-3～1×1020cm-3，其上表面紧贴所述p型沟道层41的下表面设置，且p+型屏蔽层42的上表面距离p型沟道层41的上表面的距离为0.3～1μm；
n++型源区导电层43，掺杂浓度范围5×1019cm-3～1×1020cm-3，其整体同时处于p型沟道层41和p+型屏蔽层42之中，其上表面低于p型沟道层41的上表面，其下表面高于p+屏蔽层42的下表面；以及
p++型基区导电层44，掺杂浓度范围1×1020cm-3～1×1021cm-3，其下表面与n++型源区导电层43的下表面紧贴设置，上表面与p型沟道层41的上表面紧贴设置。
如图1所示，本公开提供的碳化硅沟槽型MOSFETs，其中，所述主沟槽区50包括：
主沟槽51，主沟槽51底面位于p+型屏蔽层42的上表面之上，n++型源区导电层43的上表面之下；
底部绝缘层52，位于主沟槽51底部，底部绝缘层52的厚度为300～800nm，材料为二氧化硅、氮化硅等；
栅氧化层53，生成于n型电流传输层40的上表面以及主沟槽51内的两侧壁表面；
栅电极接触54，紧贴设置于栅氧化层53表面，下部紧贴底部绝缘层52的上表面，顶端高于P型沟道层41的上表面，材料为高掺杂多晶硅；当栅电极接触54的顶端不高于所述n型电流传输层40的上表面时，所述栅电极接触54设置于主沟槽51内两侧壁处的栅氧化层53表面；当栅电极接触54延展出主沟槽51时，所述栅电极接触54设置于主沟槽51内两侧壁处的栅氧化层53表面和主沟槽51外的n型电流传输层40的上表面的栅氧化层53表面；
内绝缘物质55，覆盖底部绝缘层52、栅电极接触54和栅氧化层53，材料为二氧化硅、氮化硅等绝缘介质，表面平坦化；
接触通孔56，位于主沟槽中央，宽度小于主沟槽51两侧的栅电极接触54之间距离，下表面位置与主沟槽51下表面齐平；
源电极金属接触57，位于接触通孔底部，n++型源区导电层43和p++型基区导电层44之上，材料为AlTi、Ni、TiW、AlTi等金属组合；以及
源区金属pad 58，设置于源电极金属接触57之上，材料为Al，填充于接触通孔56中和内绝缘物质55水平表面的上部，且保持与栅电极接触54绝缘。
如图1所示，本公开提供的碳化硅沟槽型MOSFETs，其中，还包括漏电极金属接触60，设置于n++型碳化硅衬底基片10的下表面，材料为AlTi、Ni、TiW或AlTi等。
在本公开中还提供一种碳化硅沟槽型MOSFETs的制备方法方法，用于制备以上所述的碳化硅沟槽型MOSFETs。
图2为所述制备方法的步骤示意图，如图2所示，所述制备方法包括：
步骤A：制作碳化硅外延片基材；包括，在n++型碳化硅衬底基片10自下而上依次外延生长n+型缓冲层20、n-漂移层30、n型电流传输层40；
步骤B：在n型电流传输层40中制作有源区掺杂，包括：
子步骤B1：于n型电流传输层40上淀积注入掩膜，光刻图形化，并利用离子注入等掺杂方法，于n型电流传输层40中制成自上而下的p型沟道层41和p+型屏蔽层42；
所述子步骤B1，其中p型沟道层41，掺杂浓度范围为1×1016cm-3～1×1018cm-3，其上表面距离n型电流传输层40的上表面的距离为0～0.7μm；p+型屏蔽层42，掺杂浓度范围1×1018cm-3～1×1020cm-3，其上表面距离p型沟道层41的上表面的距离为0.3～1μm；
子步骤B2：利用光刻转移图形，形成注入掩膜层，并利用离子注入等掺杂方法，于p型沟道层41和p+型屏蔽层42中制成n++型源区导电层43；
所述子步骤B2，其中，n++型源区导电层43，掺杂浓度范围5×1019cm-3～1×1020cm-3，其整体同时处于p型沟道层41和p+型屏蔽层42之中，其上表面低于p型沟道层41的上表面，其下表面高于p+屏蔽层42的下表面；
子步骤B3：利用光刻转移图形，形成注入掩膜层，并利用离子注入等掺杂方法，于p型沟道层41和n++型源区导电层43中制成p++型基区导电层44；
所述子步骤B3，其中，p++型基区导电层44，掺杂浓度范围1×1020cm-3～1×1021cm-3，其下表面与n++型源区导电层43的下表面紧贴设置，上表面与p型沟道层41的上表面紧贴设置。
步骤C：在n型电流传输层40及其上部制作主沟槽区50的接触通孔56，包括：
子步骤C1：去除步骤B中的注入掩膜层，清洗碳化硅表面，然后激活前述步骤B中的离子注入掺杂，去除覆盖于碳化硅表面的碳膜、AlN膜等，标准清洗碳化硅表面；
所述子步骤C1，其中采用碳膜、AlN膜覆盖、硅烷抑制等方法在1600℃～1800℃的高温，压力为600-700Torr的条件下，退火10-30分钟激活步骤B中的离子注入掺杂；
子步骤C2：制作主沟槽51，于n型电流传输层40上淀积一定厚度的二氧化硅或多晶硅或金属介质形成阻挡层，光刻图形化，干法刻蚀该阻挡层，利用该阻挡层，由物理、化学等蚀刻手段，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，干法刻蚀碳化硅基片，形成主沟槽51；
所述子步骤C2，其中，刻蚀气体可以是SF6/O2、NF3/Ar、CF4、HBr、CHF3/O2、C4F8/O2的气体或组合，刻蚀条件为：ICP功率600W～1000W，偏压功率100W～300W，温度15℃～70℃；
所述子步骤C2，其中，主沟槽51底面位于p+型屏蔽层42的上表面之上，n++型源区导电层43的上表面之下；
所述子步骤C2，其中，在1200℃～1700℃的温度范围，氢气或氩气气氛中退火碳化硅基片，以达到对主沟槽51进行修复的目的，降低主沟槽80侧壁的界面粗糙度及相关的界面缺陷；
子步骤C3：利用物理气相沉积、化学气相沉积、原子层沉积等薄膜沉积技术，填充主沟槽51，填充物质可以是二氧化硅、氮化硅等介质，所述填充物质完全覆盖主沟槽51内部及n型电流传输层40上部，且具有平坦化表面；
子步骤C4：由物理、化学等蚀刻手段，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，干法刻蚀子步骤C3中的所述填充物质，最终在主沟槽51底部形成一定厚度的底部绝缘层57，底部绝缘层57的厚度为300nm～800nm；
所述子步骤C4，其中，刻蚀气体可以是SF6/O2、NF3/Ar、CF4、CHF3/O2、C4F8/O2等的气体或组合；
子步骤C5，有机、无机清洗碳化硅基片，利用物理或化学气相沉积、高温热氧化并氧化后退火、原子层沉积等方法，最终获得栅氧化层53；
所述子步骤C5，其中，先依次用丙酮和乙醇超声清洗，再用去离子水冲洗；将有机超声后的SiC基片放在浓硫酸和双氧水溶液中至少煮10min；将煮过浓硫酸的碳化硅基片依次用一号液和二号液分别煮10min以上，再用去离子水冲洗干净后用氮气吹干待用，一号液为氨水、过氧化氢和去离子水的混合液，二号液为盐酸、过氧化氢和去离子水的混合液；
所述子步骤C5，其中，经过标准清洗(RCA)的SiC基片需在1100℃左右的湿氧环境下氧化半个小时左右形成牺牲氧化层，并由稀释的HF超声漂洗去除所述牺牲氧化层；
所述子步骤C5，其中，在1100℃～1300℃的条件下干氧氧化半小时左右，并在1200℃～1300℃的温度和NO气氛条件下退火1～3小时，所述的退火气氛不仅仅是NO，也可以是POCl3，H2，N2O，P2O5，Sb+NO等，最终获得的栅氧化层53；
所述子步骤C5，作为选择，栅氧化层53的形成方法也可以是通过原子层沉积等方法制得；
子步骤C6，利用物理气相沉积、化学气相沉积、原子层沉积等薄膜沉积技术，在已形成的栅氧化层53的表面上和主沟槽51中填充高掺杂多晶硅。再利用物理、化学等蚀刻手段，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，干法刻蚀所沉积的高掺杂多晶硅，最终在栅氧化层53表面制成栅电极接触54；
所述子步骤C6，其中，栅电极接触54，紧贴设置于栅氧化层53表面，下部紧贴底部绝缘层52的上表面，顶端高于P型沟道层41的上表面；
所述子步骤C6，其中，当栅电极接触54完全设置在主沟槽51内部时，所述栅电极接触54位于于主沟槽51内的两侧壁处的栅氧化层53表面；
所述子步骤C6，其中，填充高掺杂多晶硅时，要使高掺杂多晶硅完全覆盖底部绝缘层52和栅氧化层53并具有平坦化表面；
所述子步骤C6，其中，刻蚀时所使用的刻蚀气体为SF6/O2、NF3/Ar、CF4、CHF3/O2、C4F8/O2气体或组合。
子步骤C7：利用物理气相沉积、化学气相沉积、原子层沉积等薄膜沉积技术，在已形成栅电极接触54的主沟槽51中及n型电流传输层40的上部填充内绝缘物质55。再光刻图形化，由物理、化学等蚀刻手段，干法刻蚀内绝缘物质55，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，最终制成接触通孔56；
所述子步骤C7，其中，所述的内绝缘物质55可以是二氧化硅、氮化硅等绝缘介质，所述内绝缘物质55完全覆盖侧墙底部绝缘层52、栅电极接触54和栅氧化层53，并具有平坦化表面；
所述子步骤C7，其中，所述干法刻蚀的刻蚀气体可以是SF6/O2、NF3/Ar、CF4、CHF3/O2、C4F8/O2等的气体组合；
所述子步骤C7，其中，接触通孔56，位于主沟槽51中央，宽度小于两侧栅电极接触54之间距离，下表面位置与主沟槽51下表面齐平。
步骤D：制作源电极金属接触57和漏电极金属接触60；
子步骤D1：光刻图形化，利用电子束蒸发或溅射等薄膜沉积方法，依次淀积Ni、Ti、Al的多层金属，剥离形成源电极金属接触57；
所述子步骤D1，其中，所述源电极金属接触57位于接触通孔56底部，紧贴设置于n++型源区导电层43和p++型基区导电层44之上，制备材料为AlTi、Ni、TiW、AlTi等金属或组合；
子步骤D2：碳化硅基片正面涂光刻胶保护，并用稀释的HF去除n++型碳化硅衬底基片10背面的氧化层，利用电子束蒸发或溅射等薄膜沉积方法在背面淀积Ni金属层制成漏电极金属接触60，再去除正面光刻胶；
所述子步骤D2，其中，作为选择，所述的漏电极金属接触60，制备材料为是AlTi、Ni、TiW、AlTi等金属或组合；
子步骤D3：在900℃～1100℃的温度范围，氮气或者氩气条件退火源电极金属接触57、漏电极金属接触60，使其形成欧姆接触。以及
步骤E：制作源区金属pad 58；
用电子束蒸发或溅射等薄膜沉积方法，在接触通孔56中和内绝缘物质55水平表面的上部淀积较厚金属A1层，光刻图形化，互连形成源区金属pad 58；
所述步骤E，其中，源区金属pad 58完全覆盖接触通孔56并与栅电极接触54绝缘。
所述步骤C中的子步骤C6，其中，当栅电极接触54延展出主沟槽51设置时，所述栅电极接触54设置于主沟槽51内的两侧壁处的栅氧化层表面和主沟槽51外的n型电流传输层40的上表面的栅氧化层53的表面，再继续进行步骤D，E制成所述碳化硅沟槽型MOSFETs，如图17所示。
需要说明的是，所述步骤B中制备有源区掺杂，也可先紧贴n型电流传输层40的上表面下制作有源区掺杂，然后在n型电流传输层40的上表面上部外延生成一定厚度的与n型电流传输层40材料完全相同的结构，再继续进行步骤C，D和E制成碳化硅沟槽型MOSFETs。
还需要说明的是，所述步骤B制备有源区掺杂，也可直接紧贴n型电流传输层40的上表面下制作有源区掺杂，然后直接进行步骤C，D和E制成所述碳化硅沟槽型MOSFETs，如图18所示。
经过以上步骤A，B，C，D和E后就完成了碳化硅沟槽型MOSFETs裸片器件的制备，所述碳化硅沟槽型MOSFETs正向导通时的电子流通方向如图1、图16、图17和图18中的点线箭头所示，其区别于传统的沟槽型MOSFET导通模式，是一种逆向导通沟道的沟槽型MOSFETs。
以上所述的具体实施例所采用的基片材料并不局限于碳化硅材料，还可以包括硅、氮化镓、氧化镓、金刚石等电力电子半导体材料。当采用其他半导体材料作为基片时，其最终所制成的沟槽型MOSFETs及制备方法均应包含在本公开的保护范围之内。
依据以上描述，本领域技术人员应当对本公开碳化硅沟槽型MOSFETs及其制备方法有了清楚的认识。
综上所述，本公开提供的碳化硅沟槽型MOSFETs及其制备方法，器件栅电极接触位于主沟槽侧壁，沟槽底部形成源电极金属接触，正向导通时，电子流向为自下而上(如图1、图16、图17及图18中的点线箭头所示)形成与传统沟槽型MOSFETs不同的逆向导通沟道；反向阻断时，沟槽底部的源电极金属接触能有效屏蔽器件体区的高电场，使得器件栅介质电场大大降低，雪崩发生在器件体区的PN结处。所制备的碳化硅沟槽型MOSFETs具有较低的正向导通电阻和较高的反向阻断能力，且器件的静态、动态工作可靠性得到提高。
还需要说明的是，实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本公开的保护范围。贯穿附图，相同的元素由相同或相近的附图标记来表示。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。
并且图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。另外，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。
除非有所知名为相反之意，本说明书及所附权利要求中的数值参数是近似值，能够根据通过本公开的内容所得的所需特性改变。具体而言，所有使用于说明书及权利要求中表示组成的含量、反应条件等等的数字，应理解为在所有情况中是受到「约」的用语所修饰。一般情况下，其表达的含义是指包含由特定数量在一些实施例中±10％的变化、在一些实施例中±5％的变化、在一些实施例中±1％的变化、在一些实施例中±0.5％的变化。
再者，单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。
此外，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。
本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。并且，在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。
类似地，应当理解，为了精简本公开并帮助理解各个公开方面中的一个或多个，在上面对本公开的示例性实施例的描述中，本公开的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本公开要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，公开方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本公开的单独实施例。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (9)

1.一种碳化硅沟槽型MOSFETs，其中，包括：
n++型碳化硅衬底基片(10)；
n+型缓冲层(20)，生长于所述n++型碳化硅衬底基片(10)之上；
n-漂移层(30)，生长于所述n+型缓冲层(20)之上；
n型电流传输层(40)，生长于所述n-漂移层(30)之上，其中包括p型沟道层(41)，p+型屏蔽层(42)，n++型源区导电层(43)，以及p++型基区导电层(44)；所述p+型屏蔽层(42)，其上表面紧贴所述p型沟道层(41)的下表面设置；所述n++型源区导电层(43)，其整体同时处于p型沟道层(41)和p+型屏蔽层(42)之中，其上表面低于p型沟道层(41)的上表面，其下表面高于p+屏蔽层(42)的下表面；所述p++型基区导电层(44)，其下表面与n++型源区导电层(43)的下表面紧贴设置，上表面与p型沟道层(41)的上表面紧贴设置；
主沟槽区(50)，包括：主沟槽(51)；以及生成于n型电流传输层(40)上表面以及主沟槽(51)内两侧壁表面的栅氧化层(53)和设置在栅氧化层(53)表面的栅电极接触(54)；以及
漏电极金属接触(60)，设置于n++型碳化硅衬底基片(10)的下表面，材料为AlTi、Ni、TiW或AlTi，用于与外接部件形成欧姆接触。
2.根据权利要求1所述的碳化硅沟槽型MOSFETs，其中，
所述主沟槽(51)底面位于p+型屏蔽层(42)的上表面之上，n++型源区导电层(43)的上表面之下；
所述主沟槽区(50)还包括：
底部绝缘层(52)，位于主沟槽(51)底部，底部绝缘层(52)的厚度为300～800nm，材料为二氧化硅或氮化硅；
内绝缘物质(55)，材料为二氧化硅或氮化硅；
接触通孔(56)，位于主沟槽中央，宽度小于主沟槽(51)两侧栅电极接触(54)之间距离，下表面位置与主沟槽(51)下表面齐平；
源电极金属接触(57)，位于接触通孔底部，材料为AlTi、Ni、TiW、AlTi金属或组合；以及
源区金属pad(58)，材料为Al，填充于接触通孔(56)中和内绝缘物质(55)水平表面的上部，且保持与栅电极接触(54)绝缘。
3.根据权利要求1所述的碳化硅沟槽型MOSFETs，其中，
所述p型沟道层(41)，其上表面距离n型电流传输层(40)的上表面的距离为0.0～0.7μm；
所述p+型屏蔽层(42)的上表面距离p型沟道层(41)的上表面的距离为0.3～1μm。
4.根据权利要求1所述的碳化硅沟槽型MOSFETs，其中，栅电极接触(54)，紧贴设置于栅氧化层(53)表面，下部紧贴底部绝缘层(52)的上表面，顶端高于P型沟道层(41)的上表面，材料为高掺杂多晶硅，当栅电极接触(54)的顶端不高于所述n型电流传输层(40)的上表面时，所述栅电极接触(54)设置于主沟槽(51)内两侧壁处的栅氧化层(53)表面。
5.根据权利要求1所述的碳化硅沟槽型MOSFETs，其中，当栅电极接触(54)延展出主沟槽(51)时，所述栅电极接触(54)设置于主沟槽(51)内两侧壁处的栅氧化层(53)表面和主沟槽(51)外的n型电流传输层(40)的上表面的栅氧化层(53)表面。
6.一种碳化硅沟槽型MOSFETs的制备方法，用于制备上述权利要求1至5中任意一项所述的碳化硅沟槽型MOSFETs，所述制备方法包括：
步骤A：制作碳化硅外延片基材；在n++型碳化硅衬底基片(10)自下而上依次外延生长n+型缓冲层(20)、n-漂移层(30)、n型电流传输层(40)；
步骤B：在n型电流传输层(40)中制作有源区掺杂；
步骤C：在n型电流传输层(40)及其上部制作主沟槽区(50)的接触通孔(56)；
步骤D：制作源电极金属接触(57)和漏电极金属接触(60)；以及
步骤E：制作源区金属pad(58)；所述源区金属pad(58)完全覆盖接触通孔(56)并与栅电极接触(54)绝缘；
其中，所述步骤B包括：
于n型电流传输层(40)中制成自上而下的p型沟道层(41)和p+型屏蔽层(42)，于所述p型沟道层(41)和p+型屏蔽层(42)中制成n++型源区导电层(43)，所述n++型源区导电层(43)整体处于p型沟道层(41)和p+型屏蔽层(42)之中，其上表面低于p型沟道层(41)的上表面，其下表面高于p+屏蔽层(42)的下表面，于p型沟道层(41)和n++型源区导电层(43)中制成p++型基区导电层(44)，所述p++型基区导电层(44)下表面与n++型源区导电层(43)的下表面紧贴设置，上表面与p型沟道层(41)的上表面紧贴设置。
7.根据权利要求6所述的制备方法，其中，所述步骤C包括：
激活所述步骤B中的离子注入掺杂，制作主沟槽(51)，所述主沟槽(51)底面位于p+型屏蔽层(42)的上表面之上，n++型源区导电层(43)的上表面之下，填充主沟槽(51)，填充物质是二氧化硅或氮化硅，干法刻蚀所述填充物质，最终在主沟槽(51)底部制成底部绝缘层(57)，底部绝缘层(57)的厚度为300nm～800nm，清洗碳化硅基片并制得栅氧化层(53)，在栅氧化层(53)表面制成栅电极接触(54)，其中，栅电极接触(54)，紧贴设置于栅氧化层(53)表面，下部紧贴底部绝缘层(52)的上表面，顶端高于P型沟道层(41)的上表面，当栅电极接触(54)完全设置在主沟槽(51)内部时，将栅电极接触(54)制成于主沟槽(51)内的两侧壁处的栅氧化层(53)表面；以及在已形成栅电极接触(54)的主沟槽(51)中及n型电流传输层(40)的上部填充内绝缘物质(55)，干法刻蚀内绝缘物质(55)制成接触通孔(56)。
8.根据权利要求6所述的制备方法，其中，所述步骤C中，当栅电极接触(54)延展出主沟槽(51)设置时，将栅电极接触(54)制成于主沟槽(51)内的两侧壁处的栅氧化层(53)表面和主沟槽(51)外的n型电流传输层(40)的上表面的栅氧化层(53)的表面。
9.根据权利要求6所述的制备方法，其中，所述步骤B中制备有源区掺杂，可直接紧贴n型电流传输层(40)的上表面下制作有源区掺杂。
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