CN114545801A - 可由外部信号直接启动输出的处理器 - Google Patents

Abstract

本发明是一种可由外部信号直接启动输出的处理器，主要由输入单元、输出单元以及计时计数控制模块组成，且计时计数控制模块与输入单元以及输出单元电性连接，其特征在于，由输入单元取得触发信号，计时计数控制模块根据触发信号来控制输出单元输出可编程脉冲信号，藉此，处理器无须透过内部核心逻辑区块即可根据触发信号实时产生并输出可编程脉冲信号，达到提升控制精准度的目的。

Description

可由外部信号直接启动输出的处理器

技术领域

本发明涉及一种处理器，尤指一种可由外部信号直接启动输出的处理器。

背景技术

一般来说，微处理器(Micro Processing Unit,MPU)、微控制器(Micro ControlUnit,MCU)等等的处理器通常是以内部核心逻辑区块、周边功能区块以及输入输出接口所组成，如图5所示，是一种已知的处理器600，其包括内部核心逻辑区块610(运算逻辑单元611)、周边功能区块620(计时计数器621、程式存儲器622、缓存器623)以及输入输出接口630(输入接口631、输岀接口632)，所述处理器600并通过所述内部核心逻辑区块610来控制所述周边功能区块620的运作以及所述输入输出接口630所传送或接收的信号。而为了优化所述处理器600的效能，通常所述处理器600更包括中断生成器640，所述中断生成器640用以使所述处理器600中断执行现有的程式，转而执行另一个程式，并在完成执行另一个程式后继续执行现有的程式，通过中断操作而不等待现有的程式执行完毕。

然而，虽然已知的处理器已引进了中断操作的操作方式，但已知的处理器仍需要等待数十个时钟周期之后，才能输出所需信号，即现有的中断操作仍造成信号输出的延迟，因此，确实有待提出更佳解决方案的必要性。

发明内容

有鉴于上述现有技术之不足，本发明的主要目的在于提供一可由外部信号直接启动输出的处理器，其不须透过处理器的内部核心逻辑区块，即可根据外部的触发信号来产生可编程脉冲信号，藉此，达到提升控制精准度的目的。

为达成上述目的所采取的主要技术手段是令前述可由外部信号直接启动输出的处理器包括：

输入单元；

输出单元；

计时计数控制模块，与所述输入单元以及所述输出单元电性连接，

缓存器，与所述计时计数控制模块电性连接；以及

内部核心逻辑区块，与所述缓存器电性连接；

其中，由所述输入单元取得一触发信号，所述计时计数控制模块根据所述触发信号控制所述输出单元输出可编程脉冲信号，

所述处理器不以所述内部核心逻辑区块来控制所述输出单元输出所述可编程脉冲信号。

由上述构造，所述计时计数控制模块可根据所述触发信号产生所述可编程脉冲信号，使所述处理器其不须等待所述内部核心逻辑区块的运算，即可根据外部的所述触发信号来产生所述可编程脉冲信号，藉此达到提升控制精准度的目的。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，但是此等说明与所附图式仅系用来说明本发明，而非对本发明的权利范围作任何的限制。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明之实施例的***架构方块图；

图2是本发明之实施例的又一***架构方块图；

图3是本发明之计时计数控制模块的一实施例的架构方块图；

图4是本发明之一实施例的时序示意图；以及

图5是一种已知的处理器之***架构示意图。

附图标记

10 输入单元 20、20a、20b 计时计数控制模块

21 正反器 22 第一逻辑门

221 第一输入端 222 第二输入端

223 输出端 23 第二逻辑门

231 第一输入端 232 第二输入端

233 输出端 24 计时计数单元

30 输出单元 40、40a、40b 缓存器

50 内部核心逻辑区块 100、100’ 处理器

600 处理器 610 内部核心逻辑区块

611 运算逻辑单元 620 周边功能区块

621 计时计数器 622 程式存储器

623 缓存器 630 输入输出接口

631 输入接口 632 输岀接口

640 中断生成器 CLK 时钟输入端

Clock 内部时钟信号 D 输入端

event 溢位信号 gated clock 门控时钟信号

ONtrigger 触发信号 ONlatch 闩锁信号

Pprogram 可编程脉冲信号 Q 输出端

R 重置端 D-FF Reset 重置信号

S 设定端 Ta、Ta1、Tb、Tc、Tc1 时点

Vh 逻辑高电位

具体实施方式

关于本发明可由外部信号直接启动输出的处理器之一实施例，请参阅图1所示，所述处理器100至少包括输入单元10、计时计数控制模块20，输出单元30、缓存器40以及内部核心逻辑区块50。所述输入单元10用以接收触发信号ONtrigger。所述计时计数控制模块20与所述输入单元10电性连接，用以透过所述输入单元10接收所述触发信号ONtrigger，所述输出单元30与所述计时计数控制模块20电性连接，所述输出单元30用以输出所述计时计数控制模块20产生的可编程脉冲信号Pprogram，所述缓存器40与所述计时计数控制模块20电性连接，所述内部核心逻辑区块50与所述缓存器40电性连接。换言之，所述计时计数控制模块20用以根据所述触发信号ONtrigger控制所述输出单元30输出所述可编程脉冲信号Pprogram。藉此，所述处理器100无须等待所述内部核心逻辑区块50的运算，即可根据外部的所述触发信号ONtrigger以及所述计时计数控制模块20，实时地产生所述可编程脉冲信号Pprogram，避免所述内部核心逻辑区块50造成的延迟，达到提升精准控制的目的。

在一实施例中，所述触发信号为所述处理器100之内部触发信号或由所述处理器100之外部电路所接收之外部触发信号。

在一实施例中，所述处理器100可实现为应用于切换式电力转换器、马达驱动控制器或自动反应控制器之控制器，且本发明不以此为限制。

在一实施例中，所述输入单元10以及所述输出单元30为所述处理器100之输入输出接口。

在一实施例中，所述可编程脉冲信号Pprogram为脉冲宽度调制信号、时钟信号或单击(single shot)信号，且本发明不以此为限制。

在一实施例中，为了配合电路设计，所述处理器100更可配置多个计时计数控制模块。如图2所示，在本实施例中，处理器100’可配置两个计时计数控制模块(即所述计时计数控制模块20a以及计时计数控制模块20b)，所述计时计数控制模块20a与缓存器40a电性连接、所述计时计数控制模块20b与缓存器40b电性连接，所述缓存器40a、所述缓存器40b与所述内部核心逻辑区块50电性连接，且在此实施例中，所述计时计数控制模块20b可用以实现信号延迟或计数的功能，且本发明不以此为限制。

在另一实施例中，亦可先以所述计时计数控制模块20a实现信号延迟的功能来延迟所述触发信号ONtrigger，再以所述计时计数控制模块20b产生所述可编程脉冲信号Pprogram，且本发明不以此为限制。

为了进一步说明本发明之所述计时计数控制模块20，请参阅图3所示，其至少包括正反器21、第一逻辑门22、第二逻辑门23以及计时计数单元24，其中所述正反器21与所述第一逻辑门22电性连接，所述第一逻辑门22与所述第二逻辑门23电性连接，所述计时计数单元24与所述第一逻辑门22以及所述第二逻辑门23电性连接，其中，图3所揭示之实施例仅用以示例，而非用以限制本发明。

进一步地，所述正反器21具有输入端D、输出端Q、时钟输入端CLK、设定端S以及重置端R。所述输入端D与所述设定端S用以接收逻辑高电位Vh，所述时钟输入端CLK用以接收所述触发信号ONtrigger，所述输出端Q用以输出闩锁信号ONlatch，所述重置端R用以接收重置信号D-FF Reset，因此，所述正反器21用以被所述触发信号ONtrigger触发并使所述闩锁信号ONlatch改变状态(例如：由低电压准位转换为高电压准位)，并用以根据所述重置信号D-FF Reset使所述闩锁信号ONlatch改变状态(例如：由高电压准位转换为低电压准位)。

在一实施例中，所述正反器为D型正反器，且本发明不以此为限制。

所述第一逻辑门22具有第一输入端221、第二输入端222以及输出端223，所述第一输入端221与所述计时计数单元24电性连接，用以接收溢位信号event，所述第二输入端222与所述正反器21的所述输出端Q电性连接并接收所述闩锁信号ONlatch，所述输出端223用以输出所述可编程脉冲信号Pprogram，所述第一逻辑门22用以根据所述溢位信号event以及所述闩锁信号ONlatch产生所述可编程脉冲信号Pprogram。

所述第二逻辑门23具有第一输入端231、第二输入端232以及输出端233，所述第一输入端231用以接收一内部时钟信号Clock，所述第二输入端232与所述第一逻辑门22的所述输出端223电性连接并接收所述可编程脉冲信号Pprogram，所述输出端233与所述计时计数单元24电性连接用以输出一门控时钟信号gated clock至所述计时计数单元24的时钟输入端，所述第二逻辑门23用以根据所述内部时钟信号Clock以及所述可编程脉冲信号Pprogram产生所述门控时钟信号gated clock。

在一实施例中，所述第一逻辑门22以及所述第二逻辑门23可由与门来实现，且本发明不以此为限制。

进一步的，所述溢位信号event为所述计时计数单元24向上计数或向下计数发生溢位时所产生之控制信号。举例来说，于16进位时，当所述计时计数单元24为向上计数，且由FFFF向上计数而溢位时，产生所述溢位信号event。

在一实施例中，所述溢位信号event为低准位触发的信号，即当所述溢位信号event由高电压准位转换为低电压准位时，使对应之电路执行对应之作动。

以下将配合图4，并以前述之所述计时计数控制模块20为例来说明所述计时计数控制模块20之运作方法，需注意的是，下述之高电压准位以及低电压准位仅为用以说明本发明，并非用以限定本发明，本领域普通技术人员可根据其需求替换使用高电压准位或低电压准位来完成本发明。请同时参考图3以及图4，首先，于时点Ta，所述触发信号ONtrigger由低电压准位转换为高电压准位，因此所述正反器21被驱动，使所述闩锁信号ONlatch由低电压准位转换为高电压准位，同时，因为所述溢位信号event为高电压准位，因此所述可编程脉冲信号Pprogram因为所述闩锁信号ONlatch以及所述溢位信号event而由低电压准位转换为高电压准位，同时，通过所述内部时钟信号Clock与所述可编程脉冲信号Pprogram，产生对应之所述门控时钟信号gated clock。时点Ta1，所述触发信号ONtrigger由高电压准位转换为低电压准位，而所述闩锁信号ONlatch、所述溢位信号event、所述可编程脉冲信号Pprogram以及所述重置信号D-FF Reset维持不变。于时点Tb，所述闩锁信号ONlatch仍保持高电压准位，所述溢位信号event由高电压准位转换为低电压准位，因此所述可编程脉冲信号Pprogram由高电压准位转换低高电压准位。于时点Tc，所述重置信号D-FF Reset由高电压准位转换为低电压准位，所述正反器21被重置，因此所述闩锁信号ONlatch由高电压准位转换低高电压准位。于时点Tc1，所述重置信号Reset由低电压准位转换为高电压准位。于此，完成一个操作周期，所述计时计数控制模块20回到初始状态以等待下一个所述触发信号ONtrigger。

在此实施例中，所述计时计数控制模块20除了根据所述触发信号ONtrigger对应产生所述可编程脉冲信号Pprogram，更产生作为所述计时计数单元24之时钟信号之所述门控时钟信号gated clock，换言之，所述计时计数控制模块20根据所述触发信号ONtrigger产生一个或多个脉冲信号。

在另一实施例中，可通过节制(enable/halt)所述计时计数单元24的计数与否来同步所述计时计数单元24的动作。

在另一实施例中，所述计时计数控制模块20可包括二个所述计时计数单元(24A、24B)，所述等计时计数单元(24A、24B)彼此具有一计数起始差异值(例如：计时计数单元24B的计数值大于所述计时计数单元24A)，使所述等计时计数单元(24A、24B)以相同时钟同时计数，并所述触发信号ONtrigger直接锁存所述计时计数单元24B当时的值，并与所述计时计数单元24A的值做比较，当所述计时计数单元24A追上所述计时计数单元24B时，产生所述溢位信号event。

综上所述，由于本发明之所述计时计数控制模块20可根据所述触发信号ONtrigger实时产生所述可编程脉冲信号Pprogram，使所述处理器100无须经由所述内部核心逻辑区块50进行运算，不受所述内部核心逻辑区块50能力或延迟的影响，即可快速且精准的产生周边电路所需之所述可编程脉冲信号Pprogram，实现以低阶处理器控制高阶***之功能，不仅减少***控制成本，并达到提升控制精准度的目的。

以上所述仅为本发明的实施例，其并非用以局限本发明的专利范围。

Claims (14)

1.一种可由外部信号直接启动输出的处理器，其特征在于，其包括：

输入单元；

输出单元；

第一计时计数控制模块，与所述输入单元以及所述输出单元电性连接，

缓存器，与所述第一计时计数控制模块电性连接；以及

内部核心逻辑区块，与所述缓存器电性连接；

其中，由所述输入单元取得触发信号，所述第一计时计数控制模块根据所述触发信号控制所述输出单元输出可编程脉冲信号，

其中，所述处理器不以内部核心逻辑区块来控制所述输出单元输出所述可编程脉冲信号。

2.根据权利要求1所述之处理器，其特征在于，所述处理器更包括：

第二计时计数控制模块，其与所述第一计时计数控制模块以及所述输出单元电性连接，并配置于所述第一计时计数控制模块以及所述输出单元之间；以及

第二缓存器，与所述第二计时计数控制模块以及所述内部核心逻辑区块电性连接，并配置于所述第二计时计数控制模块以及所述内部核心逻辑区块之间。

3.根据权利要求1所述之处理器，其特征在于，所述计时计数控制模块更包括：

正反器，其具有时钟输入端、输出端以及重置端，所述时钟输入端接收所述触发信号，所述输出端输出闩锁信号，所述重置端接收重置信号；

第一逻辑门，其具有第一输入端、第二输入端以及输出端，所述第一输入端接收溢位信号，所述第二输入端与所述正反器的所述输出端电性连接并接收所述闩锁信号，所述第一逻辑门的所述输出端输出所述可编程脉冲信号；

第二逻辑门，其具有第一输入端、第二输入端以及输出端，所述第二逻辑门的所述第一输入端接收内部时钟信号，所述第二逻辑门的所述第二输入端与所述第一逻辑门的所述输入端电性连接并接收所述可编程脉冲信号，所述第二逻辑门的所述输出端输出门控时钟信号；以及

计时计数单元，与所述第一逻辑门的所述第一输入端电性连接，并与所述第二逻辑门的所述输出端电性连接。

4.根据权利要求3所述之处理器，其特征在于，在第一时点，所述触发信号、所述闩锁信号、所述溢位信号、所述重置信号以及所述可编程脉冲信号为第一电压准位；在第二时点，所述溢位信号由所述第一电压准位转换为第二电压准位，所述闩锁信号以及所述重置信号为所述第一电压准位，所述可编程脉冲信号由所述第一电压准位转换为所述第二电压准位，所述触发信号为所述第二电压准位；在第三时点，所述重置信号、所述闩锁信号由所述第一电压准位转换为所述第二电压准位，所述触发信号、所述可编程脉冲信号、所述溢位信号为所述第二电压准位，其中，所述第一时点早于所述第二时点，所述第二时点早于所述第三时点。

5.根据权利要求4所述之处理器，其特征在于，在第四时点，所述触发信号由所述第一电压准位转换为所述第二电压准位，所述第四时点晚于所述第一时点并早于所述第二时点。

6.根据权利要求5所述之处理器，其特征在于，在第五时点，所述重置信号由所述第二电压准位转换为所述第一电压准位，所述第五时点晚于所述第三时点。

7.根据权利要求4、5或6其中一项所述之处理器，其特征在于，所述第一电压准位为高电压准位，所述第二电压准位为低电压准位。

8.根据权利要求3所述之处理器，其特征在于，所述正反器为D型正反器。

9.根据权利要求3所述之处理器，其特征在于，所述第一逻辑门以及所述第二逻辑门为与门。

10.根据权利要求3所述之处理器，其特征在于，以节制所述计时计数单元的计数与否来同步所述计时计数单元的动作。

11.根据权利要求3所述之处理器，其特征在于，所述计时计数控制模块包括二计时计数单元，所述计时计数单元彼此具有计数起始差异值，且以所述触发信号锁存所述计时计数单元其中一者的值，并于所述计时计数单元的其中另一者追上所述计时计数单元其中一者的值时，产生所述溢位信号。

12.根据权利要求1所述之处理器，其特征在于，所述触发信号为来自所述处理器外部之外部触发信号。

13.根据权利要求1所述之处理器，其特征在于，所述可编程脉冲信号为脉冲宽度调制信号、时钟信号或单击信号。

14.根据权利要求1所述之处理器，其特征在于，所述计时计数控制模块根据所述触发信号产生包括所述可编程脉冲信号的多个脉冲信号。

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