CN109147635B - 一种移位寄存器、其驱动方法及显示装置 - Google Patents

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Abstract

本发明实施例提供的一种移位寄存器、其驱动方法及显示装置，包括分别与输入信号端和第一时钟信号端连接的第一输入模块和第二输入模块；与第二时钟信号端连接的第一控制模块和第二控制模块；与第一参考信号端连接的第三控制模块；分别与第一参考信号端、第二参考信号端和输出信号端连接的输出模块和多个电容。上述移位寄存器可以采用高/低电平触发信号作为输入信号，实现输出信号的交叠，既可作为扫描驱动电路也可作为发光驱动电路。采用两个时钟信号，每半个周期分别重写第三节点和第四节点电位，其他时间通过电容保持节点电位，保持了输出波形的稳定输出；且工艺窗口大，在阈值漂移严重的情况下，也能实现正常的输出。

Description

一种移位寄存器、其驱动方法及显示装置
技术领域
本发明涉及计算机技术领域，尤指一种移位寄存器、其驱动方法及显示装置。
背景技术
随着显示屏的不断发展，消费群众对显示屏稳定性的要求也越来越高。显示屏的稳定性很大程度体现在栅极驱动电路以及组成栅极驱动电路的移位寄存器上。
目前，移位寄存器多采用5T2C的结构(即包括5个开关晶体管及2个电容)。如图1所示，图1为现有技术提供的一种移位寄存器，第一开关晶体管M1至第五开关晶体管M5均为P型薄膜晶体管。如图2所示的电路时序图，当输出信号端OUT输出低电平信号时，第三开关晶体管M3因输出信号端OUT输出的低电平信号而打开，此时第一参考信号端VGH输出的高电平信号因第三开关晶体管M3的打开而传输至第一节点N1。因第一节点N1为高电平信号，因此第五开关晶体管M5断开。如后续第一节点N1一直持续处于高电平状态而没有被及时写入低电平信号，则输出信号端OUT会输出异常，产生电路的竞争风险，造成移位寄存器不稳定。
因此，目前急需一种稳定的移位寄存器及栅极驱动电路，能够在保证电路稳定并实现输出端正常输出。
发明内容
本发明实施例提供一种移位寄存器、其驱动方法及显示装置，用以解决现有技术中存在的移位寄存器输出不稳定的问题。
本发明实施例提供了一种移位寄存器，包括：第一输入模块，第二输入模块，第一控制模块，第二控制模块，第三控制模块，输出模块，第一耦合模块，第二耦合模块，第三耦合模块以及第四耦合模块；其中，
所述第一输入模块分别与输入信号端和第一时钟信号端电连接，用于在所述第一时钟信号端的控制下，将所述输入信号端输入的输入信号传输至第一节点；
所述第二输入模块分别与所述输入信号端和所述第一时钟信号端电连接，用于在所述输入信号端的控制下，将所述第一时钟信号端输入的第一时钟信号传输至第二节点；
所述第一控制模块与第二时钟信号端电连接，用于在所述第二节点的控制下，将所述第二时钟信号端输入的第二时钟信号传输至第三节点；
所述第二控制模块与所述第二时钟信号端电连接，用于在所述第一节点和所述第二时钟信号端的控制下，将所述第二时钟信号端输入的第二时钟信号或所述第一节点的电位传输至第四节点；
所述第三控制模块与第一参考信号端电连接，用于在所述第三节点的控制下，将所述第一参考信号端输入的第一参考信号传输至所述第四节点；
所述输出模块分别与所述第一参考信号端、第二参考信号端和输出信号端电连接，用于在所述第三节点和所述第四节点的控制下，将所述第一参考信号端输入的第一参考信号或所述第二参考信号端输入的第二参考信号传输至所述输出信号端；
所述第一耦合模块包括第一电容，所述第一电容与所述第二节点电连接，用于稳定所述第二节点的电位；
所述第二耦合模块包括第二电容，所述第二电容分别与所述第一节点和所述第二控制模块电连接，用于稳定所述第一节点的电位；
所述第三耦合模块包括第三电容，所述第三电容分别与所述第三节点和所述第一参考信号端电连接，用于稳定所述第三节点的电位；
所述第四耦合模块包括第四电容，所述第四电容分别与所述第四节点和所述第二参考信号端电连接，用于稳定所述第四节点的电位。
另一方面，本发明实施例还提供了一种上述移位寄存器的驱动方法，包括：
第一阶段，向所述输入信号端和所述第一时钟信号端提供第一电平信号，向所述第二时钟信号端提供第二电平信号，所述输出信号端输出第二电平信号；
第二阶段，向所述输入信号端和所述第二时钟信号端提供第一电平信号，向所述第一时钟信号端提供第二电平信号，所述输出信号端输出第一电平信号；
第三阶段，向所述输入信号端和所述第二时钟信号端提供第二电平信号，向所述第一时钟信号端提供第一电平信号，所述输出信号端输出第一电平信号；
第四阶段，向所述输入信号端和所述第一时钟信号端提供第二电平信号，向所述第二时钟信号端提供第一电平信号，所述输出信号端输出第二电平信号；
第五阶段，向所述输入信号端和所述第二时钟信号端提供第二电平信号，向所述第一时钟信号端提供第一电平信号，所述输出信号端输出第二电平信号。
另一方面，本发明实施例还提供了一种上述移位寄存器的驱动方法，包括：
第一阶段，向所述第一时钟信号端提供第一电平信号，向所述输入信号端和所述第二时钟信号端提供第二电平信号，所述输出信号端输出第一电平信号；
第二阶段，向所述第二时钟信号端提供第一电平信号，向所述输入信号端和所述第一时钟信号端提供第二电平信号，所述输出信号端输出第二电平信号；
第三阶段，向所述第二时钟信号端提供第二电平信号，向所述输入信号端和所述第一时钟信号端提供第一电平信号，所述输出信号端输出第二电平信号；
第四阶段，向所述第一时钟信号端提供第二电平信号，向所述输入信号端和所述第二时钟信号端提供第一电平信号，所述输出信号端输出第一电平信号；
第五阶段，向所述第二时钟信号端提供第二电平信号，向所述输入信号端和所述第一时钟信号端提供第一电平信号，所述输出信号端输出第一电平信号。
另一方面，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述移位寄存器。
本发明有益效果如下：
本发明实施例提供的一种移位寄存器、其驱动方法及显示装置，移位寄存器包括：用于在第一时钟信号端的控制下，将输入信号端输入的输入信号传输至第一节点的第一输入模块；用于在输入信号端的控制下，将第一时钟信号端与第二节点导通的第二输入模块；用于在第二节点的控制下，将第二时钟信号端与第三节点导通的第一控制模块；用于在第一节点和第二时钟信号端的控制下，将第二时钟信号端或第一节点与第四节点导通的第二控制模块；用于在第三节点的控制下，将第一参考信号端与第四节点导通的第三控制模块；用于在第三节点和第四节点的控制下，将第一参考信号端或第二参考信号端与输出信号端导通的输出模块；用于稳定第二节点电位的第一电容；用于稳定第一节点电位的第二电容；用于稳定第三节点电位的第三电容；以及用于稳定第四节点电位的第四电容。上述移位寄存器可以采用高/低电平触发信号作为输入信号，实现输出信号的灵活移位且可以做到输出信号的交叠，既可以作为扫描驱动电路也可以作为发光驱动电路，适合多种驱动方式应用性强。采用两个时钟信号，每半个周期分别给第三节点和第四节点重写电位，其他时间通过电容保持节点电位，保持了输出波形的稳定输出，使移位寄存器的电路运行稳定；且采用两个时钟信号可以使工艺窗口大，在阈值漂移严重的情况下，也能实现正常的输出。
附图说明
图1为现有技术中的移位寄存器的具体结构示意图；
图2为现有技术中移位寄存器对应的输入输出时序图；
图3为本发明实施例提供的移位寄存器的结构示意图；
图4为本发明实施例提供的移位寄存器的具体结构示意图之一；
图5为本发明实施例提供的移位寄存器的具体结构示意图之二；
图6为本发明实施例提供的移位寄存器的具体结构示意图之三；
图7为本发明实施例提供的移位寄存器的具体结构示意图之四；
图8为本发明实施例提供的移位寄存器的具体结构示意图之五；
图9a至图9c分别为本发明实施例提供的移位寄存器对应的输入输出时序图；
图10为本发明实施例提供的栅极驱动电路的结构示意图；
图11a和图11b分别为本发明实施例提供的栅极驱动电路对应的输入输出时序图；
图12为本发明实施例提供的显示装置的结构示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面结合附图，对本发明实施例提供的移位寄存器、其驱动方法及显示装置的具体实施方式进行详细地说明。应当理解，下面所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。并且，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本发明实施例提供的一种移位寄存器，如图3至图8所示，包括：第一输入模块1，第二输入模块2，第一控制模块3，第二控制模块4，第三控制模块5，输出模块6，第一耦合模块7，第二耦合模块8，第三耦合模块9以及第四耦合模块10；其中，
第一输入模块1分别与输入信号端IN和第一时钟信号端CK电连接，用于在第一时钟信号端CK的控制下，将输入信号端IN输入的输入信号传输至第一节点N1；
第二输入模块2分别与输入信号端IN和第一时钟信号端CK电连接，用于在输入信号端IN的控制下，将第一时钟信号端IN输入的第一时钟信号传输至第二节点N2；
第一控制模块3与第二时钟信号端CKB电连接，用于在第二节点N2的控制下，将第二时钟信号端CKB输入的第二时钟信号传输至第三节点N3；
第二控制模块4与第二时钟信号端CKB电连接，用于在第一节点N1和第二时钟信号端CKB的控制下，将第二时钟信号端CKB输入的第二时钟信号或第一节点N1的电位传输至第四节点N4；
第三控制模块5与第一参考信号端VGH电连接，用于在第三节点N3的控制下，将第一参考信号端VGH输入的第一参考信号传输至第四节点N4；
输出模块6分别与第一参考信号端VGH、第二参考信号端VGL和输出信号端OUT电连接，用于在第三节点N3和第四节点N4的控制下，将第一参考信号端VGH输入的第一参考信号或第二参考信号端VGL输入的第二参考信号传输至输出信号端OUT；
第一耦合模块7包括第一电容C1，第一电容C1与第二节点N2电连接，用于稳定第二节点C2的电位；
第二耦合模块8包括第二电容C2，第二电容C2分别与第一节点N1和第二控制模块4电连接，用于稳定第一节点N1的电位；
第三耦合模块9包括第三电容C3，第三电容C3分别与第三节点N3和第一参考信号端VGH电连接，用于稳定第三节点N3的电位；
第四耦合模块10包括第四电容C4，第四电容C4分别与第四节点N4和第二参考信号端VGL电连接，用于稳定第四节点N4的电位。
具体地，本发明实施例提供的上述移位寄存器可以采用高/低电平触发信号作为输入信号，实现输出信号的灵活移位且可以做到输出信号的交叠，既可以作为扫描驱动电路也可以作为发光驱动电路，适合多种驱动方式应用性强。采用两个时钟信号，每半个周期分别给第三节点N3和第四节点N4重写电位，其他时间通过电容保持节点电位，保持了输出波形的稳定输出，使移位寄存器的电路运行稳定；且采用两个时钟信号可以使工艺窗口大，在阈值漂移严重的情况下，也能实现正常的输出。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4至图8所示，第一输入模块1具体可以包括：第一开关晶体管T1；第一开关晶体管T1的栅极与第一时钟信号端CK电连接，源极与输入信号端IN电连接，漏极与第一节点N1电连接。具体地，第一开关晶体管T1在第一时钟信号端CK的控制下处于导通状态时，将输入信号端IN输入的输入信号提供给第一节点N1。
具体地，在本发明实施例提供的上述移位寄存器中，如图4至图7所示，第一开关晶体管T1可以为P型晶体管；或者，如图8所示，第一开关晶体管T1也可以为N型晶体管，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4至图8所示，第二输入模块2具体可以包括：第二开关晶体管T2；第二开关晶体管T2的栅极与输入信号端IN电连接，源极与第一时钟信号端CK电连接，漏极与第二节点N2电连接。具体地，第二开关晶体管T2输入信号端IN的控制下处于导通状态时，将第一时钟信号端CK输入的第一时钟信号提供给第二节点N2。
具体地，在本发明实施例提供的上述移位寄存器中，如图4至图7所示，第二开关晶体管T2可以为P型晶体管；或者，如图8所示，第二开关晶体管T2也可以为N型晶体管，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4至图8所示，第一控制模块3具体可以包括：第三开关晶体管T3；第三开关晶体管T3的栅极与第二节点N2电连接，源极与第二时钟信号端CKB电连接，漏极与第三节点N3电连接。具体地，第三开关晶体管T3在第二节点N2的控制下处于导通状态时，将第二时钟信号端CKB输入的第二时钟信号提供给第三节点N3。
具体地，在本发明实施例提供的上述移位寄存器中，如图4至图7所示，第三开关晶体管T3可以为P型晶体管；或者，如图8所示，第三开关晶体管T3也可以为N型晶体管，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4至图8所示，第二控制模块4具体可以包括：第四开关晶体管T4和第五开关晶体管T5；其中，
第四开关晶体管T4的栅极与第一节点N1电连接，源极分别与第二时钟信号端CKB和第五开关晶体管T5的栅极电连接，漏极分别与第二电容C2的第一电极和第五开关晶体管T5的源极电连接；
第五开关晶体管T5的漏极与第四节点N4电连接；
第二电容C2的第二电极与第一节点N1电连接。
具体地，第四开关晶体管T4在第一节点N1的控制下处于导通状态时，将第二时钟信号端CKB输入的第二时钟信号提供给第二电容C2的第一电极和第五开关晶体管T5的源极。第五开关晶体管T5在第二时钟信号端CKB的控制下处于导通状态时，将第二时钟信号端CKB输入的第二时钟信号提供给第四节点N4。在第一节点N1处于浮接状态时，由于第二电容C2的自举作用可以保持其两端的电压稳定，即可以保持第一节点N1和第五开关晶体管T5的源极之间的电压差稳定。
具体地，在本发明实施例提供的上述移位寄存器中，如图4至图7所示，第四开关晶体管T4和第五开关晶体管T5可以为P型晶体管；或者，如图8所示，第四开关晶体管T4和第五开关晶体管T5也可以为N型晶体管，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4至图8所示，第三控制模块5具体可以包括：第六开关晶体管T6；第六开关晶体管T6的栅极与第三节点N3电连接，源极与第一参考信号端VGH电连接，漏极与第四节点N4电连接。具体地，第六开关晶体管T6在第三节点N3的控制下处于导通状态时，将第一参考信号端VGH输入的第一参考信号提供给第四节点N4。
具体地，在本发明实施例提供的上述移位寄存器中，如图4至图7所示，第六开关晶体管T6可以为P型晶体管；或者，如图8所示，第六开关晶体管T6也可以为N型晶体管，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4至图8所示，输出模块6具体可以包括：第七开关晶体管T7和第八开关晶体管T8；其中，
第七开关晶体管T7的栅极与第三节点N3电连接，源极与第一参考信号端VGH电连接，漏极分别与第八开关晶体管T8的漏极和输出信号端OUT电连接；
第八开关晶体管T8的栅极与第四节点N4电连接，源极与第二参考信号端VGL电连接。
具体地，第七开关晶体管T7在第三节点N3的控制下处于导通状态时，将第一参考信号端VGH输入的第一参考信号提供给输出信号端OUT。第八开关晶体管T8在第四节点N4的控制下处于导通状态时，将第二参考信号端VGL输入的第二参考信号提供给输出信号端OUT。并且，由于第三电容C3连接于第七晶体管T7的栅极和源极之间，这样，在第三节点N3处于浮接状态时，由于第三电容C3的自举作用可以保持其两端的电压稳定，即可以保持第三节点N3即第七开关晶体管T7的栅极和源极之间的电压差稳定。同理，由于第四电容C4连接于第八晶体管T8的栅极和漏极之间，这样，在第四节点N4处于浮接状态时，由于第四电容C4的自举作用可以保持其两端的电压稳定，即可以保持第四节点N4即第八开关晶体管T8的栅极和漏极之间的电压差稳定。
具体地，在本发明实施例提供的上述移位寄存器中，如图4至图7所示，第七开关晶体管T7和第八开关晶体管T8可以为P型晶体管；或者，如图8所示，第七开关晶体管T7和第八开关晶体管T8也可以为N型晶体管，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3至图6所示，第一电容C1的第一电极具体可以与第二节点N2电连接，第一电容C1的第二电极具体可以与第二时钟信号端CKB电连接。在第二节点N2处于浮接状态时，由于第一电容C1的自举作用可以保持其两端的电压稳定，即可以保持第二节点N2和第二时钟信号端CKB之间的电压差稳定。
较佳地，在本发明实施例提供的上述移位寄存器采用如图4所示结构的基础上，为了减少第三节点N3处于浮接状态的时间，使电路输出更稳定，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图5和图6所示，还可以包括：第四控制模块11；
第四控制模块11与第一参考信号端VGH电连接，用于在第四节点N4的控制下，将第一参考信号端VGH输入的第一参考信号传输至第三节点N3。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图5和图6所示，第四控制模块11具体可以包括：第九开关晶体管T9；第九开关晶体管T9的栅极与第四节点N4电连接，源极与第一参考信号端VGH电连接，漏极与第三节点N3电连接。具体地，第九开关晶体管T9在第四节点N4的控制下处于导通状态时，将第一参考信号端VGH输入的第一参考信号提供给第三节点N3。
具体地，在本发明实施例提供的上述移位寄存器中，如图5和图6所示，第九开关晶体管T9可以为P型晶体管；或者，第九开关晶体管T9也可以为N型晶体管，在此不做限定。
较佳地，在本发明实施例提供的上述移位寄存器采用如图4和图5所示结构的基础上，为了改善流入第四节点N4的漏电流，减小第六开关晶体管T6的源极和漏极之间的跨压，防止第六开关晶体管T6失效，增加电路的稳定性，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图6所示，还可以包括：第十开关晶体管T10；第十开关晶体管T10的栅极与第二参考信号端VGL电连接，源极分别与第二控制模块4、第三控制模块5和第四控制模块11电连接，漏极与第四节点N4电连接。
具体地，由于第十开关晶体管T10在第二参考信号端VGL的控制下长期处于导通状态，第十开关晶体管T10相当于电阻，可以过滤流入第四节点N4的漏电流；并且，由于第十开关晶体管T10的作用，可以使第十开关晶体管T10的源极电压高于漏极电压，从而减小了第六开关晶体管T6的源极和漏极之间的跨压，防止第六开关晶体管T6失效，增加电路的稳定性。
具体地，在本发明实施例提供的上述移位寄存器中，如图6所示，第十开关晶体管T10可以为P型晶体管；或者，第十开关晶体管T10也可以为N型晶体管，在此不做限定。
较佳地，相较于本发明实施例提供的上述采用如图4所示结构的移位寄存器，为了减少第二节点N2处于浮接状态的时间，使电路更稳定，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图7和图8所示，还可以包括：第五控制模块12；
第一电容C1的第一电极与第二节点N2电连接，第一电容C1的第二电极与第三节点N3；
第五控制模块12分别与第一时钟信号端CK和第二参考信号端VGL电连接，用于在第一时钟信号端CK的控制下，将第二参考信号端VGL输入的第二参考信号传输至第二节点N2。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图7和图8所示，第五控制模块12具体可以包括：第十一开关晶体管T11；第十一开关晶体管T11的栅极与第一时钟信号端CK电连接，源极与第二参考信号端VGL电连接，漏极与第二节点N2电连接。具体地，第十一开关晶体管T11在第一时钟信号端CK的控制下处于导通状态时，将第二参考信号端VGL输入的第二参考信号提供给第二节点N2。
具体地，在本发明实施例提供的上述移位寄存器中，如图7所示，第十一开关晶体管T11可以为P型晶体管；或者，如图8所示，第十一开关晶体管T11也可以为N型晶体管，在此不做限定。
以上仅是举例说明本发明实施例提供的上述移位寄存器中各模块的具体结构，在具体实施时，上述各模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
较佳地，在本发明实施例提供的上述移位寄存器中，所有开关晶体管一般均采用相同材质的开关晶体管。在具体实施时，如图4至图7所示，所有开关晶体管可以均为P型晶体管；或者，如图8所示，所有开关晶体管也可以均为N型晶体管，在此不做限定。
具体地，在具体实施时，P型晶体管在高电位作用下截止，在低电位作用下导通；N型晶体管在高电位作用下导通，在低电位作用下截止。
具体地，在本发明实施例提供的上述移位寄存器中，第一时钟信号端CK输入的第一时钟信号和第二时钟信号端CKB输入的第二时钟信号的周期相同，占空比相同。在移位寄存器中的开关晶体管全部为P型晶体管时，第一参考信号端VGH输入的第一参考信号为高电位，第二参考信号端VGL输入的第二参考信号为低电位；或者，在移位寄存器中的开关晶体管全部为N型晶体管时，第一参考信号端VGH输入的第一参考信号为低电位，第二参考信号端VGL输入的第二参考信号为高电位。
需要说明的是本发明上述实施例中提到的驱动晶体管和开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，MetalOxide Scmiconductor)，在此不做限定。在具体实施中，这些晶体管的源极和漏极可以互换，不做具体区分。在描述具体实施例是以驱动晶体管和晶体管都为薄膜晶体管为例进行说明的。
下面分别以图4至图8所示的移位寄存器的结构为例，结合电路时序图对本发明实施例提供的上述移位寄存器的工作过程进行详细描述。下述以1表示高电位信号，0表示低电位信号。其中，1和0代表逻辑电位，仅是为了更好的解释本发明实施例提供的上述移位寄存器的工作过程，而不是在具体实施时施加在各开关晶体管的栅极上的电位。
实施例一：
以图4所示的移位寄存器的结构为例，第一参考信号端VGH的电位为高电位，第二参考信号端VGL的电位为低电位，对应的输入输出时序图如图9a所示，具体地，主要选取如图9a所示的输入输出时序图中的第一阶段、第二阶段、第三阶段、第四阶段和第五阶段五个阶段。
在第一阶段t1，为初始化阶段：首先，IN＝0，CK＝0，CKB＝1。
第一节点N1的初始化电位为高电位，第二节点N2的初始化电位为低电位，第三节点N3的初始化电位为高电位，第四节点N4的初始化电位为高电位。
由于CK＝0，因此第一开关晶体管T1导通以将输入信号端IN的低电位信号提供给第一节点N1，使第一节点N1为低电位。由于第一节点N1为低电位，因此第四开关晶体管T4导通以将第二时钟信号端CKB的高电位信号提供给第四开关晶体管T4的漏极、第二电容C2的第一电极和第五开关晶体管T5的源极，使第二电容C2充电。由于IN＝0，因此第二开关晶体管T2导通以将第一时钟信号端CK的低电位信号提供给第二节点N2，使第二节点N2为低电位。由于第二节点N2为低电位，因此第三开关晶体管T3导通以将第二时钟信号端CKB的高电位信号提供给第三节点N3，使第三节点N3为高电位。由于第三节点N3为高电位，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝1，因此第五开关晶体管T5截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的高电位，使得第八开关晶体管T8截止。因此输出信号端OUT保持输出高电位信号。
之后，IN＝0，CK＝1，CKB＝1。
由于CK＝1，因此第一开关晶体管T1截止，使第一节点N1处于浮接状态，由于第二电容C2的自举作用保持第一节点N1的电位为低电位，使得第四开关晶体管T4保持导通。由于IN＝0，因此第二开关晶体管T2导通以将第一时钟信号端CK的高电位信号提供给第二节点N2，使第二节点N2为高电位。由于第二节点N2为高电位，因此第三开关晶体管T3截止，使第三节点N3处于浮接状态，由于第三电容C3的自举作用保持第三节点N3电位的高电位，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝1，因此第五开关晶体管T5保持截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的高电位，使得第八开关晶体管T8截止。因此输出信号端OUT保持输出高电位信号。
在第二阶段t2，为移位阶段：首先，IN＝0，CK＝1，CKB＝0。
由于CK＝1，因此第一开关晶体管T1截止，使第一节点N1处于浮接状态，由于第二电容C2的自举作用保持第一节点N1的电位为低电位，使得第四开关晶体管T4保持导通以将第二时钟信号端CKB的低电位信号提供给第四开关晶体管T4的漏极、第二电容C2的第一电极和第五开关晶体管T5的源极，使第二电容C2放电。由于IN＝0，因此第二开关晶体管T2导通以将第一时钟信号端CK的高电位信号提供给第二节点N2，使第二节点N2为高电位。由于第二节点N2为高电位，因此第三开关晶体管T3截止，使第三节点N3处于浮接状态，由于第三电容C3的自举作用保持第三节点N3电位的高电位，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝0，因此第五开关晶体管T5导通以将第二时钟信号端CKB的低电位信号通过第四开关晶体管T4提供给第四节点N4，使第四节点N4为低电位。由于第四节点N4为低电位，因此第八开关晶体管T8导通以使第二参考信号端VGL的低电位信号提供给输出信号端OUT，使输出信号端OUT输出低电位信号。
之后，IN＝0，CK＝1，CKB＝1。
由于CK＝1，因此第一开关晶体管T1保持截止，使第一节点N1处于浮接状态，由于第二电容C2的自举作用保持第一节点N1的电位为低电位，使得第四开关晶体管T4保持导通。由于IN＝0，因此第二开关晶体管T2保持导通以将第一时钟信号端CK的高电位信号提供给第二节点N2，使第二节点N2为高电位。由于第二节点N2为高电位，因此第三开关晶体管T3截止，使第三节点N3处于浮接状态，由于第三电容C3的自举作用保持第三节点N3电位的高电位，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝1，因此第五开关晶体管T5截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的低电位，使得第八开关晶体管T8保持导通以使第二参考信号端VGL的低电位信号提供给输出信号端OUT，使输出信号端OUT输出低电位信号。
在第三阶段t3，为输出保持阶段：首先，IN＝1，CK＝0，CKB＝1。
由于CK＝0，因此第一开关晶体管T1导通以将输入信号端IN的高电位信号提供给第一节点N1，使第一节点N1为高电位。由于第一节点N1为高电位，因此第四开关晶体管T4截止，使第二电容C2的第一电极处于浮接状态，由于第二电容C2的耦合作用使第二电容C2的第一电极变为高电位。由于IN＝1，因此第二开关晶体管T2截止，使第二节点N2处于浮接状态，由于CKB＝1且第一电容C1的耦合作用使第二节点N2变为高电位。由于第二节点N2为高电位，因此第三开关晶体管T3截止，使第三节点N3处于浮接状态，由于第三电容C3的自举作用保持第三节点N3电位的高电位，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝1，因此第五开关晶体管T5截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的低电位，使得第八开关晶体管T8保持导通以使第二参考信号端VGL的低电位信号提供给输出信号端OUT，使输出信号端OUT输出低电位信号。
之后，IN＝1，CK＝1，CKB＝1。
由于CK＝1，因此第一开关晶体管T1截止，使第一节点N1处于浮接状态，由于第二电容C2的自举作用保持第一节点N1的电位为高电位，使得第四开关晶体管T4截止。由于IN＝1，因此第二开关晶体管T2截止，使第二节点N2处于浮接状态，由于CKB＝1且第一电容C1的自举作用使第二节点N2保持高电位。由于第二节点N2为高电位，因此第三开关晶体管T3截止，使第三节点N3处于浮接状态，由于第三电容C3的自举作用保持第三节点N3电位的高电位，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝1，因此第五开关晶体管T5截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的低电位，使得第八开关晶体管T8保持导通以使第二参考信号端VGL的低电位信号提供给输出信号端OUT，使输出信号端OUT输出低电位信号。
在第四阶段t4，为复位阶段：首先，IN＝1，CK＝1，CKB＝0。
由于CK＝1，因此第一开关晶体管T1截止，使第一节点N1处于浮接状态，由于第二电容C2的自举作用保持第一节点N1的电位为高电位，使得第四开关晶体管T4截止。由于IN＝1，因此第二开关晶体管T2截止，使第二节点N2处于浮接状态，由于CKB＝0且第一电容C1的耦合作用使第二节点N2变为低电位。由于第二节点N2为低电位，因此第三开关晶体管T3导通以将第二时钟信号端CKB的低电位信号提供给第三节点N3，使第三节点N3为低电位。由于第三节点N3电位的低电位，因此第六开关晶体管T6导通以将第一参考信号端VGH的高电位信号提供给第四节点N4，并且，由于CKB＝0，因此第五开关晶体管T5导通，使第四节点N4为高电位，因此第八开关晶体管T8截止。由于第三节点N3电位的低电位，因此第七开关晶体管T7导通以将第一参考信号端VGH的高电位信号提供给输出信号端OUT。
之后，IN＝1，CK＝1，CKB＝1。
由于CK＝1，因此第一开关晶体管T1截止，使第一节点N1处于浮接状态，由于第二电容C2的自举作用保持第一节点N1的电位为高电位，使得第四开关晶体管T4截止。由于IN＝1，因此第二开关晶体管T2截止，使第二节点N2处于浮接状态，由于CKB＝1且第一电容C1的耦合作用使第二节点N2变为高电位。由于第二节点N2为高电位，因此第三开关晶体管T3截止，使第三节点N3处于浮接状态，由于第三电容C3的自举作用保持第三节点N3电位的低电位，因此第六开关晶体管T6导通以将第一参考信号端VGH的高电位信号提供给第四节点N4。由于CKB＝1，因此第五开关晶体管T5截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的高电位，使得第八开关晶体管T8保持截止。由于第三节点N3电位的低电位，因此第七开关晶体管T7导通以将第一参考信号端VGH的高电位信号提供给输出信号端OUT。
在第五阶段t5，为复位保持阶段：首先，IN＝1，CK＝0，CKB＝1。
由于CK＝0，因此第一开关晶体管T1导通以将输入信号端IN的高电位信号提供给第一节点N1，使第一节点N1为高电位。由于第一节点N1为高电位，因此第四开关晶体管T4截止，使第二电容C2的第一电极处于浮接状态，由于第二电容C2的自举作用使第二电容C2的第一电极保持高电位。由于IN＝1，因此第二开关晶体管T2截止，使第二节点N2处于浮接状态，由于CKB＝1且第一电容C1的自举作用使第二节点N2保持高电位。由于第二节点N2为高电位，因此第三开关晶体管T3截止，使第三节点N3处于浮接状态，由于第三电容C3的自举作用保持第三节点N3电位的低电位，因此第六开关晶体管T6导通以将第一参考信号端VGH的高电位信号提供给第四节点N4。由于CKB＝1，因此第五开关晶体管T5截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的高电位，使得第八开关晶体管T8保持截止。由于第三节点N3电位的低电位，因此第七开关晶体管T7导通以将第一参考信号端VGH的高电位信号提供给输出信号端OUT。
之后，IN＝1，CK＝1，CKB＝1。该阶段的工作过程与第四阶段t4中在IN＝1，CK＝1，CKB＝1时的工作过程基本相同，在此不作详述。
在实施例一中，在第五阶段t5之后，一直重复执行第四阶段t4和第五阶段t5的工作过程，直至输入信号端的信号再次为低电位信号为止。本发明实施例提供的上述移位寄存器可以完成低电平的移位输出，适用于栅极扫描电路。且不含有下降沿台阶，从而可以使输出的栅极扫描信号稳定输出。
实施例二：
以图4所示的移位寄存器的结构为例，第一参考信号端VGH的电位为高电位，第二参考信号端VGL的电位为低电位，对应的输入输出时序图如图9b所示，具体地，主要选取如图9b所示的输入输出时序图中的第一阶段、第二阶段、第三阶段、第四阶段和第五阶段五个阶段。
在第一阶段t1，为初始化阶段：首先，IN＝1，CK＝0，CKB＝1。
第一节点N1的初始化电位为高电位，第二节点N2的初始化电位为低电位，第三节点N3的初始化电位为高电位，第四节点N4的初始化电位为低电位。
由于CK＝0，因此第一开关晶体管T1导通以将输入信号端IN的高电位信号提供给第一节点N1，使第一节点N1为高电位。由于第一节点N1为高电位，因此第四开关晶体管T4截止，使第二电容C2的第一电极处于浮接状态，由于第二电容C2的耦合作用使第二电容C2的第一电极变为高电位。由于IN＝1，因此第二开关晶体管T2截止，使第二节点N2处于浮接状态，由于CKB＝1且第一电容C1的耦合作用使第二节点N2变为高电位。由于第二节点N2为高电位，因此第三开关晶体管T3截止，使第三节点N3处于浮接状态，由于第三电容C3的自举作用保持第三节点N3电位的高电位，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝1，因此第五开关晶体管T5截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的低电位，使得第八开关晶体管T8保持导通以使第二参考信号端VGL的低电位信号提供给输出信号端OUT，使输出信号端OUT输出低电位信号。
之后，IN＝1，CK＝1，CKB＝1。
由于CK＝1，因此第一开关晶体管T1截止，使第一节点N1处于浮接状态，由于第二电容C2的自举作用保持第一节点N1的电位为高电位，使得第四开关晶体管T4截止。由于IN＝1，因此第二开关晶体管T2截止，使第二节点N2处于浮接状态，由于CKB＝1且第一电容C1的自举作用使第二节点N2保持高电位。由于第二节点N2为高电位，因此第三开关晶体管T3截止，使第三节点N3处于浮接状态，由于第三电容C3的自举作用保持第三节点N3电位的高电位，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝1，因此第五开关晶体管T5截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的低电位，使得第八开关晶体管T8保持导通以使第二参考信号端VGL的低电位信号提供给输出信号端OUT，使输出信号端OUT输出低电位信号。
在第二阶段t2，为移位阶段：首先，IN＝1，CK＝1，CKB＝0。
由于CK＝1，因此第一开关晶体管T1截止，使第一节点N1处于浮接状态，由于第二电容C2的自举作用保持第一节点N1的电位为高电位，使得第四开关晶体管T4截止。由于IN＝1，因此第二开关晶体管T2截止，使第二节点N2处于浮接状态，由于CKB＝0且第一电容C1的耦合作用使第二节点N2变为低电位。由于第二节点N2为低电位，因此第三开关晶体管T3导通以将第二时钟信号端CKB的低电位信号提供给第三节点N3，使第三节点N3为低电位。由于第三节点N3电位的低电位，因此第六开关晶体管T6导通以将第一参考信号端VGH的高电位信号提供给第四节点N4，并且，由于CKB＝0，因此第五开关晶体管T5导通，使第四节点N4为高电位，因此第八开关晶体管T8截止。由于第三节点N3电位的低电位，因此第七开关晶体管T7导通以将第一参考信号端VGH的高电位信号提供给输出信号端OUT。
之后，IN＝1，CK＝1，CKB＝1。
由于CK＝1，因此第一开关晶体管T1截止，使第一节点N1处于浮接状态，由于第二电容C2的自举作用保持第一节点N1的电位为高电位，使得第四开关晶体管T4截止。由于IN＝1，因此第二开关晶体管T2截止，使第二节点N2处于浮接状态，由于CKB＝1且第一电容C1的耦合作用使第二节点N2变为高电位。由于第二节点N2为高电位，因此第三开关晶体管T3截止，使第三节点N3处于浮接状态，由于第三电容C3的自举作用保持第三节点N3电位的低电位，因此第六开关晶体管T6导通以将第一参考信号端VGH的高电位信号提供给第四节点N4。由于CKB＝1，因此第五开关晶体管T5截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的高电位，使得第八开关晶体管T8保持截止。由于第三节点N3电位的低电位，因此第七开关晶体管T7导通以将第一参考信号端VGH的高电位信号提供给输出信号端OUT。
在第三阶段t3，为输出保持阶段：首先，IN＝0，CK＝0，CKB＝1。
由于CK＝0，因此第一开关晶体管T1导通以将输入信号端IN的低电位信号提供给第一节点N1，使第一节点N1为低电位。由于第一节点N1为低电位，因此第四开关晶体管T4导通以将第二时钟信号端CKB的高电位信号提供给第四开关晶体管T4的漏极、第二电容C2的第一电极和第五开关晶体管T5的源极，使第二电容C2充电。由于IN＝0，因此第二开关晶体管T2导通以将第一时钟信号端CK的低电位信号提供给第二节点N2，使第二节点N2为低电位。由于第二节点N2为低电位，因此第三开关晶体管T3导通以将第二时钟信号端CKB的高电位信号提供给第三节点N3，使第三节点N3为高电位。由于第三节点N3为高电位，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝1，因此第五开关晶体管T5截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的高电位，使得第八开关晶体管T8截止。因此输出信号端OUT保持输出高电位信号。
之后，IN＝0，CK＝1，CKB＝1。
由于CK＝1，因此第一开关晶体管T1截止，使第一节点N1处于浮接状态，由于第二电容C2的自举作用保持第一节点N1的电位为低电位，使得第四开关晶体管T4保持导通。由于IN＝0，因此第二开关晶体管T2导通以将第一时钟信号端CK的高电位信号提供给第二节点N2，使第二节点N2为高电位。由于第二节点N2为高电位，因此第三开关晶体管T3截止，使第三节点N3处于浮接状态，由于第三电容C3的自举作用保持第三节点N3电位的高电位，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝1，因此第五开关晶体管T5保持截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的高电位，使得第八开关晶体管T8截止。因此输出信号端OUT保持输出高电位信号。
在第四阶段t4，为复位阶段：首先，IN＝0，CK＝1，CKB＝0。
由于CK＝1，因此第一开关晶体管T1截止，使第一节点N1处于浮接状态，由于第二电容C2的自举作用保持第一节点N1的电位为低电位，使得第四开关晶体管T4保持导通以将第二时钟信号端CKB的低电位信号提供给第四开关晶体管T4的漏极、第二电容C2的第一电极和第五开关晶体管T5的源极，使第二电容C2放电。由于IN＝0，因此第二开关晶体管T2导通以将第一时钟信号端CK的高电位信号提供给第二节点N2，使第二节点N2为高电位。由于第二节点N2为高电位，因此第三开关晶体管T3截止，使第三节点N3处于浮接状态，由于第三电容C3的自举作用保持第三节点N3电位的高电位，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝0，因此第五开关晶体管T5导通以将第二时钟信号端CKB的高电位信号通过第四开关晶体管T4提供给第四节点N4，使第四节点N4为低电位。由于第四节点N4为低电位，因此第八开关晶体管T8导通以使第二参考信号端VGL的低电位信号提供给输出信号端OUT，使输出信号端OUT输出低电位信号。
之后，IN＝0，CK＝1，CKB＝1。
由于CK＝1，因此第一开关晶体管T1保持截止，使第一节点N1处于浮接状态，由于第二电容C2的自举作用保持第一节点N1的电位为低电位，使得第四开关晶体管T4保持导通。由于IN＝0，因此第二开关晶体管T2保持导通以将第一时钟信号端CK的高电位信号提供给第二节点N2，使第二节点N2为高电位。由于第二节点N2为高电位，因此第三开关晶体管T3截止，使第三节点N3处于浮接状态，由于第三电容C3的自举作用保持第三节点N3电位的高电位，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝1，因此第五开关晶体管T5截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的低电位，使得第八开关晶体管T8保持导通以使第二参考信号端VGL的低电位信号提供给输出信号端OUT，使输出信号端OUT输出低电位信号。
在第五阶段t5，为复位保持阶段：首先，IN＝0，CK＝0，CKB＝1。
由于CK＝0，因此第一开关晶体管T1导通以将输入信号端IN的低电位信号提供给第一节点N1，使第一节点N1为低电位。由于第一节点N1为低电位，因此第四开关晶体管T4导通以将第二时钟信号端CKB的高电位信号提供给第四开关晶体管T4的漏极、第二电容C2的第一电极和第五开关晶体管T5的源极，使第二电容C2充电。由于IN＝0，因此第二开关晶体管T2导通以将第一时钟信号端CK的低电位信号提供给第二节点N2，使第二节点N2为低电位。由于第二节点N2为低电位，因此第三开关晶体管T3导通以将第二时钟信号端CKB的高电位信号提供给第三节点N3，使第三节点N3为高电位。由于第三节点N3为高电位，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝1，因此第五开关晶体管T5截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的低电位，使得第八开关晶体管T8导通以使第二参考信号端VGL的低电位信号提供给输出信号端OUT，使输出信号端OUT输出低电位信号。
之后，IN＝0，CK＝1，CKB＝1。该阶段的工作过程与第四阶段t4中在IN＝0，CK＝1，CKB＝1时的工作过程基本相同，在此不作详述。
在实施例二中，在第五阶段t5之后，一直重复执行第四阶段t4和第五阶段t5的工作过程，直至输入信号端的信号再次为高电位信号为止。本发明实施例提供的上述移位寄存器可以完成高电平的移位输出，适用于发光扫描电路。且不含有下降沿台阶，从而可以使输出的发光控制信号稳定输出。
实施例三：
以图5所示的移位寄存器的结构为例，第一参考信号端VGH的电位为高电位，第二参考信号端VGL的电位为低电位，对应的输入输出时序图如图9a所示，具体地，主要选取如图9a所示的输入输出时序图中的第一阶段、第二阶段、第三阶段、第四阶段和第五阶段五个阶段。
实施例三的各阶段工作过程与实施例一的各阶段工作过程基本相同，重复之处在此不作详说。仅对增加的第九开关晶体管T9在各阶段的工作进行说明。
在第一阶段t1，为初始化阶段：首先，IN＝0，CK＝0，CKB＝1。由于第四节点N4为高电位，因此第九开关晶体管T9截止。之后，IN＝0，CK＝1，CKB＝1。由于第四节点N4为高电位，因此第九开关晶体管T9截止。
在第二阶段t2，为移位阶段：首先，IN＝0，CK＝1，CKB＝0。由于第四节点N4为低电位，因此第九开关晶体管T9导通以使第一参考信号端VGH的高电位信号提供给第三节点N3，减少了第三节点N3的浮接状态，使电路输出更稳定。之后，IN＝0，CK＝1，CKB＝1。由于第四节点N4为低电位，因此第九开关晶体管T9导通以使第一参考信号端VGH的高电位信号提供给第三节点N3，减少了第三节点N3的浮接状态，使电路输出更稳定。
在第三阶段t3，为输出保持阶段：首先，IN＝1，CK＝0，CKB＝1。由于第四节点N4为低电位，因此第九开关晶体管T9导通以使第一参考信号端VGH的高电位信号提供给第三节点N3，减少了第三节点N3的浮接状态，使电路输出更稳定。之后，IN＝1，CK＝1，CKB＝1。由于第四节点N4为低电位，因此第九开关晶体管T9导通以使第一参考信号端VGH的高电位信号提供给第三节点N3，减少了第三节点N3的浮接状态，使电路输出更稳定。
在第四阶段t4，为复位阶段：首先，IN＝1，CK＝1，CKB＝0。由于第四节点N4为高电位，因此第九开关晶体管T9截止。之后，IN＝1，CK＝1，CKB＝1。由于第四节点N4为高电位，因此第九开关晶体管T9截止。
在第五阶段t5，为复位保持阶段：首先，IN＝1，CK＝0，CKB＝1。由于第四节点N4为高电位，因此第九开关晶体管T9截止。之后，IN＝1，CK＝1，CKB＝1。由于第四节点N4为高电位，因此第九开关晶体管T9截止。
实施例四：
以图6所示的移位寄存器的结构为例，第一参考信号端VGH的电位为高电位，第二参考信号端VGL的电位为低电位，对应的输入输出时序图如图9a所示，具体地，主要选取如图9a所示的输入输出时序图中的第一阶段、第二阶段、第三阶段、第四阶段和第五阶段五个阶段。
实施例四的各阶段工作过程与实施例三的各阶段工作过程基本相同，重复之处在此不作详说。仅对增加的第十开关晶体管T10在各阶段的工作进行说明。
由于在各阶段第二参考信号端VGL的电位均为低电位，因此第十开关晶体管T10导通相当于电阻，可以过滤流入第四节点N4的漏电流；并且，由于第十开关晶体管T10的作用，可以使第十开关晶体管T10的源极电压高于漏极电压，从而减小了第六开关晶体管T6的源极和漏极之间的跨压，防止第六开关晶体管T6失效，增加电路的稳定性。
实施例五：
以图8所示的移位寄存器的结构为例，第一参考信号端VGH的电位为低电位，第二参考信号端VGL的电位为高电位，对应的输入输出时序图如图9c所示，具体地，主要选取如图9c所示的输入输出时序图中的第一阶段、第二阶段、第三阶段、第四阶段和第五阶段五个阶段。
在第一阶段t1，为初始化阶段：首先，IN＝1，CK＝1，CKB＝0。
第一节点N1的初始化电位为低电位，第二节点N2的初始化电位为高电位，第三节点N3的初始化电位为低电位，第四节点N4的初始化电位为低电位。
由于CK＝1，因此第一开关晶体管T1导通以将输入信号端IN的高电位信号提供给第一节点N1，使第一节点N1为高电位。由于第一节点N1为高电位，因此第四开关晶体管T4导通以将第二时钟信号端CKB的低电位信号提供给第四开关晶体管T4的漏极、第二电容C2的第一电极和第五开关晶体管T5的源极，使第二电容C2充电。由于IN＝1，因此第二开关晶体管T2导通以将第一时钟信号端CK的高电位信号提供给第二节点N2，使第二节点N2为高电位。由于CK＝1，因此第十一开关晶体管T11导通以将第二参考信号端VGL的高电位信号提高给第二节点N2，使第二节点N2为高电位。由于第二节点N2为高电位，因此第三开关晶体管T3导通以将第二时钟信号端CKB的低电位信号提供给第三节点N3，使第三节点N3为低电位。由于第三节点N3为低电位，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝0，因此第五开关晶体管T5截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的低电位，使得第八开关晶体管T8截止。因此输出信号端OUT保持输出低电位信号。
之后，IN＝1，CK＝0，CKB＝0。
由于CK＝0，因此第一开关晶体管T1和第十一开关晶体管T11截止，使第一节点N1处于浮接状态，由于第二电容C2的自举作用保持第一节点N1的电位为高电位，使得第四开关晶体管T4保持导通。由于IN＝1，因此第二开关晶体管T2导通以将第一时钟信号端CK的低电位信号提供给第二节点N2，使第二节点N2为低电位。由于第二节点N2为低电位，因此第三开关晶体管T3截止，使第三节点N3处于浮接状态，由于第三电容C3的自举作用保持第三节点N3电位的低电位，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝0，因此第五开关晶体管T5保持截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的低电位，使得第八开关晶体管T8截止。因此输出信号端OUT保持输出低电位信号。
在第二阶段t2，为移位阶段：首先，IN＝1，CK＝0，CKB＝1。
由于CK＝0，因此第一开关晶体管T1和第十一开关晶体管T11截止，使第一节点N1处于浮接状态，由于第二电容C2的自举作用保持第一节点N1的电位为高电位，使得第四开关晶体管T4保持导通以将第二时钟信号端CKB的高电位信号提供给第四开关晶体管T4的漏极、第二电容C2的第一电极和第五开关晶体管T5的源极，使第二电容C2放电。由于IN＝1，因此第二开关晶体管T2导通以将第一时钟信号端CK的低电位信号提供给第二节点N2，使第二节点N2为低电位。由于第二节点N2为低电位，因此第三开关晶体管T3截止，使第三节点N3处于浮接状态，由于第三电容C3的自举作用保持第三节点N3电位的低电位，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝1，因此第五开关晶体管T5导通以将第二时钟信号端CKB的高电位信号通过第四开关晶体管T4提供给第四节点N4，使第四节点N4为高电位。由于第四节点N4为高电位，因此第八开关晶体管T8导通以使第二参考信号端VGL的高电位信号提供给输出信号端OUT，使输出信号端OUT输出高电位信号。
之后，IN＝1，CK＝0，CKB＝0。
由于CK＝0，因此第一开关晶体管T1和第十一开关晶体管T11保持截止，使第一节点N1处于浮接状态，由于第二电容C2的自举作用保持第一节点N1的电位为高电位，使得第四开关晶体管T4保持导通。由于IN＝1，因此第二开关晶体管T2保持导通以将第一时钟信号端CK的低电位信号提供给第二节点N2，使第二节点N2为低电位。由于第二节点N2为低电位，因此第三开关晶体管T3截止，使第三节点N3处于浮接状态，由于第三电容C3的自举作用保持第三节点N3电位的低电位，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝0，因此第五开关晶体管T5截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的高电位，使得第八开关晶体管T8保持导通以使第二参考信号端VGL的高电位信号提供给输出信号端OUT，使输出信号端OUT输出高电位信号。
在第三阶段t3，为输出保持阶段：首先，IN＝0，CK＝1，CKB＝0。
由于CK＝1，因此第一开关晶体管T1导通以将输入信号端IN的低电位信号提供给第一节点N1，使第一节点N1为低电位。由于第一节点N1为低电位，因此第四开关晶体管T4截止，使第二电容C2的第一电极处于浮接状态，由于第二电容C2的耦合作用使第二电容C2的第一电极变为低电位。由于IN＝0，因此第二开关晶体管T2截止，而由于CK＝1，因此第十一开关晶体管T11导通以将第二参考信号端VGL的高电位信号提高给第二节点N2，使第二节点N2为高电位。由于第二节点N2为高电位，因此第三开关晶体管T3导通以使第二时钟信号端CKB的低电位信号传输至第三节点N3，使第三节点N3为低电位，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝0，因此第五开关晶体管T5截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的高电位，使得第八开关晶体管T8保持导通以使第二参考信号端VGL的高电位信号提供给输出信号端OUT，使输出信号端OUT输出高电位信号。
之后，IN＝0，CK＝0，CKB＝0。
由于CK＝0，因此第一开关晶体管T1和第十一开关晶体管T11截止，使第一节点N1处于浮接状态，由于第二电容C2的自举作用保持第一节点N1的电位为低电位，使得第四开关晶体管T4截止。由于IN＝0，因此第二开关晶体管T2截止，使第二节点N2处于浮接状态，由于第一电容C1的自举作用使第二节点N2保持高电位。由于第二节点N2为高电位，因此第三开关晶体管T3导通以第二时钟信号端CKB的低电位传输至第三节点N3，使第三节点N3为低电位，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝0，因此第五开关晶体管T5截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的高电位，使得第八开关晶体管T8保持导通以使第二参考信号端VGL的高电位信号提供给输出信号端OUT，使输出信号端OUT输出高电位信号。
在第四阶段t4，为复位阶段：首先，IN＝0，CK＝0，CKB＝1。
由于CK＝0，因此第一开关晶体管T1和第十一开关晶体管T11截止，使第一节点N1处于浮接状态，由于第二电容C2的自举作用保持第一节点N1的电位为低电位，使得第四开关晶体管T4截止。由于IN＝0，因此第二开关晶体管T2截止，使第二节点N2处于浮接状态，由于第一电容C1的自举作用使第二节点N2保持高电位。由于第二节点N2为高电位，因此第三开关晶体管T3导通以将第二时钟信号端CKB的高电位信号提供给第三节点N3，使第三节点N3为高电位。由于第三节点N3电位的高电位，因此第六开关晶体管T6导通以将第一参考信号端VGH的低电位信号提供给第四节点N4，并且，由于CKB＝1，因此第五开关晶体管T5导通，使第四节点N4为低电位，因此第八开关晶体管T8截止。由于第三节点N3电位的高电位，因此第七开关晶体管T7导通以将第一参考信号端VGH的低电位信号提供给输出信号端OUT。
之后，IN＝0，CK＝0，CKB＝0。
由于CK＝0，因此第一开关晶体管T1和第十一开关晶体管T11截止，使第一节点N1处于浮接状态，由于第二电容C2的自举作用保持第一节点N1的电位为低电位，使得第四开关晶体管T4截止。由于IN＝0，因此第二开关晶体管T2截止，使第二节点N2处于浮接状态，由于第一电容C1的耦合作用使第二节点N2变为低电位。由于第二节点N2为低电位，因此第三开关晶体管T3截止，使第三节点N3处于浮接状态，由于第三电容C3的自举作用保持第三节点N3电位的高电位，因此第六开关晶体管T6导通以将第一参考信号端VGH的低电位信号提供给第四节点N4。由于CKB＝0，因此第五开关晶体管T5截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的低电位，使得第八开关晶体管T8保持截止。由于第三节点N3电位的高电位，因此第七开关晶体管T7导通以将第一参考信号端VGH的低电位信号提供给输出信号端OUT。
在第五阶段t5，为复位保持阶段：首先，IN＝0，CK＝1，CKB＝0。
由于CK＝1，因此第一开关晶体管T1导通以将输入信号端IN的低电位信号提供给第一节点N1，使第一节点N1为低电位。由于第一节点N1为低电位，因此第四开关晶体管T4截止，使第二电容C2的第一电极处于浮接状态，由于第二电容C2的自举作用使第二电容C2的第一电极保持低电位。由于IN＝0，因此第二开关晶体管T2截止，而由于CK＝1，因此第十一开关晶体管T11导通以将第二参考信号端VGL的高电位信号提高给第二节点N2，使第二节点N2为高电位。由于第二节点N2为高电位，因此第三开关晶体管T3导通以将第二时钟信号端CKB的低电位信号提供给第三节点N3，因此第六开关晶体管T6和第七开关晶体管T7截止。由于CKB＝0，因此第五开关晶体管T5截止，使第四节点N4处于浮接状态，由于第四电容C4的自举作用保持第四节点N4电位的低电位，使得第八开关晶体管T8保持截止。因此输出信号端OUT保持输出低电位信号。
之后，IN＝0，CK＝0，CKB＝0。该阶段的工作过程与第四阶段t4中在IN＝0，CK＝0，CKB＝0时的工作过程基本相同，在此不作详述。
在实施例五中，在第五阶段t5之后，一直重复执行第四阶段t4和第五阶段t5的工作过程，直至输入信号端的信号再次为高电位信号为止。本发明实施例提供的上述移位寄存器可以完成高电平的移位输出，适用于发光控制电路。且不含有下降沿台阶，从而可以使输出的发光控制信号稳定输出。
基于同一发明构思，当本发明实施例提供的上述栅极驱动电路应用于提供扫描控制晶体管的栅极扫描信号时，本发明实施例还提供了一种上述移位寄存器的驱动方法，如图9a和图9c所示，包括：
第一阶段t1，向输入信号端IN和第一时钟信号端CK提供第一电平信号，向第二时钟信号端CKB提供第二电平信号，输出信号端OUT输出第二电平信号；
第二阶段t2，向输入信号端IN和第二时钟信号端CKB提供第一电平信号，向第一时钟信号端CK提供第二电平信号，输出信号端OUT输出第一电平信号；
第三阶段t3，向输入信号端IN和第二时钟信号端CKB提供第二电平信号，向第一时钟信号端CK提供第一电平信号，输出信号端OUT输出第一电平信号；
第四阶段t4，向输入信号端IN和第一时钟信号端CK提供第二电平信号，向第二时钟信号CKB端提供第一电平信号，输出信号端OUT输出第二电平信号；
第五阶段t5，向输入信号端IN和第二时钟信号端CKB提供第二电平信号，向第一时钟信号端CK提供第一电平信号，输出信号端OUT输出第二电平信号。
在具体实施时，在上述栅极驱动电路的驱动方法中的第一电平信号可以为高电位信号，对应地，第二电平信号为低电位信号；或者反之，第一电平信号可以为低电位信号，对应地，第二电平信号为高电位信号，具体需要根据接收栅极扫描信号的晶体管是N型晶体管还是P型晶体管而定。具体地，图9c示出了单个移位寄存器的电路时序图，且第一电平信号为高电位信号，第二电平信号为低电位信号。具体地，图9a示出了单个移位寄存器的电路时序图，且第一电平信号为低电位信号，第二电平信号为高电位信号；对应地，级联的移位寄存器组成的栅极驱动电路的信号时序图如图11a所示，不管是采用高电平触发信号作为输入信号，还可以采用低电平触发信号作为输入信号，均可以做到输出信号的交叠。
基于同一发明构思，当本发明实施例提供的上述栅极驱动电路应用于提供发光控制晶体管的发光控制信号时，本发明实施例还提供了一种上述移位寄存器的驱动方法，如图9b所示，包括：
第一阶段t1，向第一时钟信号端CK提供第一电平信号，向输入信号端IN和第二时钟信号端CKB提供第二电平信号，输出信号端OUT输出第一电平信号；
第二阶段t2，向第二时钟信号端CKB提供第一电平信号，向输入信号端IN和第一时钟信号端CK提供第二电平信号，输出信号端OUT输出第二电平信号；
第三阶段t3，向第二时钟信号端CKB提供第二电平信号，向输入信号端IN和第一时钟信号端CK提供第一电平信号，输出信号端OUT输出第二电平信号；
第四阶段t4，向第一时钟信号端CK提供第二电平信号，向输入信号端IN和第二时钟信号端CKB提供第一电平信号，输出信号端OUT输出第一电平信号；
第五阶段t5，向第二时钟信号端CKB提供第二电平信号，向输入信号端IN和第一时钟信号端CK提供第一电平信号，输出信号端OUT输出第一电平信号。
在具体实施时，在上述栅极驱动电路的驱动方法中的第一电平信号可以为高电位信号，对应地，第二电平信号为低电位信号；或者反之，第一电平信号可以为低电位信号，对应地，第二电平信号为高电位信号，具体需要根据接收发光控制信号的晶体管是N型晶体管还是P型晶体管而定。具体地，图9b示出了单个移位寄存器的电路时序图，且第一电平信号为低电位信号，第二电平信号为高电位信号；对应地，级联的移位寄存器组成的栅极驱动电路的信号时序图如图11b所示，不管是采用高电平触发信号作为输入信号，还可以采用低电平触发信号作为输入信号，均可以做到输出信号的交叠。
基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图10所示，具体包括：级联的多个本发明实施例提供的上述移位寄存器G1、G2、G3……Gn-1、Gn(共N个移位寄存器，1≤n≤N)；其中，
除第一级移位寄存器G1之外，每一级移位寄存器Gn的输入信号端IN与上一级移位寄存器Gn-1的输出信号端OUT电连接；
第一级移位寄存器G1的输入信号端IN与帧起始信号端STV电连接。
上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。并且上述栅极驱动电路各输出信号端对应输出的信号如图11a和图11b所示。
具体地，在本发明实施例提供的上述栅极驱动电路中，各级移位寄存器Gn的第一参考信号端VGH均与同一直流信号端相连，各级移位寄存器Gn的第二参考信号端VGL均与同一直流信号端相连。
具体地，在本发明实施例提供的上述栅极驱动电路中，如图10所示，第2k-1级移位寄存器的第一时钟信号端CK和第2k级移位寄存器的第二时钟信号端CKB均与同一时钟端即第一时钟端CLK相连；第2k-1级移位寄存器的第二时钟信号端CKV和第2k级移位寄存器的第一时钟信号端CK均与同一时钟端即第二时钟端XCLK相连；其中，k为正整数。
本发明实施例提供的上述栅极驱动电路可以应用于提供发光控制晶体管的发光控制信号，也可以应用于提供扫描控制晶体管的栅极扫描信号，在此不做限定。
基于同一发明构思，本发明实施例还提供了一种显示装置，如图12所示，包括本发明实施例提供的上述栅极驱动电路。该显示装置解决问题的原理与前述移位寄存器相似，因此该显示装置的实施可以参见前述移位寄存器的实施，重复之处在此不再赘述。
在具体实施时，本发明实施例提供的上述显示装置可以为有机发光显示装置也可以为液晶显示装置。
在有机发光显示装置中，一般设置有多个有机发光二极管以及与各有机发光二极管连接的像素补偿电路。一般像素补偿电路中设置有用于控制有机发光二极管发光的发光控制晶体管和用于控制数据信号输入的扫描控制晶体管。本发明实施例提供的上述栅极驱动电路可以应用于提供发光控制晶体管的发光控制信号，也可以应用于提供扫描控制晶体管的栅极扫描信号，在此不做限定。
在液晶显示装置中，一般设置有多个像素电极，以及与各像素电极连接的开关晶体管。本发明实施例提供的上述栅极驱动电路可以应用于提供开关晶体管的栅极驱动信号。
在具体实施时，本发明实施例提供的上述显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
本发明实施例提供的上述移位寄存器、栅极驱动电路、其驱动方法及显示装置，移位寄存器包括：用于在第一时钟信号端的控制下，将输入信号端输入的输入信号传输至第一节点的第一输入模块；用于在输入信号端的控制下，将第一时钟信号端与第二节点导通的第二输入模块；用于在第二节点的控制下，将第二时钟信号端与第三节点导通的第一控制模块；用于在第一节点和第二时钟信号端的控制下，将第二时钟信号端或第一节点与第四节点导通的第二控制模块；用于在第三节点的控制下，将第一参考信号端与第四节点导通的第三控制模块；用于在第三节点和第四节点的控制下，将第一参考信号端或第二参考信号端与输出信号端导通的输出模块；用于稳定第二节点电位的第一电容；用于稳定第一节点电位的第二电容；用于稳定第三节点电位的第三电容；以及用于稳定第四节点电位的第四电容。上述移位寄存器可以采用高/低电平触发信号作为输入信号，实现输出信号的灵活移位且可以做到输出信号的交叠，既可以作为扫描驱动电路也可以作为发光驱动电路，适合多种驱动方式应用性强。采用两个时钟信号，每半个周期分别给第三节点和第四节点重写电位，其他时间通过电容保持节点电位，保持了输出波形的稳定输出，使移位寄存器的电路运行稳定；且采用两个时钟信号可以使工艺窗口大，在阈值漂移严重的情况下，也能实现正常的输出。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (16)

1.一种移位寄存器，包括：第一输入模块，第二输入模块，第一控制模块，第二控制模块，第三控制模块，输出模块，第一耦合模块，第二耦合模块，第三耦合模块以及第四耦合模块；其中，
所述第一输入模块分别与输入信号端和第一时钟信号端电连接，用于在所述第一时钟信号端的控制下，将所述输入信号端输入的输入信号传输至第一节点；
所述第二输入模块分别与所述输入信号端和所述第一时钟信号端电连接，用于在所述输入信号端的控制下，将所述第一时钟信号端输入的第一时钟信号传输至第二节点；
所述第一控制模块与第二时钟信号端电连接，用于在所述第二节点的控制下，将所述第二时钟信号端输入的第二时钟信号传输至第三节点；
所述第二控制模块与所述第二时钟信号端电连接，用于在所述第一节点和所述第二时钟信号端的控制下，将所述第二时钟信号端输入的第二时钟信号或所述第一节点的电位传输至第四节点；
所述第三控制模块与第一参考信号端电连接，用于在所述第三节点的控制下，将所述第一参考信号端输入的第一参考信号传输至所述第四节点；
所述输出模块分别与所述第一参考信号端、第二参考信号端和输出信号端电连接，用于在所述第三节点和所述第四节点的控制下，将所述第一参考信号端输入的第一参考信号或所述第二参考信号端输入的第二参考信号传输至所述输出信号端；
所述第一耦合模块包括第一电容，所述第一电容与所述第二节点电连接，用于稳定所述第二节点的电位；
所述第二耦合模块包括第二电容，所述第二电容分别与所述第一节点和所述第二控制模块电连接，用于稳定所述第一节点的电位；
所述第三耦合模块包括第三电容，所述第三电容分别与所述第三节点和所述第一参考信号端电连接，用于稳定所述第三节点的电位；
所述第四耦合模块包括第四电容，所述第四电容分别与所述第四节点和所述第二参考信号端电连接，用于稳定所述第四节点的电位。
2.如权利要求1所述的移位寄存器，其特征在于，所述第一输入模块包括：第一开关晶体管；所述第一开关晶体管的栅极与所述第一时钟信号端电连接，源极与所述输入信号端电连接，漏极与所述第一节点电连接。
3.如权利要求1所述的移位寄存器，其特征在于，所述第二输入模块包括：第二开关晶体管；所述第二开关晶体管的栅极与所述输入信号端电连接，源极与所述第一时钟信号端电连接，漏极与所述第二节点电连接。
4.如权利要求1所述的移位寄存器，其特征在于，所述第一控制模块包括：第三开关晶体管；所述第三开关晶体管的栅极与所述第二节点电连接，源极与所述第二时钟信号端电连接，漏极与所述第三节点电连接。
5.如权利要求1所述的移位寄存器，其特征在于，所述第二控制模块包括：第四开关晶体管和第五开关晶体管；其中，
所述第四开关晶体管的栅极与所述第一节点电连接，源极分别与所述第二时钟信号端和所述第五开关晶体管的栅极电连接，漏极分别与所述第二电容的第一电极和所述第五开关晶体管的源极电连接；
所述第五开关晶体管的漏极与所述第四节点电连接；
所述第二电容的第二电极与所述第一节点电连接。
6.如权利要求1所述的移位寄存器，其特征在于，所述第三控制模块包括：第六开关晶体管；所述第六开关晶体管的栅极与所述第三节点电连接，源极与所述第一参考信号端电连接，漏极与所述第四节点电连接。
7.如权利要求1所述的移位寄存器，其特征在于，所述输出模块包括：第七开关晶体管和第八开关晶体管；其中，
所述第七开关晶体管的栅极与所述第三节点电连接，源极与所述第一参考信号端电连接，漏极分别与所述第八开关晶体管的漏极和所述输出信号端电连接；
所述第八开关晶体管的栅极与所述第四节点电连接，源极与所述第二参考信号端电连接。
8.如权利要求1-7任一项所述的移位寄存器，其特征在于，所述第一电容的第一电极与所述第二节点电连接，所述第一电容的第二电极与所述第二时钟信号端电连接。
9.如权利要求8所述的移位寄存器，其特征在于，还包括：第四控制模块；
所述第四控制模块与所述第一参考信号端电连接，用于在所述第四节点的控制下，将所述第一参考信号端输入的第一参考信号传输至所述第三节点。
10.如权利要求9所述的移位寄存器，其特征在于，所述第四控制模块包括：第九开关晶体管；所述第九开关晶体管的栅极与所述第四节点电连接，源极与所述第一参考信号端电连接，漏极与所述第三节点电连接。
11.如权利要求9或10所述的移位寄存器，其特征在于，还包括：第十开关晶体管；所述第十开关晶体管的栅极与所述第二参考信号端电连接，源极分别与所述第二控制模块、所述第三控制模块和所述第四控制模块电连接，漏极与所述第四节点电连接。
12.如权利要求1-7任一项所述的移位寄存器，其特征在于，还包括：第五控制模块；
所述第一电容的第一电极与所述第二节点电连接，所述第一电容的第二电极与所述第三节点；
所述第五控制模块分别与所述第一时钟信号端和所述第二参考信号端电连接，用于在所述第一时钟信号端的控制下，将所述第二参考信号端输入的第二参考信号传输至所述第二节点。
13.如权利要求12所述的移位寄存器，其特征在于，所述第五控制模块包括：第十一开关晶体管；所述第十一开关晶体管的栅极与所述第一时钟信号端电连接，源极与所述第二参考信号端电连接，漏极与所述第二节点电连接。
14.一种如权利要求1-13任一项所述的移位寄存器的驱动方法，其特征在于，包括：
第一阶段，向所述输入信号端和所述第一时钟信号端提供第一电平信号，向所述第二时钟信号端提供第二电平信号，所述输出信号端输出第二电平信号；
第二阶段，向所述输入信号端和所述第二时钟信号端提供第一电平信号，向所述第一时钟信号端提供第二电平信号，所述输出信号端输出第一电平信号；
第三阶段，向所述输入信号端和所述第二时钟信号端提供第二电平信号，向所述第一时钟信号端提供第一电平信号，所述输出信号端输出第一电平信号；
第四阶段，向所述输入信号端和所述第一时钟信号端提供第二电平信号，向所述第二时钟信号端提供第一电平信号，所述输出信号端输出第二电平信号；
第五阶段，向所述输入信号端和所述第二时钟信号端提供第二电平信号，向所述第一时钟信号端提供第一电平信号，所述输出信号端输出第二电平信号。
15.一种如权利要求1-13任一项所述的移位寄存器的驱动方法，其特征在于，包括：
第一阶段，向所述第一时钟信号端提供第一电平信号，向所述输入信号端和所述第二时钟信号端提供第二电平信号，所述输出信号端输出第一电平信号；
第二阶段，向所述第二时钟信号端提供第一电平信号，向所述输入信号端和所述第一时钟信号端提供第二电平信号，所述输出信号端输出第二电平信号；
第三阶段，向所述第二时钟信号端提供第二电平信号，向所述输入信号端和所述第一时钟信号端提供第一电平信号，所述输出信号端输出第二电平信号；
第四阶段，向所述第一时钟信号端提供第二电平信号，向所述输入信号端和所述第二时钟信号端提供第一电平信号，所述输出信号端输出第一电平信号；
第五阶段，向所述第二时钟信号端提供第二电平信号，向所述输入信号端和所述第一时钟信号端提供第一电平信号，所述输出信号端输出第一电平信号。
16.一种显示装置，其特征在于，包括如权利要求1-13任一项所述的移位寄存器。
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