CN113421604A - 移位寄存器、控制方法、栅极驱动电路和显示装置 - Google Patents

Abstract

本申请公开了一种移位寄存器、栅极驱动电路、显示装置和控制方法。移位寄存器包括输入子电路、第一控制子电路、第二控制子电路和输出子电路。输入子电路连接第一节点、第二节点，根据输入信号和第一时钟信号控制第一节点和第二节点的电位。第一控制子电路连接第一节点、第二节点，用于根据第二节点的电位和第二时钟信号控制第一节点的电位。第二控制子电路连接第一节点、第二节点和第三节点，用于根据第一节点的电位、第二节点的电位、第二时钟信号和输入信号控制第三节点的电位。输出子电路连接第一节点、第三节点、第一电平端和第二电平端，能够根据第三节点的电位输出第一输出信号。如此，避免了因晶体管的阈值电压正偏造成输出异常现象。

Description

移位寄存器、控制方法、栅极驱动电路和显示装置

技术领域

本申请涉及显示技术领域，特别是一种移位寄存器、控制方法、栅极驱动电路和显示装置。

背景技术

通常，现有PMOS OLED内部补偿像素电路的驱动方案中，需要EM GOA电路来向像素驱动电路输出EM(发光)信号。相关技术中，可通过12T3C的EM GOA电路实现输出EM信号。然而，采用12T3C的EM GOA电路在工作中，存在部分晶体管的阈值电压Vth发生正偏，导致在某些工作阶段中，EM GOA电路输出异常的现象。

发明内容

本申请旨在至少解决现有技术中存在的技术问题之一。为此，本申请需要提供一种移位寄存器、控制方法、栅极驱动电路及显示装置。

本申请实施方式的所述移位寄存器，包括输入子电路、第一控制子电路、第二控制子电路和输出子电路；

所述输入子电路连接第一节点、第二节点，用于根据输入信号和第一时钟信号控制所述第一节点和第二节点的电位；

所述第一控制子电路连接所述第一节点、所述第二节点，用于根据所述第二节点的电位和第二时钟信号控制所述第一节点的电位；

所述第二控制子电路连接所述第一节点、所述第二节点和第三节点，用于根据所述第一节点的电位、所述第二节点的电位、所述第二时钟信号和所述输入信号控制所述第三节点的电位；

所述输出子电路连接所述第一节点、所述第三节点、所述第一电平端和所述第二电平端，所述输出子电路根据所述第三节点的电位输出第一输出信号，或者，根据所述第一节点的电位输出第二输出信号；

所述第一时钟信号和所述第二时钟信号的周期为两个单位时长，所述移位寄存器在接收到所述输入信号小于或等于一个单位时长后输出所述第一输出信号。

在某些实施方式中，第二控制子电路包括：

第一控制单元，所述第一控制单元连接所述第一节点、所述第三节点和所述第一电平端；

第二控制单元，所述第二控制单元连接所述第二节点、所述第三节点、所述信号输入端、第二时钟信号端、所述第一电平端和所述第二电平端。

在某些实施方式中，所述第一控制单元包括第六晶体管，所述第六晶体管的第一极连接所述第一电平端，所述第六晶体管的第二极连接所述第三节点，所述第六晶体管的栅极连接所述第一节点。

在某些实施方式中，所述第二控制单元包括第七晶体管、第八晶体管、第九晶体管、第二电容和第三电容；其中，

所述第七晶体管的第一极连接第二时钟信号端，所述第七晶体管的第二极连接第七节点，所述第七晶体管的栅极连接输入信号端；

所述第八晶体管的第一极连接所述第九晶体管，所述第八晶体管的第二极连接第三节点，所述第八晶体管的栅极连接所述第七节点；

所述第九晶体管的第一极连接第二电平端，所述第九晶体管的第二极连接所述第八晶体管的第二极，所述第九晶体管的栅极连接所述第二节点；

所述第二电容连接所述第二时钟信号端和所述第二节点；

所述第三电容连接所述第一电平端和所述第七节点。

在某些实施方式中，所述第一控制子电路包括第四晶体管、第五晶体管和第一电容；

所述第四晶体管的第一极连接第二时钟信号端，所述第四晶体管的第二极连接第六节点，所述第四晶体管的栅极连接输入信号端和所述第一节点；

所述第五晶体管的第一极连接所述第一电平端，所述第五晶体管的第二极连接所述第六节点，所述第五晶体管的栅极连接所述第二节点；

所述第一电容连接所述第一节点和第六节点。

在某些实施方式中，所述输出子电路包括第十晶体管、第十一晶体管和信号输出端；

所述第十晶体管的第一极连接所述第一电平端，所述第十晶体管的第二极连接所述信号输出端，所述第十晶体管的栅极连接所述第三节点；

所述第十一晶体管的第一极连接所述第二电平端，所述第十一晶体管的第二极连接所述信号输出端，所述第十一晶体管的栅极连接所述第一节点。

在某些实施方式中，所述输入子电路包括第一晶体管、第二晶体管和第三晶体管；其中，

所述第一晶体管的第一极连接信号输入端，所述第一晶体管的第二极连接第四节点，所述第一晶体管的栅极连接第一时钟信号端；

所述第二晶体管的第一极连接所述第一时钟信号端，所述第二晶体管的第二极连接第五节点，所述第二晶体管的栅极连接所述第四节点；

所述第三晶体管的第一极连接第二电平端，所述第三晶体管的第二极连接所述第五节点，所述第三晶体管的栅极连接所述第一时钟信号端。

在某些实施方式中，所述移位寄存器还包括隔离子电路，所述隔离子电路包括第十二晶体管和第十三体管；其中，

所述第十二晶体管的第一极连接所述第四节点，所述第十二晶体管的第二极连接所述第一节点，所述第十二晶体管的栅极连接所述第二电平端；

所述第十三晶体管的第一极连接所述第五节点，所述第十三晶体管的第二极连接所述第二节点，所述第十三晶体管的栅极连接所述第二电平端。

本申请的实施方式的栅极驱动电路，包括级联的多个上述任一项所述的移位寄存器，其中，除第一级移位寄存器之外，本级移位寄存器的信号输入端与上一级移位寄存器的信号输出端电连接。

本申请实施方式的显示装置，包括像素驱动电路和如上述所述的栅极驱动电路，所述栅极驱动电路与所述像素驱动电路连接以为所述像素驱动电路提供发光控制信号。

本申请实施方式的控制方法，用于控制上述任意一项所述的移位寄存器，所述控制方法包括：

向所述移位寄存器提供所述输入信号以控制所述移位寄存器在接收到所述输入信号小于或等于一个单位时长后输出所述第一输出信号；或

停止向所述移位寄存器提供所述输入信号以控制所述移位寄存器在停止接收到所述输入信号小于或等于一个单位时长后输出所述第二输出信号。

在某些实施方式中，所述控制方法还包括：

确定所述第二时钟信号为低电平信号的低电平持续时长；

在所述第二时钟信号为低电平信号且持续预定时长时控制所述信号输入端向所述寄存器传输输入信号，所述预定时长小于所述低电平信号时长。

本申请实施方式的移位寄存器、栅极驱动电路、显示装置和控制方法中，通过对输入子电路、第一控制子电路、第二控制子电路和输出子电路设置，在输入子电路接收到输入信号后小于或等于一个单位时长后输出第一输出信号。如此。避免了因移位寄存器中的晶体管的阈值电压Vth发生正偏，保证移位寄存器的输出子电路能够正常输出第一输出信号。

本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

本申请的上述和/或附加的方面和优点从结合下面附图对实施方式的描述中将变得明显和容易理解，其中：

图1是本申请实施方式的移位寄存器的模块示意图。

图2是本申请实施方式的移位寄存器的又一模块示意图。

图3是本申请实施方式的移位寄存器的电路连接示意图。

图4是本申请实施方式的移位寄存器的在某些场景下的时序图。

图5-6是本申请实施方式的移位寄存器的控制方法的流程示意图。

图7是本申请实施方式的栅极驱动电路的模块示意图。

图8是本申请实施方式的栅极驱动电路的某些场景下的时序图。

图9是本申请实施方式的显示装置的模块示意图。

主要元件符号说明：

输入子电路11、第一晶体管T1、第二晶体管T2、第三晶体管T3；

第一控制子电路12、第四晶体管T4、第五晶体管T5、第一电容C1；

第二控制子电路13、第一控制单元131、第六晶体管T6、第二控制单元132、第七晶体管T7、第八晶体管T8、第九晶体管T9、第二电容C2、第三电容C3；

输出子电路14、第十晶体管T11、第十一晶体管T12、信号输出端OUT；

隔离子电路15、第十二晶体管T12、第十三晶体管T13；

第一节点N1、第二节点N2、第三节点N3、第四节点N4、第五节点N5、第六节点N6、第七节点N7；

信号输入端STV、第一电平端VGH、第二电平端VGL、第一时钟信号端CK、第二时钟信号端CB；

移位寄存器10、栅极驱动电路100、像素驱动电路200、显示装置1000。

具体实施方式

下面详细描述本申请的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。

在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

另外，需要说明的是，本申请实施方式中，采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极，所以本公开实施例中全部或部分晶体管的源极和漏极根据需要是可以互换的。

此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管，本公开的实施方式均以P型晶体管为例进行说明，也即是，本申请的实施方式中，晶体管的栅极接收到低电平信号时，晶体管的第一极和第二极导通。基于本公开对P型晶体管实现方式的描述和教导，本领域普通技术人员在没有做出创造性劳动前提下能够容易想到本公开实施例采用N型晶体管的实现方式，因此，这些实现方式也是在本公开的保护范围内的。

通常,在EM GOA电路(例如12T3C)是在接收到输入信号两个单位时长后开始产生输出信号，而在开始输出信号这个阶段，EM GOA电路中某些晶体管的阈值电压Vth容易发生正偏，使得EM GOA电路在向像素驱动电路输出EM(发光)信号的过程中无法正常输出信号。

有鉴于此，请参阅图1，本申请提供了一种移位寄存器10，包括输入子电路11、第一节点N1、第二节点N2、第三节点N3、第一控制子电路12、第二控制子电路13和输出子电路14。

其中，输入子电路11连接第一节点N1、第二节点N2、第一时钟信号端CK和信号输入端STV，输入子电路11用于根据信号输入端STV传输的输入信号和第一时钟信号端CK传输的第一时钟信号控制第一节点N1和第二节点N2的电位。

第一控制子电路12连接第一节点N1、第二节点N2和第二时钟信号端CB，用于根据第二节点N2的电位和第二时钟信号控制第一节点N1的电位。

第二控制子电路13连接第一节点N1、第二节点N2、第三节点N3、第二时钟信号端CB和信号输入端STV，用于根据第一节点N1的电位、第二节点N2的电位、第二时钟信号端CB的第二时钟信号和所信号输入端STV的输入信号控制所述第三节点N3的电位。

输出子电路14连接第一节点N1、第三节点N3、第一电平端VGH和第二电平端VGL，输出子电路14用于根据第三节点N3输出第一输出信号，或者，根据所述第一节点N1的电位输出第二输出信号。第一时钟信号和第二时钟信号的周期为两个单位时长，移位寄存器10在接收到输入信号小于或等于一个单位时长后输出第一输出信号。

本申请的移位寄存器10中，通过对输入子电路11、第一控制子电路12、第二控制子电路13、输出子电路14的设置，在输入子电路11接收到输入信号的小于或等于一个单位时长后输出第一输出信号。如此。避免了移位寄存器10中的晶体管的阈值电压Vth在接收到输入信号2个单位时长后发生正偏而影响输出信号稳定性，使得移位寄存器10的输出子电路14能够正常输出第一输出信号。

请参阅图3，具体地，移位寄存器10分别连接第一时钟信号端CK、第二时钟信号端CB、第一电平端VGH和第二电平端VGL以及信号输入端STV以及像素驱动电路。移位寄存器10用于向像素驱动电路提供发光信号。其中，第一时钟信号端CK用于向移位寄存器10传输第一时钟信号。第二时钟信号端CB用于向移位寄存器10传输第二时钟信号。信号输入端STV用于向移位寄存器10传输输入信号。第一电平端VGH用于向移位寄存器10传输第一电平，第二电平端VGL用于向移位寄存器10传输第二电平。

需要说明的是，输入信号为高电平信号,第一输出信号为第一电平，第二输出信号为第二电平。其中,第一电平为高电平信号,第二电平为低电平信号。

第一时钟信号和第二时钟信号包括高电平信号和低电平信号，并且，第一时钟信号和第二时钟信号的时钟周期时长相同，都为2个单位时长，在一个时钟周期内，高电平信号时长大于低电平信号时长。需要说明的是，单位时长是指每一行像素刷新所需要的时间。例如，在一些示例中，本申请的移位寄存器用于OLED显示面板，OLED显示面板的刷新率为90HZ，OLED显示面板包括800行像素行。则一行像素刷新的时间为1秒除以刷新率90再除以行数400，等于27.8微秒。也即是，每个单位时长为27.8微秒。

输入信号的时长大于第一时钟信号或第二时钟信号的时钟周期，例如。输入信号的时长为3H，则一个时钟周期小于3H。并且，第一时钟信号和第二时钟信号相位相差180度。

第一时钟信号、第二时钟信号为高电平信号时的电位大小可以与第一电平的电位相同，第一时钟信号、第二时钟信号为低电平信号时的电位大小可以与第二电平的电位相同。

下面以移位寄存器10具体地电路连接进行阐述。

移位寄存器10包括有输入子电路11、第一控制子电路12、第二控制子电路13和输出子电路14、第一节点N1、第二节点N2和第三节点N3。

输入子电路11通过接入第一节点N1和第二节点N2实现与第一控制子电路12、第二控制子电路13和输出子电路14。

请进一步地结合图3，输入子电路11包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四节点N4和第五节点N5。其中，第一晶体管T1通过第四节点N4与第二晶体管T2和第一节点N1连接，第三晶体管T3通过第五节点N5与第二晶体管T2和第二节点N2连接。

第一晶体管T1的第一极连接信号输入端STV，第一晶体管T1的第二极连接第四节点N4，第一晶体管T1的栅极连接第一时钟信号端CK，第一晶体管T1用于根据第一时钟信号端CK的第一时钟信号将信号输入端STV的输入信号传输至第四节点N4以改变第四节点N4和与第四节点N4连接的第一节点N1的电位。

第二晶体管T2的第一极连接第一时钟信号端CK，第二晶体管T2的第二极连接第五节点N5，第二晶体管T2的栅极连接第四节点N4，第二晶体管T2用于根据第四节点N4的电位将第一时钟信号端CK的第一时钟信号传输至第五节点N5。

第三晶体管T3的第一极连接第二电平端VGL，第三晶体管T3的第二极连接第五节点N5，第三晶体管T3的栅极连接第一时钟信号端CK。第三晶体管T3用于根据第一时钟信号端CK传输的第一时钟信号将第二电平端VGL的第二电平传输至第五节点N5。

第一控制子电路12通过接入第一节点N1、第二节点N2实现与输入子电路11连接和输出子电路14连接。

第一控制子电路12包括第四晶体管T4、第五晶体管T5、第一电容C1和第六节点N6。其中，第一电容C1通过第六节点N6实现与第四晶体管T4和第五晶体管T5连接。

第四晶体管T4的第一极连接第二时钟信号端CB，第四晶体管T4的第二极连接第六节点N6，第四晶体管T4的栅极连接第一节点N1，第四晶体管T4用于根据第一节点N1的电位将第二时钟信号端CB的第二时钟信号传输至第六节点N6。

第五晶体管T5的第一极连接第一电平端VGH，第五晶体管T5的第二极连接第六节点N6，第五晶体管T5的栅极连接第五节点N5，用于根据第五节点N5的电位将第一电平端VGH的第一电平写入至第六节点N6。

第一电容C1连接第六节点N6和第一节点N1。第一电容C1用于根据第六节点N6的电位来维持第一节点N1的电位。

第二控制子电路13包括第一控制单元131和第二控制单元132。第一控制单元131连接第一节点N1、第三节点N3和第一电平端VGH。第二控制单元132连接第二节点N2、第三节点N3、信号输入端STV、第二时钟信号端CB、第一电平端和VGH第二电平端VGL。

第一控制单元131包括第六晶体管T6，第六晶体管T6的第一极连接第一电平端VGH，第六晶体管T6的第二极连接第三节点N3，第六晶体管T6的栅极连接第一节点N1。第六晶体管T6用于根据第一节点N1的电位将第一电平端VGH的第一电平写入第三节点N3。

第二控制单元132包括第七晶体管T7、第八晶体管T8、第九晶体管T9、第二电容C2、第三电容C3和第七节点N7。第八晶体管T8通过第七节点N7与第七晶体管T7、第三电容C3连接。

第七晶体管T7的第一极连接第二时钟信号端CB，第七晶体管T7的第二极连接第七节点N7，第七晶体管T7的栅极连接信号输入端STV，第七晶体管T7用于根据信号输入端STV的输入信号将第二时钟信号端CB的第二时钟信号写入第七节点N7。

第八晶体管T8的第一极连接第九晶体管T9，第八晶体管T8的第二极连接第三节点N3，第八晶体管T8的栅极连接第七节点N7,第八晶体管T8用于根据第七节点N7的电位将第九晶体管T9传输的第二电平写入第三节点N3。

第九晶体管T9的第一极连接第二电平端VGL，第九晶体管T9的第二极连接第八晶体管T8的第一极，第九晶体管T9的栅极连接第二节点N2。第九晶体管T9用于根据第二节点N2的电位将第二电平端VGL的第二电平写入第八晶体管T8的第一极。

第二电容C2连接第二时钟信号端CB和第二节点N2，用于根据第二时钟信号端CB的第二时钟信号来维持第二节点N2的电位。

第三电容C3连接第一电平端VGH和第七节点N7，第三电容C3用于保持第七节点N7的电位。

输出子电路14包括第十晶体管T10、第十一晶体管T11和信号输出端OUT。

第十晶体管T10的第一极连接第一电平端VGH，第十晶体管T10的第二极连接信号输出端OUT，第十晶体管T10的栅极连接第三节点N3。第十晶体管T10用于根据第三节点N3的电位将第一电平端VGH的第一电平(第一输出信号)写入信号输出端OUT。

第十一晶体管T11的第一极连接第二电平端VGL，第十一晶体管T11的第二极连接信号输出端OUT，第十一晶体管T11的栅极连接第一节点N1。第十一晶体管T11用于根据第一节点N1的电位将第二电平端VGL的第二电平(第二输出信号)写入信号输出端OUT。

请参阅图2和图4，在某些实施方式中，移位寄存器10还包括隔离子电路15，隔离子电路15包括第十二体管T12和第十三体管T13。

第十二体管T12的第一极连接第四节点N4，第十二体管T12的第二极连接第一节点N1，第十二体管T12的栅极连接第二电平端VGL。第十二体管T12用于隔离第一节点N1和第四节点N4。

第十三体管T13的第一极连接第五节点N5，第十二体管T12的第二极连接第二节点N2，第十三体管T13的栅极连接第二电平端VGL。第十三体管T13用于隔离第五节点N5和第二节点N2。

本申请的移位寄存器10的工作过程包括第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4、第五阶段t5、第六阶段t6、第七阶段t7和第八阶段t8。在移位寄存器10工作过程中，第一时钟信号和第二时钟信号的高电平信号的时长大于1个单位时长，低电平信号的时长小于等于一个单位时长。输入信号的时长大于第二时钟信号的时钟周期，并且，在信号输入端STV开始传输输入信号时，第二时钟信号为低电平。另外，需要说明的是，延长输入信号的时长，可以使得第五工作阶段和第六工作阶段循环。

下面请结合图3的移位寄存器10以及图4的时序图为例介绍移位寄存器10的工作过程。

在第一阶段t1

输入信号端STV传输的信号为低电平信号，第一时钟信号端CK的第一时钟信号为低电平信号，第二时钟信号端的第二时钟信号为高电平信号。

第一晶体管T1、第三晶体管T3、第七晶体管T7导通。信号输入端STV的低电平信号通过第一晶体管T1写入第四节点N4和第一节点N1。第六晶体管T6和第十一晶体管T11导通。第二时钟信号端CB的第二时钟信号为高电平信号，第八晶体管T8断开。第一电平端VGH的第一电平写入第三节点N3，第三节点N3为高电平，第十晶体管T10断开。同时，第二电平端VGL的第二电平通过第十一晶体管T11写入到信号输出端OUT，信号输出端OUT输出低电平。

在第二阶段T2

输入信号端STV传输的信号为低电平信号切换为高电平信号(输入信号)，第一时钟信号端CK的第一时钟信号为高电平信号，第二时钟信号端CB的第二时钟信号为低电平信号。

在输入信号端STV传输的信号由低电平切换为高电平时，第七晶体管T7关闭，关闭前第二时钟信号端CB的第二时钟信号写入第七节点N7，第三节点N7为低电平信号，第八晶体管T8导通。

第一时钟信号端CK的第一时钟信号为高电平信号，第一晶体管T1、第三晶体管T3关闭，第一电容C1维持第一节点N1和第四节点N4的电位，使得第一节点N1和第四节点N4的电位保持低电平，第二晶体管T2、第六晶体管T6、第十一晶体管T11导通。第一电平端VGH的第一电平写入第三节点N3，第十晶体管T10关闭。同时，第二电平端VGL的第二电平通过第十一晶体管T11写入信号输出端OUT，信号输出端OUT保持输出低电平。

在第三阶段t3

输入信号端STV传输的信号为高电平信号，第一时钟信号端CK的第一时钟信号为低电平信号，第二时钟信号端CB的第二时钟信号为高电平信号。

第一晶体管T1和第三晶体管T3导通。

输入信号端STV传输的高电平信号写入第一节点N1、第四节点N4和第七晶体管T7，第二晶体管T2、第六晶体管T6、第七晶体管T7和第十一晶体管T11关闭；第三电容C3维持第七节点N7的电位，第七节点N7的电位保持为低电平，第八晶体管T8导通。

第二电平端VGL的第二电平写入第五节点N5和第二节点N2，第九晶体管T9导通，第二电平端VGL的第二电平通过第九晶体管T9和第八晶体管T8写入第三节点N3。第三节点N3的电位为低电平，第十晶体管T10导通，第一电平端VGH的第一电平通过第十晶体管T10写入信号输出端OUT，信号输出端OUT输出高电平。

在第四阶段t4

输入信号端STV传输的信号为高电平信号(输入信号)，第一时钟信号端CK的第一时钟信号为高电平信号，第二时钟信号端CB的第二时钟信号为低电平信号。

第一晶体管T1、第三晶体管T3、第七晶体管T7关闭。第一电容C1维持第一节点N1和第四节点N4的电位，使得第一节点N1和第四节点N4的电位保持高电平，第二晶体管T2、第六晶体管T6、第十一晶体管T11关闭。第二电容C2下拉第二节点N2的电位，第二节点N2的电位为低电平，第九晶体管T9导通。第三电容C3维持第七节点N7的电位，第八晶体管T8导通，第二电平端VGL的第二电平通过第九晶体管T9和第八晶体管T8写入第三节点N3，第三节点N3的电位为低电平，第十晶体管T10导通，第一电平端VGH的第一电平通过第十晶体管T10写入信号输出端OUT，信号输出端OUT输出高电平。

需要说明的是，通常在本工作阶段，第二晶体管T2的阈值电压Vth容易发生正偏，导致第一时钟信号端CK的第一时钟信号通过第二晶体管T2写入第二节点N2，进而使得第九晶体管T9关闭，第一电平端CK的第一电平无法通过第九晶体管T9和第八晶体管T8写入第三节点N3。可以理解地，由于在第三阶段时，第三节点N3的电位保持低电平，因此，即使在本阶段第二晶体管T2的阈值电压Vth发生正偏，导致第九晶体管T9关闭，若第三节点N3可以保持低电平，使得第十晶体管T10导通，从而信号输出端OUT可以正常输出高电平。若第三节点N3为高电平，使得第十晶体管T10关闭，由于在上一阶段信号输出端OUT输出高电平，本阶段的信号输出端OUT可以维持输出高电平。

在第五阶段t5

输入信号端STV传输的信号为高电平信号，第一时钟信号端CK的第一时钟信号为低电平信号，第二时钟信号端CB的第二时钟信号为高电平信号。

第一晶体管T1、第三晶体管T3导通，第七晶体管T7关闭。输入信号端STV传输的高电平信号写入第四节点N4、第一节点N1，第二晶体管T2、第六晶体管T6、第十一晶体管T11关闭。第二电平端VGL的第二电平从第三晶体管T3写入第五节点N5和第二节点N2，第九晶体管T9导通，第三电容C3维持第七节点N7的电位，使得第七节点N7的电位保持低电平，第八晶体管T8导通，第二电平端VGL的第二电平通过第九晶体管T9和第八晶体管T8写入第三节点N3，第三节点N3的电位为低电平，第十晶体管T10导通，第一电平端VGH的第一电平通过第十晶体管T10写入信号输出端OUT，信号输出端OUT输出高电平。

在第六阶段t6

输入信号端STV传输的信号为高电平信号，第一时钟信号端CK的第一时钟信号为高电平信号，第二时钟信号端CB的第二时钟信号为低电平信号。

第一晶体管T1、第三晶体管T3和第七晶体管T7关闭。第一电容C1维持第一节点N1和第四节点N4的电位，使得第一节点N1和第四节点N4的电位保持高电平，第二晶体管T2、第六晶体管T6、第十一晶体管T11关闭。第二电容C2下拉第二节点N2的电位，第二节点N2的电位为低电平，第九晶体管T9导通。第三电容C3维持第七节点N7的电位，第八晶体管T8导通，第二电平端VGL的第二电平通过第九晶体管T9和第八晶体管T8写入第三节点N3，第三节点N3的电位为低电平，第十晶体管T10导通，第一电平端VGH的第一电平通过第十晶体管T10写入信号输出端OUT，信号输出端OUT输出高电平。

在第七阶段t7

输入信号端STV传输的信号为低电平信号，第一时钟信号端CK的第一时钟信号为低电平信号，第二时钟信号端CB的第二时钟信号为高电平信号。

第一晶体管T1、第三晶体管T3、第七晶体管T7导通。信号输入端STV的低电平信号通过第一晶体管T1写入第四节点N4和第一节点N1。第二晶体管T2、第六晶体管T6和第十一晶体管T11导通。第二时钟信号端CB的第二时钟信号通过第七晶体管T7写入第七节点N7，低节点为高电平，第八晶体管T8断开。第一电平端VGH的第一电平通过第六晶体管T6写入第三节点N3，第三节点N3为高电平，第十晶体管T10断开。同时，第二电平端VGL的第二电平通过第十一晶体管T11写入到信号输出端OUT，信号输出端OUT输出低电平。

在第八阶段t8

输入信号端STV传输的信号为低电平信号，第一时钟信号端CK的第一时钟信号为高电平信号，第二时钟信号端CB的第二时钟信号为低电平信号。

第一晶体管T1、第三晶体管T3关闭,第七晶体管T7导通。第一电容C1进一步地拉低第一节点N1和第四节点N4的电位，使得第一节点N1和第四节点N4的电位保持低电平，第二晶体管T2、第六晶体管T6和第十一晶体管T11导通，第一电平端VGH的第一电平通过第六晶体管T6写入第三节点N3，第十晶体管T10关闭。同时，由于第一时钟信号端CK的第一时钟信号为高电平信号，使得第二节点N2维持高电平，第九晶体管T9关闭。第二电平端VGL的第二电平通过第十一晶体管T11写入信号输出端OUT，信号输出端OUT的电平为低电平，需要说明的是，由于在本阶段，第四晶体管T4导通，第二时钟信号写入第六节点N6，使得第六节点N6为低电平，第一电容C1使得第一节点N1的电位更低，从而第十一晶体管T11输出的低电平会低于第七阶段输出的低电平。

请结合图5，本申请实施方式还提供了一种控制方法，用于控制上述任意一项实施方式的移位寄存器10，控制方法包括：

S12：向移位寄存器提供输入信号以控制移位寄存器在接收到输入信号小于或等于一个单位时长后输出第一输出信号；或

S14：停止向移位寄存器提供输入信号以控制移位寄存器在停止接收到输入信号小于或等于一个单位时长后输出第二输出信号。

请结合图6，控制方法还包括：

S16：确定第二时钟信号为低电平信号的低电平持续时长；

S18：在第二时钟信号为低电平信号且持续预定时长时控制信号输入端向寄存器传输输入信号，预定时长小于低电平信号时长。

例如，预定时长可以为第二时钟信号中低电平信号的一半。

请结合图7，本申请实施方式还提供了一种栅极驱动电路100，包括多个级联的移位寄存器10，除第一级移位寄存器10外，本级移位寄存器10的信号输入端STV与上一级移位寄存器10的信号输出端OUT电连接。

例如，请结合图8，在一些示例中，栅极驱动电路100包括4个级联的移位寄存器10，其中，第一行移位寄存器10的信号输入端STV连接，信号输出端OUT作为第二行的移位寄存器10的信号输入端，第二行的移位寄存器10的信号输出端作为第三行移位寄存器10的信号输入端，第三行的移位寄存器10的信号输出端作为第四行的移位寄存器10的信号输入端。如此，在第一行移位寄存器10接收到信号输入端STV后，第一行、第二行、第三行、第四行的移位寄存器10在每间隔小于或等于1个单位时长依次输出高电平。

请进一步地结合图9，本申请还提供了一种显示装置1000，包括像素驱动电路20和如上述的栅极驱动电路100。栅极驱动电路100与像素驱动电路200连接，栅极驱动电路100用于在接收到输入信号后向像素驱动电路200传输栅极控制信号。

需要说明的是，栅极控制信号是指移位寄存器10通过信号输出端OUT输出的高电平信号。

显示装置1000可以应用于手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

在本说明书的描述中，参考术语“一个实施方式”、“某些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合所述实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

尽管已经示出和描述了本申请的实施方式，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施方式进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。

Claims (12)

1.一种移位寄存器，其特征在于，包括输入子电路、第一控制子电路、第二控制子电路和输出子电路；

所述输入子电路连接第一节点、第二节点，用于根据输入信号和第一时钟信号控制所述第一节点和第二节点的电位；

所述第一控制子电路连接所述第一节点、所述第二节点，用于根据所述第二节点的电位和第二时钟信号控制所述第一节点的电位；

所述第二控制子电路连接所述第一节点、所述第二节点和第三节点，用于根据所述第一节点的电位、所述第二节点的电位、所述第二时钟信号和所述输入信号控制所述第三节点的电位；

所述输出子电路连接所述第一节点、所述第三节点、所述第一电平端和所述第二电平端，所述输出子电路根据所述第三节点的电位输出第一输出信号，或者，根据所述第一节点的电位输出第二输出信号；

所述第一时钟信号和所述第二时钟信号的周期为两个单位时长，所述移位寄存器在接收到所述输入信号小于或等于一个单位时长后输出所述第一输出信号。

2.如权利要求1所述的移位寄存器，其特征在于，第二控制子电路包括：

第一控制单元，所述第一控制单元连接所述第一节点、所述第三节点和所述第一电平端；

第二控制单元，所述第二控制单元连接所述第二节点、所述第三节点、所述信号输入端、第二时钟信号端、所述第一电平端和所述第二电平端。

3.如权利要求2所述的移位寄存器，其特征在于，所述第一控制单元包括第六晶体管，所述第六晶体管的第一极连接所述第一电平端，所述第六晶体管的第二极连接所述第三节点，所述第六晶体管的栅极连接所述第一节点。

4.如权利要求2所述的移位寄存器，其特征在于，所述第二控制单元包括第七晶体管、第八晶体管、第九晶体管、第二电容和第三电容；其中，

所述第七晶体管的第一极连接第二时钟信号端，所述第七晶体管的第二极连接第七节点，所述第七晶体管的栅极连接输入信号端；

所述第八晶体管的第一极连接所述第九晶体管，所述第八晶体管的第二极连接第三节点，所述第八晶体管的栅极连接所述第七节点；

所述第九晶体管的第一极连接第二电平端，所述第九晶体管的第二极连接所述第八晶体管的第二极，所述第九晶体管的栅极连接所述第二节点；

所述第二电容连接所述第二时钟信号端和所述第二节点；

所述第三电容连接所述第一电平端和所述第七节点。

5.如权利要求1所述的移位寄存器，其特征在于，所述第一控制子电路包括第四晶体管、第五晶体管和第一电容；

所述第四晶体管的第一极连接第二时钟信号端，所述第四晶体管的第二极连接第六节点，所述第四晶体管的栅极连接输入信号端和所述第一节点；

所述第五晶体管的第一极连接所述第一电平端，所述第五晶体管的第二极连接所述第六节点，所述第五晶体管的栅极连接所述第二节点；

所述第一电容连接所述第一节点和第六节点。

6.如权利要求1所述的移位寄存器，其特征在于，所述输出子电路包括第十晶体管、第十一晶体管和信号输出端；

所述第十晶体管的第一极连接所述第一电平端，所述第十晶体管的第二极连接所述信号输出端，所述第十晶体管的栅极连接所述第三节点；

所述第十一晶体管的第一极连接所述第二电平端，所述第十一晶体管的第二极连接所述信号输出端，所述第十一晶体管的栅极连接所述第一节点。

7.如权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括第一晶体管、第二晶体管和第三晶体管；其中，

所述第一晶体管的第一极连接信号输入端，所述第一晶体管的第二极连接第四节点，所述第一晶体管的栅极连接第一时钟信号端；

所述第二晶体管的第一极连接所述第一时钟信号端，所述第二晶体管的第二极连接第五节点，所述第二晶体管的栅极连接所述第四节点；

所述第三晶体管的第一极连接第二电平端，所述第三晶体管的第二极连接所述第五节点，所述第三晶体管的栅极连接所述第一时钟信号端。

8.如权利要求7所述的移位寄存器，其特征在于，所述移位寄存器还包括隔离子电路，所述隔离子电路包括第十二晶体管和第十三体管；其中，

所述第十二晶体管的第一极连接所述第四节点，所述第十二晶体管的第二极连接所述第一节点，所述第十二晶体管的栅极连接所述第二电平端；

所述第十三晶体管的第一极连接所述第五节点，所述第十三晶体管的第二极连接所述第二节点，所述第十三晶体管的栅极连接所述第二电平端。

9.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-8任一项所述的移位寄存器，其中，除第一级移位寄存器之外，本级移位寄存器的信号输入端与上一级移位寄存器的信号输出端电连接。

10.一种显示装置，其特征在于，包括像素驱动电路和如权利要求9所述的栅极驱动电路，所述栅极驱动电路与所述像素驱动电路连接以为所述像素驱动电路提供栅极控制信号。

11.一种移位寄存器的控制方法，其特征在于，用于控制权利要求1-8任意一项所述的移位寄存器，所述控制方法包括：

向所述移位寄存器提供所述输入信号以控制所述移位寄存器在接收到所述输入信号小于或等于一个单位时长后输出所述第一输出信号；或

停止向所述移位寄存器提供所述输入信号以控制所述移位寄存器在停止接收到所述输入信号小于或等于一个单位时长后输出所述第二输出信号。

12.如权利要求11所述的控制方法，其特征在于，所述控制方法还包括：

确定所述第二时钟信号为低电平信号的低电平持续时长；

在所述第二时钟信号为低电平信号且持续预定时长时控制所述信号输入端向所述寄存器传输输入信号，所述预定时长小于所述低电平信号时长。

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