JP2009080363A - 表示ユニット - Google Patents
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Abstract
【課題】ユニット間の接続に必要な信号線の本数を減らして配線コストを下げるとともに、多段接続やケーブル長による信号の変形およびタイミングのずれを低減して、より高い周波数のクロックによるデータ転送にも対応できるようにする。
【解決手段】シフトクロックにラッチ信号、ラインアドレスリセット信号および必要に応じて輝度制御信号を重畳して制御信号を一つのクロック信号にまとめるとともに、各表示ユニットごとに次ユニットに対して出力するクロック信号用の波形補正回路を設ける。
【選択図】図1
【解決手段】シフトクロックにラッチ信号、ラインアドレスリセット信号および必要に応じて輝度制御信号を重畳して制御信号を一つのクロック信号にまとめるとともに、各表示ユニットごとに次ユニットに対して出力するクロック信号用の波形補正回路を設ける。
【選択図】図1
Description
本発明は、ドットマトリクス型表示ユニットに関するものである。
複数の表示ユニットを連結して構成されるドットマトリクス方式による表示装置においてシフトレジスタを用いて画像データをシリアル伝送する場合、データ信号の他に表示ユニットを制御する信号として、シフトクロック、ラッチ、ラインアドレスリセット、画面全体の明るさを調節する輝度調整等がある。
バッファを介して後段のユニットにクロックを伝達する表示ユニットにおいてはバッファを介する毎にクロック信号のデューティ比が変化して後方のユニットに信号が伝わらなくなり、波形補正を行わなうかクロックの周波数を低く抑える必要があることが知られている。(特開平7−134562参照)
さらに、接続されるユニットの数やケーブルの長さによって制御信号間にはタイミングのずれが生じるが、クロックのみの波形補正では制御信号間のタイミングのずれまでは補正されない。
単色表示に比べデータ量が多いフルカラー表示を行う場合には、上記理由によりクロックの周波数を上げる事が難しいので、転送速度を確保するためにデータ線の本数を増やす必要があった。
しかし、信号線が多くなるほど信号間の干渉が起こりやすく、線長が長くなるときにはこれを低減するためにツイストケーブルや同軸ケーブルが用いられる場合もあるが、線数が多い場合これらのケーブルは高価である。
特開平7−134562
特開平9−22273
解決しようとする問題点は、表示ユニット間を繋ぐ信号線の数が多く配線費用が嵩むことと、ユニット数が多い場合やケーブル長が長い場合に信号間の干渉やクロックのデューティー比の変化などで誤動作が起こり易い点である。
本発明は制御信号として、シフトクロックにラッチ信号、ラインアドレスリセット信号、必要に応じて輝度調整信号が重畳されたクロック信号を用い、また、クロック周波数を高くする必要があるときには、そのクロック信号を波形補正して次ユニットへ出力することを主要な特徴とする 。
本発明の表示ユニットによれば、ユニット間の接続に必要な信号線が少なく、例えば従来30対程度のケーブルを必要としていたフルカラー用の表示ユニットを、RGBデータ各1対ずつとクロックの合計4対のツイストペアケーブルで接続することが可能となり、接続に要する費用が低減できるとともに、制御信号が1本にまとまり、さらにユニットごとにクロックの波形を補正することにより、ユニット数が多い場合でも線長が長い場合でも誤動作が起き難い。
表示ユニット間の接続に必要な信号線の本数を減らし、かつ誤動作を起こし難いという目的を、最小の回路によって実現した。
図1は、 本発明の表示ユニットにおける信号重畳方式の1実施例であって制御信号として、シフトクロック、ラッチ信号、ラインアドレスリセット信号および輝度調整信号を重畳してなるクロック信号を用いた場合のタイミング図である。
クロック信号において、ラッチ信号は1周期のクロックの中断で表され、アドレスリセット信号は2周期以上のクロックの中断で表される。
輝度調整信号はアドレスリセット信号の幅によって決定される。例えば、アドレスリセット信号が2周期の時に最大の明るさを表し9周期の時に最小の明るさを表すとすれば、最小から最大まで8段階の明るさを制御することができる。
図2は、上記クロック信号を用いたダイナミック点灯方式単色表示ユニットの回路構成の1例である。
位相制御発振器1はクロック入力に同期したシフトクロックを生成する。
計数回路2はシフトクロックの立下り時に、同期リセット入力が”L”の場合にカウントアップし”H”の場合にはクリアすることで、クロック入力の中断間隔を計数する。
クロック入力が連続しているときの計数回路2の計数値は0であるが、1周期間クロック入力が中断すると計数値は1となり、シフトレジスタ3に対するラッチ信号とアドレスカウンタ5に対するカウントクロックを出力する。
クロック入力の中断が2周期以上続き計数値が1を超えると、計数回路2はアドレスカウンタ5に対してリセット信号を出力する。
輝度制御回路7は計数回路2が出力するリセット信号の立下り時に計数回路2の計数値を取り込み、その値に応じてラッチ4の出力イネーブルを時分割制御して画面の輝度を調整する。
位相制御発振器1の位相比較器は、クロックが中断中に発振器が位相ずれを起こすことを防ぐため、クロックの最長中断期間(図1の例では9周期)を限度として中断期間中の比較動作を停止することが望ましい。
エッジトリガRSフリップフロップ6はクロック入力の立ち上がりで”H”、シフトクロックの立下りで”L”となり、デューティー比が50%に近いクロック信号を生成する。次ユニットへ出力されるデータ信号とクロック出力とはシフトクロックによって同期が取られており、信号間のタイミングのずれが表示ユニットの多段接続によって累積されることも無く、クロック周波数をシフトレジスタまたは位相制御発振器の動作周波数の上限近くまで高くする事ができる。
従来よりもクロックの周波数を上げることが可能になるので、フルカラー表示をする場合にもデータ信号の線数を増やさずに、必要なデータの転送速度を確保することができる。
大型のフルカラー表示装置において特に有用である。
1 位相制御発信器
2 計数回路
3 シフトレジスタ
4 ラッチ
5 アドレスカウンタ
6 エッジトリガRSフリップフロップ
7 輝度制御回路
8 D型フリップフロップ
9 表示素子
2 計数回路
3 シフトレジスタ
4 ラッチ
5 アドレスカウンタ
6 エッジトリガRSフリップフロップ
7 輝度制御回路
8 D型フリップフロップ
9 表示素子
Claims (2)
- 複数配列して表示装置を構成するための表示ユニットであって、シフトレジスタを用いて画像データを順次転送するものにおいて、シフトクロックとラッチ信号およびラインアドレスリセット信号を重畳してなるクロック信号を用いることを特徴とする表示ユニット。
- 複数配列して表示装置を構成するための表示ユニットであって、クロック入力信号に同期した位相制御発振器とエッジトリガRSフリップフロップによって、クロック出力信号の波形を補正することを特徴とする表示ユニット。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007250566A JP2009080363A (ja) | 2007-09-27 | 2007-09-27 | 表示ユニット |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007250566A JP2009080363A (ja) | 2007-09-27 | 2007-09-27 | 表示ユニット |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009080363A true JP2009080363A (ja) | 2009-04-16 |
Family
ID=40655140
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007250566A Pending JP2009080363A (ja) | 2007-09-27 | 2007-09-27 | 表示ユニット |
Country Status (1)
Country | Link |
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JP (1) | JP2009080363A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011071310A (ja) * | 2009-09-25 | 2011-04-07 | Panasonic Electric Works Co Ltd | 発光モジュール装置 |
WO2021232871A1 (zh) * | 2020-05-22 | 2021-11-25 | 京东方科技集团股份有限公司 | 栅极驱动电路、显示基板、显示装置和栅极驱动方法 |
-
2007
- 2007-09-27 JP JP2007250566A patent/JP2009080363A/ja active Pending
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US11875748B2 (en) | 2020-05-22 | 2024-01-16 | Boe Technology Group Co., Ltd. | Gate driving circuit, display substrate, display device and gate driving method for realizing frequency doubling output |
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