CN113506792A - 半导体封装装置及其制造方法 - Google Patents

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Abstract

本公开涉及半导体封装装置及其制造方法。该半导体封装装置包括：引线框架，具有相对的第一表面和第二表面；第一芯片，设置于第一表面且主动面朝向第一表面；保护层，包覆第一表面和至少部分第一芯片，第一芯片的非主动面至少部分在保护露出。该半导体封装装置中第一芯片的非主动面至少部分在保护层露出，有利于第一芯片非主动面散热。

Description

半导体封装装置及其制造方法
技术领域
本公开涉及半导体封装技术领域，具体涉及半导体封装装置及其制造方法。
背景技术
常见的先进嵌入式***集成(Advanced Embedded Active System Integration，aEASI)，是将芯片非主动面黏贴在引线框架上，通过引线框架实现对芯片散热。由于引线框架被介电材包覆，因此引线框架的散热能力有限。随着芯片的功率越来越大，散热问题便更显严重。
发明内容
第一方面，本公开提供了一种半导体封装装置，包括：
引线框架，具有相对的第一表面和第二表面；
第一芯片，设置于所述第一表面且主动面朝向所述第一表面；
保护层，包覆所述第一表面和至少部分所述第一芯片，所述第一芯片的非主动面至少部分在所述保护层露出。
在一些可选的实施方式中，所述装置还包括：
线路层，设置于所述第二表面，所述第一芯片电连接所述线路层。
在一些可选的实施方式中，所述线路层包括重布线层。
在一些可选的实施方式中，所述装置还包括：
第二芯片，设置于所述第二表面且非主动面朝向所述第二表面，所述第二芯片经所述线路层与所述第一芯片电连接。
在一些可选的实施方式中，所述装置还包括：
散热组件，设置于所述第一芯片的非主动面。
在一些可选的实施方式中，所述装置还包括：
电连接件，设置于所述第一芯片的主动面且穿过所述引线框架。
第二方面，本公开提供了一种半导体封装装置，包括：
引线框架，具有相对的第一表面和第二表面；
第一芯片，设置于所述第一表面且主动面朝向所述第一表面；
第二芯片，设置于所述第二表面且非主动面朝向所述第二表面；
线路层，所述第一芯片经所述线路层与所述第二芯片电连接。
在一些可选的实施方式中，所述第一芯片的主动面和所述第二芯片的主动面均面向所述线路层。
在一些可选的实施方式中，所述装置还包括：
保护层，包覆所述第一表面和至少部分所述第一芯片，所述第一芯片的非主动面至少部分在所述保护层露出。
在一些可选的实施方式中，所述装置还包括：
散热组件，设置于所述第一芯片的非主动面。
在一些可选的实施方式中，所述装置还包括：
粘合层，设置于所述引线框架和所述线路层之间，包覆所述第一芯片的主动面的至少部分、所述第二芯片的主动面和所述第二表面。
在一些可选的实施方式中，所述装置还包括：
被动电子元件，设置于所述第二表面。
在一些可选的实施方式中，所述被动电子元件与所述第一芯片电连接。
第三方面，本公开提供了一种制造半导体封装装置的方法，包括：
提供引线框架，所述引线框架具有相对的第一表面和第二表面及开口；
将第一芯片主动面对应所述开口贴设于所述第一表面；
将第二芯片非主动面贴设于所述第二表面；
提供线路层和介电层，所述线路层上设置有粘合层，所述介电层上设置有保护层；
将所述保护层对应所述第一表面、所述粘合层对应所述第二表面进行压合，以使所述第一芯片非主动面至少部分抵接所述介电层；
将所述第一芯片主动面经所述开口电连接所述线路层；
将所述第二芯片主动面电连接所述线路层，以使所述第一芯片经所述线路层与所述第二芯片电连接。
在一些可选的实施方式中，所述方法还包括：
在所述介电层对应所述第一芯片非主动面处形成散热组件，所述散热组件贴设于所述第一芯片非主动面。
在本公开提供的半导体封装装置及其制造方法中，通过设计半导体封装装置包括：引线框架，具有相对的第一表面和第二表面；第一芯片，设置于所述第一表面且主动面朝向所述第一表面；保护层，包覆所述第一表面和至少部分所述第一芯片，所述第一芯片的非主动面至少部分在所述保护层露出。由此实现了第一芯片的非主动面至少部分直接与保护层的外界接触，第一芯片的非主动面无需与引线框架接触，可直接向外界散热，避免了引线框架被介电材包覆造成的散热能力限制对第一芯片功率提高所造成的散热问题，进而提高了半导体封装装置的整体散热性能。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：
图1是根据本公开的半导体封装装置的一个实施例的纵向截面结构示意图；
图2A至2E是根据本公开的半导体封装装置的不同实施例的纵向截面结构示意图；
图3A和3B是根据本公开的一个实施例在制造阶段的半导体封装装置的俯视和纵向截面结构示意图；
图3C至3E是根据本公开的一个实施例在制造阶段的半导体封装装置的纵向截面结构示意图。
符号说明：11-引线框架；11a-第一表面；11b-第二表面；12-第一芯片；12a-第一芯片主动面；12b-第一芯片非主动面；123-电连接件；13-第二芯片；13a-第二芯片主动面；13b-第二芯片非主动面；14-保护层；15-粘合层；16-线路层；17-介电层；18-散热组件；19-被动电子元件；20-打线；21-第一载板；22-第二载板；DR-通孔直径；DT-穿孔直径；TD-介电层厚度；TT-保护层厚度；TB-粘合层厚度；TL-引线框架厚度；OS-引线框架开口宽度；DE-第一芯片边缘与引线框架开口边缘的水平距离。
具体实施方式
下面结合附图和实施例对说明本公开的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本公开所解决的技术问题以及所产生的技术效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外，为了便于描述，附图中仅示出了与有关发明相关的部分。
需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本公开可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本公开所能产生的功效及所能达成的目的下，均应仍落在本公开所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本公开可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，应当也视为本公开可实施的范畴。
还需要说明的是，本公开的实施例对应的纵向截面可以为对应前视图方向截面，横向截面可以为对应右视图方向截面，而水平截面可以为对应上视图方向截面。
另外，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。
参考图1，图1为根据本公开的半导体封装装置的一个实施例的纵向截面结构示意图。
如图1所示，半导体封装装置100可包括：引线框架11、第一芯片12、第二芯片13、保护层14及线路层16。其中：
引线框架11，具有相对的第一表面11a和第二表面11b。
引线框架作为集成电路的芯片载体，是一种借助于键合材料(金丝、铝丝、铜丝)实现芯片内部电路引出端与外引线的电气连接，形成电气回路的关键结构件。本公开中，引线框架11可包括由金属材料或非金属材料组成的引线框架。这里，金属材料例如可以是金(Au)、银(Ag)、铝(Al)、镍(Ni)、钯(Pd)、铜(Cu)或其合金。非金属材料可包括有机物或非金属无机物，其中有机物例如可以是聚苯胺等，而无机物例如可以是石墨烯等。
第一芯片12，设置于第一表面11a且第一芯片12主动面12a朝向第一表面11a。
第二芯片13，设置于第二表面11b且第二芯片13非主动面13b朝向第二表面11b。
本公开中对于第一芯片12的类型不做具体限定，第一芯片12例如可包括晶粒(die)、ASIC(Application Specific Integrated Circuit，专用集成电路)芯片、电源管理电路(Power Management Integrated Circuit，PMIC)芯片或HBM(High BandwidthMemory，高带宽存储器)芯片等。
保护层14，包覆第一表面11a和至少部分第一芯片12，第一芯片非主动面12b至少部分在保护层14露出。
保护层14可以包括液态和/或薄膜有机物，例如：非导电胶(Non-conductivePlastic，NCP)，非导电薄膜(Non-conductive Film，NCF)，异方性导电膜(anisotropicconductive adhesive film，ACF)，异方性导电胶(anisotropic conductive adhesiveplastic，ACP)，聚酰亚胺(Polyimide，PI)，Epoxy,树脂(resin),PP(PrePreg，预浸材料或称为半固化树脂、半固化片)，ABF(Ajinomoto Build-up Film)，粘合剂(glue)，聚酰胺纤维(Polyamide，PA)等。这里只是对保护层14材质的举例说明，而非具体限定。
第一芯片非主动面12b至少部分在保护层14露出，以使第一芯片12能够通过第一芯片12非主动面12b在保护层14露出的至少部分散热，以减少当前引线框架11散热能力有限对第一芯片12的散热造成的影响，提高了对第一芯片非主动面12b的散热效果。
线路层16可以是由导电迹线和介电材料(Dielectric)组成的重布线层。需要说明的是，制程上可以采用当前已知或未来开发的重布线层形成技术，本申请对此不做具体限定，例如可采用包括但不限于光刻、电镀(plating)，化学镀(Electroless plating)等形成重布线层。这里，介电材料可包括有机物和/或无机物，其中有机物例如可以是：聚酰胺纤维(Polyamide，PA)、PI、环氧树脂(Epoxy)、聚对苯撑苯并二噁唑(Poly-p-phenylenebenzobisoxazole，PBO)纤维、FR-4环氧玻璃布层压板、PP、ABF等，而无机物例如可以是硅(Si),玻璃(glass)，陶瓷(ceramic)，氧化硅，氮化硅，氧化钽等。导电材料可包括种子层和金属层。这里，种子层例如可以是钛(Ti)，钨(W)，镍(Ni)等，而金属层例如可以是金(Au)、银(Ag)、铝(Al)、镍(Ni)、钯(Pd)、铜(Cu)或其合金。
在一些可选的实施方式中，如图1所示，第一芯片主动面12a和第二芯片主动面13a均面向线路层16。以缩短第一芯片12和第二芯片13与线路层16之间的电连接路径，减少电连接路径的电阻，并且较短的电连接路径能够加快热量的传递，提高第一芯片12主动面12a和第二芯片13主动面13a热量导出的速率。
下面参考图2A，图2A是根据本公开的半导体封装装置的一个实施例200A的纵向截面结构示意图。图2A所示的半导体封装装置200A类似于图1中所示的半导体封装装置100，不同之处在于，半导体封装装置200A还可包括：电连接件123和粘合层15，其中：
电连接件123设置于第一芯片12主动面12a且穿过引线框架11。
电连接件123与第一芯片12电连接，线路层16与电连接件123电连接，以实现线路层16与第一芯片12的电连接。
电连接件123能够减少线路层16与第一芯片12电连接过程中在线路层16设置的导通孔的深度。由于光刻工艺的限制，导通孔的深度与导通孔在线路层16上的开孔直径正相关，因此，减少导通孔的深度能够降低在线路层16开孔的尺寸，进而能够提高装置200A的输入/输出(in/out，I/O)数量。
粘合层15设置于引线框架11和线路层16之间，且电连接件15包覆第一芯片12的主动面的至少部分、第二芯片13的主动面和第二表面11b。
粘合层15包括的材料可与保护层14相同或不同。
下面参考图2B，图2B是根据本公开的半导体封装装置的一个实施例200B的纵向截面结构示意图。图2B所示的半导体封装装置200B类似于图2A中所示的半导体封装装置200A，不同之处在于，半导体封装装置200B还可包括散热组件18，其中：
散热组件18设置于第一芯片非主动面12b。
第一芯片非主动面12b和散热组件18之间能够进行热传递。热量能够从第一芯片非主动面12b传至散热组件18，以提高第一芯片非主动面12b的散热速度。散热组件18可包括散热线路。
在一些可选的实施方式中，如图2B所示，散热组件18可设置于介电层17且接触第一芯片非主动面12b。
下面参考图2C，图2C是根据本公开的半导体封装装置的一个实施例200C的纵向截面结构示意图。图2C所示的半导体封装装置200C类似于图2B中所示的半导体封装装置200B，不同之处在于，半导体封装装置200C还可包括被动电子元件19，其中：
被动电子元件19设置于第二表面11b。被动电子元件19可与第一芯片12电连接。
在一些可选的实施方式中，如图2C所示，半导体封装装置200C还可包括设置于粘合层15的打线20，第一芯片12可通过打线20与引线框架11电连接。
下面参考图2D，图2D是根据本公开的半导体封装装置的一个实施例200D的纵向截面结构示意图。图2D所示的半导体封装装置200D类似于图2B中所示的半导体封装装置200B，不同之处在于，半导体封装装置200D中，粘合层15可包括由有机物和无机物构成的混合材料，其中，有机物可以是与保护层14包括的有机物相同或不同的有机物材料，无机物例如可以是硅(Si),玻璃(glass)，陶瓷(ceramic)，氧化硅，氮化硅，氧化钽等。有机物和无机物的混合材料可增加粘合层15固化后的强度，能够提高对半导体封装装置200D的支撑，进而提高半导体封装装置200D的整体强度。
继续参考图2E，图2E示出了根据本公开图2B实施例的半导体封装装置200B中各主要结构的尺寸标记，其中：
DR为设置于介电层17的导通孔直径，5um≤DR≤20um。
TD为介电层17或线路层16的介电层厚度，5um≤TD≤10um，且1≤DR/TD≤4。
DT为穿过介电层17和保护层14的导通孔直径，50um≤DT≤100um。
TT为保护层14的厚度，25um≤TT≤100um，且0.5≤DT/TT≤3.5。
TB为粘合层15的厚度，50um≤TB≤200um。
TL为引线框架11的厚度，50um≤TL≤200um。
OS为引线框架11的开口宽度，OS>50um。
DE为第一芯片12边缘与引线框架11开口边缘的距离，DE>10um。
下面参考图3A至图3E，图3A和3B是根据本公开的一个实施例在制造阶段的半导体封装装置的水平和纵向截面结构示意图，图3A和图3B中下部为半导体封装装置的纵向截面结构示意图，而上部为相应的水平截面结构示意图。图3C至3E是根据本公开的一个实施例在制造阶段的半导体封装装置的纵向截面结构示意图。
参考图3A，提供引线框架11和第一芯片12。
这里，引线框架11具有相对的第一表面11a和第二表面11b及开口。
这里，引线框架11的开口可以是预先设置的标准引线框架开口，也可以是根据实际应用需要经蚀刻或机械钻取得到的开口。
然后，在第一芯片主动面12a设置电连接件123。
接着，将第一芯片主动面12a对应开口贴设于第一表面11a，以使电连接件123经引线框架11的开口穿过引线框架11。
这里，可以通过在第一芯片主动面12a的边缘处设置粘合剂，通过粘合剂将第一芯片12主动面12a对应开口贴设于第一表面11a。粘合剂可包括例如环氧树脂(Epoxy)。
参考图3B，翻转引线框架11，以使第二表面11b向上。
然后，提供第二芯片13，将第二芯片非主动面13b贴设于第二表面11b。
这里可以通过在第二芯片非主动面13b设置粘合剂，通过粘合剂将第二芯片非主动面13b贴设于第二表面11b。
参考图3C，提供第一载板21。
这里，第一载板21上设置有线路层16，线路层16上设置有粘合层15。
然后，提供第二载板22，第二载板22上设置有介电层17，介电层17上设置有保护层14。
接着，通过热固型树脂的半聚合半硬化状态(B-Stage)制程，将保护层14对应第一表面11a、粘合层15对应第二表面11b进行压合，以使第一芯片非主动面12b至少部分抵接介电层17。
参考图3D，加热以使保护层14和粘合层15固化后，分别移除第一载板21和第二载板22。
参考图3E，将第一芯片主动面12a经开口电连接线路层16。
这里，可通过设置电连接线路层16与电连接件123的导通孔，以使第一线片主动面12a经开口电连接线路层16。
再，将第二芯片主动面13a电连接线路层16，以使第一芯片12经线路层16与第二芯片13电连接。
在电连接制程上例如可以采用倒装芯片焊接(Flip Chip Bonding，FCB)、热压焊接(Thermal Compression Bonding，FCB)或类似技术。
而后，在介电层17对应第一芯片非主动面12b处形成散热组件18，散热组件18贴设于第一芯片非主动面12b。
这里，例如可以通过激光光刻去除部分介电层17，形成连通介电层17和第一芯片非主动面12b的腔体，在腔体表面通过物理气相沉积(Physical Vapor Deposition，PVD)形成种子层，并通过电镀方式在种子层上形成电镀层，以形成散热组件18。
最后，采用覆晶反扣焊(Controlled Collapsed Chip Connection，C4)法在线路层16底部安置焊锡凸块。
本公开的提供的制造半导体封装装置的方法能够实现与前述半导体封装装置类似的技术效果，这里不再赘述。
尽管已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效组件而不脱离如由所附权利要求书限定的本公开的真实精神和范围。图示可能未必按比例绘制。归因于制造过程中的变量等等，本公开中的技术再现与实际实施之间可能存在区别。可存在未特定说明的本公开的其它实施例。应将说明书和图示视为说明性的，而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神以及范围。所有此些修改都落入此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并不限制本公开。

Claims (10)

1.一种半导体封装装置，包括：
引线框架，具有相对的第一表面和第二表面；
第一芯片，设置于所述第一表面且主动面朝向所述第一表面；
保护层，包覆所述第一表面和至少部分所述第一芯片，所述第一芯片的非主动面至少部分在所述保护层露出。
2.根据权利要求1所述的装置，其中，所述装置还包括：
线路层，设置于所述第二表面，所述第一芯片电连接所述线路层。
3.根据权利要求2所述的装置，其中，所述装置还包括：
第二芯片，设置于所述第二表面且非主动面朝向所述第二表面，所述第二芯片经所述线路层与所述第一芯片电连接。
4.根据权利要求1所述的装置，其中，所述装置还包括：
散热组件，设置于所述第一芯片的非主动面。
5.根据权利要求1所述的装置，其中，所述装置还包括：
电连接件，设置于所述第一芯片的主动面且穿过所述引线框架。
6.一种半导体封装装置，包括：
引线框架，具有相对的第一表面和第二表面；
第一芯片，设置于所述第一表面且主动面朝向所述第一表面；
第二芯片，设置于所述第二表面且非主动面朝向所述第二表面；
线路层，所述第一芯片经所述线路层与所述第二芯片电连接。
7.根据权利要求6所述的装置，其中，所述装置还包括：
保护层，包覆所述第一表面和至少部分所述第一芯片，所述第一芯片的非主动面至少部分在所述保护层露出。
8.根据权利要求7所述的装置，其中，所述装置还包括：
散热组件，设置于所述第一芯片的非主动面。
9.根据权利要求6所述的装置，其中，所述装置还包括：
粘合层，设置于所述引线框架和所述线路层之间，包覆所述第一芯片的主动面的至少部分、所述第二芯片的主动面和所述第二表面。
10.一种制造半导体封装装置的方法，包括：
提供引线框架，所述引线框架具有相对的第一表面和第二表面及开口；
将第一芯片主动面对应所述开口贴设于所述第一表面；
将第二芯片非主动面贴设于所述第二表面；
提供线路层和介电层，所述线路层上设置有粘合层，所述介电层上设置有保护层；
将所述保护层对应所述第一表面、所述粘合层对应所述第二表面进行压合，以使所述第一芯片非主动面至少部分抵接所述介电层；
将所述第一芯片主动面经所述开口电连接所述线路层；
将所述第二芯片主动面电连接所述线路层，以使所述第一芯片经所述线路层与所述第二芯片电连接。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140707A (en) * 1998-05-07 2000-10-31 3M Innovative Properties Co. Laminated integrated circuit package
CN101256965A (zh) * 2007-03-01 2008-09-03 全懋精密科技股份有限公司 嵌埋半导体芯片的结构及其制法
TW200942105A (en) * 2008-03-27 2009-10-01 Phoenix Prec Technology Corp Method of fabricating package substrate having semiconductor component embedded therein

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140707A (en) * 1998-05-07 2000-10-31 3M Innovative Properties Co. Laminated integrated circuit package
CN101256965A (zh) * 2007-03-01 2008-09-03 全懋精密科技股份有限公司 嵌埋半导体芯片的结构及其制法
TW200942105A (en) * 2008-03-27 2009-10-01 Phoenix Prec Technology Corp Method of fabricating package substrate having semiconductor component embedded therein

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