JP2017017300A - チップパッケージ - Google Patents

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Abstract

【課題】薄く、信頼でき、低コストのチップパッケージを提供する。
【解決手段】パッシベーション層14に存在するダイ接触パッド18であって、接着層によってフィーチャ層の第１側に結合されるダイ接触パッドを有するチップ10、及びフィーチャ層の第２側から延伸するピラー12の層を含み、ダイ、フィーチャ層及びピラー12の層が、誘電材料16によって封入される埋め込みダイパッケージ。
【選択図】図１

Description

本発明は、電子チップ実装体及び該電子チップ実装体の製造方法に関する。
コンピュータや通信機器といった家庭用電化製品は、ＩＣチップを含む。
チップを外界に結合可能にする伝統的なやり方は、チップ実装体の一部としてＩＣ基板を含むものである。実装チップは、プリント基板ＰＣＢ又は他の部品が結合される他の基板に結合するためのボールグリッドアレイＢＧＡ又はランドグリッドアレイＬＧＡ等の接続部を有する。
ＩＣ基板は、確実にＰＣＢ及び他の下層基板と良好に接触させるために、高平面性を備え、剛性で耐反り性であることが求められる。特にＩＣ基板に対する、及びチップ実装体全般に対する一般的な要件は、信頼性、適切な電気性能、薄さ、堅さ、平面性、良好な熱放散及び競争力のある価格である。
比較的安く、ＩＣ回路を外界と通信可能にする確立された一般的な種類のチップパッケージが、リードフレームである。リードフレームは、ハウジングの外部に延伸する金属リードを使用する。リードフレーム技術は、ＤＩＰチップの初期にまで遡るが、依然として多くのパッケージ種類で広く使用されている。
リードフレームは、ＩＣパッケージの『骨組み』として機能し、ダイを完成品に組付ける際に、ダイに対する機械的支持を提供する。リードフレームは、ダイが取付けられるダイパドル及び外界に対する外部電気接続手段として機能するリードから成る。ダイは、ワイヤボンディングを介してワイヤによって、又はテープ自動ボンドによってリードに接続される。
接続ワイヤでリードフレームに取付けられると、ダイ又はチップは、モールドコンパウンドとして知られるプラスチック保護材で被覆される。
より高度な積層基板を作製するのに使用される技術は、誘電体内に埋め込まれた接続パッド又はフィーチャの層を含む。ビアは、異なる層のフィーチャを電子的に結合させるために、誘電材料を介して設けられる。
かかるビアを作製する一方法として、ドリルアンドフィルがあり、該方法では、穴が、通常レーザを使用して、誘電体を通して開けられ、銅等の導電材料が、穴を充填してビアを作成するために使用される。
ビアを作製する別の方法としては、ステンシルを通してランプに選択的に露出することによって、又はレーザスクライブを使用してパターンを描くことによって、適切な波長の光、通常紫外線に選択的に露出して、フォトレジストに作成されたパターンに、銅又は他の金属を堆積させることによる方法がある。フォトレジストに現像されたパターンに電気めっきを施すこの技術は、『パターンめっき』として知られている。次にフォトレジストを除去し、直立のビア柱は、誘電材料で積層されるが、誘電材料は、好適には、剛性を強化するためのポリマー含浸ガラスファイバマットプリプレグとする。
パターンめっきでは、シード層が最初に堆積される。その後、フォトレジストの層が、シード層上に堆積され、次に、シード層を露出する溝を作るのに選択的に除去されるパターンを作成するために露光される。ビア柱は、フォトレジストにある溝内に銅を堆積させることによって、作成される。残存するフォトレジストはその後除去され、シード層がエッチング除去され、ここでもまた通常、ポリマー含浸ガラスファイバマットプリプレグとする誘電材料が、ビア柱を覆うために、その上及びその周りに積層される。その後、様々な技法及び処理が、誘電材料を薄くし、平坦化し、ビア柱の上部を露出して、接地又は基準面への導電接続を可能にして、それにより、その上に次の金属層をビルドアップするために、使用できる。金属導体の次層及びビア柱は、所望する多層構造をビルドアップするためにこの工程を繰返して、その上に堆積されてもよい。
『パネルめっき』として本明細書の以下で知られる、別の、しかし、密接に関連する技術では、金属又は合金の連続した層が、基板上に堆積される。フォトレジストの層は、その上に堆積され、パターンが、フォトレジスト内で現像される。次に、現像されたフォトレジストは、選択的に剥離され、その下の金属を選択的に露出し、該金属は、その後エッチング除去されてもよい。未現像のフォトレジストは、下層の金属が、エッチング除去されないよう保護し、直立したフィーチャ及びビアのパターンを残す。未現像のフォトレジストを剥離した後、ポリマー含浸ガラスファイバマット等の誘電材料が、直立した銅フィーチャ及び／又はビア柱の周り及び上に積層されてもよい。また他の変形例では、未現像のフォトレジストのパターンは、現像されたフォトレジストをマスクとして機能させるために残して、剥離される。
上述したようなパターンめっき又はパネルめっきによって作成されたビア層は、通常『ビア柱』として知られている。フィーチャ層は、同様の技法を使用して作製されてもよい。
高密度の相互接続部を作製するための一フレキシブル技術としては、誘電マトリクス内において金属ビア又はフィーチャから成るパターンめっき又はパネルめっきされた多層構造をビルドアップするものがある。ビア及びフィーチャ用に使用される金属は、銅としてもよく、誘電体は、ファイバ強化ポリマーマトリクスから構成してもよい。通常、ガラス転移温度（Ｔｇ）が高いポリマー、例えばポリイミド等が使用される。これらの相互接続部は、コア有り又はコアレスとしてもよく、構成要素をスタックするためのキャビティを含んでもよい。相互接続部の層数は、奇数又は偶数であってもよい。可能にする技術については、Ａｍｉｔｅｃ−Ａｄｖａｎｃｅｄ Ｍｕｌｔｉｌａｙｅｒ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ社に付与された以前の特許に記載されている。例えば、Ｈｕｒｗｉｔｚ氏他に付与された「高度多層コアレス支持構造及び該構造体を作製する方法（Ａｄｖａｎｃｅｄ Ｍｕｌｔｉｌａｙｅｒ Ｃｏｒｅｌｅｓｓ Ｓｕｐｐｏｒｔ Ｓｔｒｕｃｔｕｒｅｓ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ ｔｈｅｉｒ Ｆａｂｒｉｃａｔｉｏｎ ）」と題する米国特許第７，６８２，９７２号（特許文献１）は、優れた電子支持構造体を構築する際の前駆体として使用するための、誘電体におけるビアアレイを含む、自立膜を作製する方法について記載している。同方法は、犠牲キャリア上の誘電体を囲む導電ビアの膜を作製するステップ、及び犠牲キャリアから膜を分離して、自立した積層アレイを形成するステップを含む。かかる自立膜に基づく電子基板は、積層アレイを薄くし、平坦化し、その後ビアを終端することによって形成されてもよい。この刊行物は、参照によりその全体が、本明細書に組込まれる。
Ｈｕｒｗｉｔｚ氏他に付与された「集積回路支持構造体及びその作製（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｓｕｐｐｏｒｔ Ｓｔｒｕｃｔｕｒｅｓ ａｎｄ ｔｈｅｉｒ Ｆａｂｒｉｃａｔｉｏｎ）」と題する米国特許第７，６３５，６４１号（特許文献２）では、以下のステップ： （Ａ）第１ベース層を選択するステップ；（Ｂ）第１ベース層上に第１の耐エッチング液バリア層を堆積するステップ；（Ｃ）導電層と絶縁層とを交互にした第１ハーフスタックをビルドアップし、導電層は、絶縁層を通してビアによって相互接続されるステップ；（Ｄ）第２ベース層を第１ハーフスタック上に塗布するステップ；（Ｅ）フォトレジストの保護コーティングを第２ベース層に塗布するステップ；（Ｆ）第１ベース層をエッチング除去するステップ；（Ｇ）フォトレジストの保護コーティングを除去するステップ；（Ｈ）第１耐エッチング液バリア層を除去するステップ； （Ｉ）導電層と絶縁層とを交互にした第２ハーフスタックをビルドアップし、導電層は、絶縁層を通してビアによって相互接続されるステップであって、第２ハーフスタックが、第１ハーフスタックに略対称のレイアップを有するステップ；（Ｊ）導電層と絶縁層とを交互にした第２ハーフスタック上に絶縁層を塗布するステップ；（Ｋ）第２ベース層を除去するステップ；及び （Ｌ）スタックの外面上にビアの端部を露出することによって基板を終端し、それに終端部を付加するステップ、を含む電子基板を作製する方法について記載している。この刊行物は、参照によりその全体が本明細書に組込まれる。
積層基板は、高密度の接続を可能にし、より精巧なＩＣチップと共に使用される。積層基板は、単純な単層リードフレームより高価であり、多くの電子用途に対しては、より経済的なリードフレームが適している。
単層が適切である比較的単純なチップを実装するのでさえ、リードフレーム技術には、限界がある。チップは、ワイヤボンディングによってリードフレームに取着され、接続ワイヤが長くなる程、ワイヤが切れ、断線を引き起こし、故障を招く危険性が高くなる。また、ワイヤが互いに接近して纏められる程、ショートする可能性が高くなる。
誘電材料内にビア柱を存在させる方法は、積層基板に適しているものの、概して薄すぎて、反りや曲折が接触不良、非信頼性及びショートを引き起こすと考えられるために、単層では使用できない。
Ｈｕｒｗｉｔｚ氏他に付与された「単層コアレス基板（Ｓｉｎｇｌｅ Ｌａｙｅｒ Ｃｏｒｅｌｅｓｓ Ｓｕｂｓｔｒａｔｅ）」と題する米国特許第８，８６６，２８６号（特許文献３）では、ルーティング層及びビア柱層を含むインターポーザのルーティング層に接合された少なくとも１個のチップを含む電子チップパッケージであって、ビア柱層が、ポリマー樹脂内にガラスファイバを含む誘電材料によって囲まれ、チップ及びルーティング層が、該チップとルーティング層を封入する誘電材料の第２層内に埋め込まれる電子チップパッケージについて記載している。この実装技術では、ビア柱の銅端部は、誘電材料と面一になっている。
このパッケージは、かなり頑強であるが、過熱状態になることがある。加えて、かかるパッケージは、ワイヤボンドのために浮遊インダクタンスを発生することがあり、組付け工程やダイ取着、ワイヤボンディング及びモールドに必要な材料のために、製造費用が高くなることがある。
薄く、信頼でき、低コストのチップパッケージに対するニーズが依然として存在し、本発明の実施形態は、このニーズに対応する。
米国特許第７６８２９７２号明細書 米国特許第７６３５６４１号明細書 米国特許第８８６６２８６号明細書
本発明の実施形態は、新規なチップ実装体に関する解決方法を提供することに向けられる。
第１態様は、パッシベーション層に存在するダイ接触パッドであって、接着／バリア層によってフィーチャ層の第１側に結合されるダイ接触パッドを有するダイ、及びフィーチャ層の第２側から延伸するピラーを含み、ダイ、フィーチャ層及びピラーが、誘電材料によって封入される埋め込みダイパッケージに向けられる。
通常、ダイ接触パッドは、アルミニウムを含む。
通常、パッシベーション層は、ＰＩ又はＳｉＮのどちらかを含む。
一般に、接着／バリア層は、Ｔｉ／Ｃｕ、Ｔｉ／Ｗ／Ｃｕ、Ｔｉ／Ｔａ／Ｃｕ、Ｃｒ／Ｃｕ及び Ｎｉ／Ｃｒから成る群から選択される。
通常、接着層の厚さは、０．０５ミクロン〜１ミクロンの範囲にある。
通常、フィーチャ層は、銅を含む。
通常、フィーチャ層の厚さは、１ミクロン〜２５ミクロンの範囲にある。
実施形態によっては、フィーチャ層は、ファンアウト形状を有する。
実施形態によっては、フィーチャ層は、ファンイン形状を有する。
実施形態によっては、チップとピラーは、異なるポリマー誘電材料内に埋め込まれる。
実施形態によっては、ピラーの層は、ダイを基板に結合させる接点として機能するパッドのグリッドアレイを提供する。
任意には、基板はＰＣＢである。
任意には、基板は、Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ（ＰｏＰ）を作製するためのパッケージである。
通常、パッドのグリッドアレイは、業界標準に従い終端される。
実施形態によっては、ピラーのグリッドアレイは、誘電体より最大１０ミクロン延出する、又は誘電体と面一にして、それによりＬＧＡパッドを提供する。
任意に、ピラーのグリッドアレイは、Ｎｉ／Ａｕ、ＥＮＩＧ又はＥＮＥＩＧから成る群から選択される終端部で終端される。
実施形態によっては、ピラーのグリッドアレイは、誘電体より最大１０ミクロン陥凹される、又は誘電体と面一にして、それによりＢＧＡパッドを提供する。
実施形態によっては、柱のグリッドアレイは、有機半田付け性保存剤（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ： ＯＳＰ）で終端される。
第２態様は、本明細書に説明された新規なチップパッケージを作製する方法であって、
ポリマーフレームによって囲まれたソケットのグリッドを入手し；
チップソケットのグリッドをテープ上に載置し；
グリッドのソケット内に、下向きにチップ（フリップチップ）を載置し；
ダイ及びグリッド上に誘電材料を積層し；
誘電体上にキャリアを塗布し；
チタニウム、タンタル、タングステン、クロム及び／又はニッケルの少なくとも１つを含む接着／バリア層を堆積し、続いて新たに露出した表面上に銅のシード層を堆積し；
フォトレジストの第１層の層を塗布して、フィーチャ層でパターンを現像し；
フィーチャを形成するために、銅を、パターンに電気めっきし；
フォトレジストの第１層を剥離し；
ビアピラーのパターンでパターニングされたフォトレジストの第２層を塗布し；
ビアピラーを形成するために、銅をパターンに電気めっきし；
フォトレジストの第２層を剥離し；
接着層と銅シード層の露出部分をエッチング除去し；
銅フィーチャ、ピラー及び、チップの下側を被覆する誘電性バリア層を塗布し；
キャリアを除去し；
ダイのアレイ裏面上に薄層の黒色誘電体を積層し；
銅ピラーを露出するために、誘電体を薄くし、
終端部を塗布し；
グリッドを、個別の実装チップにダイシングする、方法に向けられる。
任意には、チップのアレイは、各ソケット内に配置される。
異形例の製造ルートでは、その上にチップのアレイを有するウエハは、各ソケット内に配置される。
銅ピラーは、ＬＧＡ（ランドグリッドアレイ）を含み、少なくとも１つの以下の制限：
正方形又は長方形であること；
外面は、無電解ニッケル／無電解パラジウム／無電解金（ＥＮＥＰＩＧ）、無電解ニッケル／無電解金（ＥＮＩＧ）又は電解ニッケル−金（Ｎｉ／Ａｕ）終端技術を含む最終金属めっきが施されること；
任意には、周囲の誘電体から最大１０ミクロン突出することを特徴とする。
実施形態によっては、銅ピラーは、パッドのボールグリッドアレイ（ＢＧＡ）を含み、
周囲の誘電体に対して最大１０ミクロン陥凹されること；
半田ボールを湿潤し易くするための円形端部を有する筒状であること；及び
有機半田付け性保存剤（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ： ＯＳＰ）でコーティングされること、の少なくとも１つを特徴とする。
通常、黒色誘電体は、その後レーザでマーキングされる。
本発明について一層よく理解し、本発明がどのように実行できるかについて示すために、次に単に例示目的で、添付図について記述する。
次に、図面について特に詳述するが、強調しておきたいのは、示される詳細は、例示、及び本発明の好適実施形態の説明に役立てることのみを目的とし、本発明の原理及び概念的見地について最も役立つ記述となり、且つ理解し易い記述となると思われるものを提供するために提示される点である。この点で、本発明の構造細部について、本発明の基礎的理解に必要とする以上には示さないものとし；図面と共に説明することで、本発明のいくつかの形がどのように実際に具現化されるかを当業者に明示できる。
ランドグリッドアレイ（ＬＧＡ）によって基板に実装チップを結合可能にする一実施形態による電子チップパッケージの単純な断面図である。 ボールグリッドアレイ（ＢＧＡ）によって基板に実装チップを結合可能にする一実施形態による電子チップパッケージの単純な断面図である。 図１の電子チップパッケージがどのように作製されるかを示すフローチャートである。 図１の電子チップパッケージがどのように作製されるかを示すフローチャートである。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。 図３のフローチャートのステップに対応する中間構造体の略側面図である。
種々の図面における同様な参照番号及び名称は、同様の要素を示す。
用語ミクロンは、１メートルの１ｘ１０−６を意味し、『ｍ』で表すこともある。
以下の記載では、ガラスファイバで強化された、誘電マトリクスにおける金属ビア、特に、ポリイミド、エポキシ又はＢＴ（ビスマレイミド／トリアジン）、ポリフェニレンエーテル（ＰＰＥ）、ポリフェニレンオキサイド（ＰＰＯ）又はそれらの混合物等、ポリマーマトリクスにおける銅ビア柱から成る支持構造について、考察される。
図１を参照すると、ランドグリッドアレイ（ＬＧＡ）２０、２２、２４によってチップ１０を基板に結合可能にする一実施形態による電子チップパッケージ８の単純な断面図が示されている。
電子チップパッケージ８は、ＰＩ又はＳｉＮのどちらかを含むパッシベーション層１４内にアルミニウムピラー１２を有するダイ又はチップ１０から成る。
パッシベーション層１４にアルミニウムピラー１２を有するチップ１０は、膜として、或いは更なる剛性のためにガラスファイバで補強されたプリプレグとして提供される、ポリイミド、エポキシ又はＢＴ（ビスマレイミド／トリアジン）、ポリフェニレンエーテル（ＰＰＥ）、ポリフェニレンオキサイド（ＰＰＯ）又はそれらの混合物等のポリマーマトリクスを有する第１誘電材料１６で積層することによって、封入される。
パッド１８は、アルミニウムピラー１２に結合される。
銅ピラー２０、２２、２４の層は、パッド１８のＩＣ１０が配置される側とは、逆側に作製される。
有効には、パッド１８は、ファンアウトし、１つ又は複数のピラー２２、２４は、ＩＣチップ１０の外周より外に配置されるが、これは、粗スケールで接点を有するＰＣＢ等の基板に結合し易くしたファンアウト構成と通常呼ばれるものである。
これら複数のピラーの中の１つ２０は、チップの真下にあり他のピラーよりも大きく、また、選択されたピラー１２への電気接続を提供すること、及び場合によっては複数のかかるピラー１２を纏めて接続し、接地できる他、ヒートシンクとしても機能して、チップ１０からの熱を奪い、大容積上に放散可能にするが、注目すべきは、誘電材料１６、２６は、一般に良好な断熱材、即ち熱不良導体である点、及びフリップチップ構成は、過熱により影響を受けて、データの破壊やノイズを引き起こす可能性がある点である。
ファンアウト構成の代わりに、当然ながら、この技法は、所望であれば、ファンイン構成を提供することもできる。また、加工が、個別のチップに対するよりも、分断前に『ウエハ上』に複数のチップが存在するものに対する加工である場合、ファンアウト構成は、通常不可能である。
パッド１８及びピラー２０、２２、２４は、誘電材料２６内に封入されてもよく、誘電材料２６は、チップ１０を封入する誘電体１６とは異なる誘電材料としてもよい。黒色誘電体２８の薄層は、レーザマーキングを見易くするために、ダイパッケージ８の上部上に積層されてもよい。黒色誘電体２８の層は、プリプレグとして、又はポリマー膜として提供されてもよい。
ランドグリッドアレイ（ＬＧＡ）を有するプリント基板（ＰＣＢ）等の基板と結合するために、柱２０、２２、２４は、正方形又は長方形であることが多いが、他の形としてもよく、例えば、円形としてもよい。
基板への取着を容易にするために、柱２０、２２、２４の端部は、最大１０ミクロンまで誘電体から突出してもよい。柱２０、２２、２４の露出端部は、通常、その外面に、無電解ニッケル浸漬金めっきとして知られることがある電解Ｎｉ／Ａｕ、又はＥＮＥＰＩＧとして知られる工程において、ニッケルの上で且つ金の下にパラジウムの層が存在する、無電解Ｎｉ／Ｐｄ／Ａｕを含む最終金属めっき３０でコーティングされる。
図２を参照すると、ボールグリッドアレイ（ＢＧＡ）１２０、１２２、１２４によって基板にチップ１１０を結合可能にする一実施形態による電子チップパッケージ１０８の単純な断面図が示されている。
電子チップパッケージ１０８は、ＰＩ又はＳｉＮのどちらかを含むパッシベーション層１１４内にアルミニウムピラー１１２を有するダイ又はチップ１１０から成る。
パッシベーション層１１４にアルミニウムピラー１１２を有するチップ１１０は、膜として、或いは更なる剛性のためにガラスファイバで補強されたプリプレグとして提供される、ポリイミド、エポキシ又はＢＴ（ビスマレイミド／トリアジン）、ポリフェニレンエーテル（ＰＰＥ）、ポリフェニレンオキサイド（ＰＰＯ）又はそれらの混合物等のポリマーマトリクスを有する第１誘電材料１１６で積層することによって、封入される。
パッド１１８は、アルミニウムピラー１１２に結合される。
銅ピラー１２０、１２２、１２４の層は、パッド１１８のＩＣ１１０が配置される側とは、逆側に作製される。
有効には、パッド１１８は、ファンアウトし、１つ又は複数のピラー１２２、１２４は、ＩＣチップ１１０の外周より外に配置されるが、これは、粗スケールで接点を有するＰＣＢ等の基板に結合し易くしたファンアウト構成と通常呼ばれるものである。 これら複数のピラーの中の１つ１２０は、チップの真下にあり他のピラーよりも大きく、また、選択されたピラー１１２への電気接続を提供すること、及び場合によっては複数のかかるピラー１１２を纏めて接続し、接地できる他、ヒートシンクとしても機能して、チップ１１０からの熱を奪い、大容積上に放散可能にするが、注目すべき点は、誘電材料１１６、１２６は、一般に良好な断熱材、即ち熱不良導体である点、及びフリップチップ構成は、過熱により影響を受けて、データの破壊やノイズを引き起こす可能性がある点である。
ファンアウト構成の代わりに、当然ながら、この技法は、所望であれば、ファンイン構成を提供することもできる。また、分断前に、複数のチップが実装され、ウエハ上で終端されている場合、ファンアウト構成は、通常不可能である。
パッド１１８及びピラー１２０、１２２、１２４は、誘電材料１２６内に封入されてもよく、誘電材料１２６は、チップ１１０を封入する誘電体１１６とは異なる誘電材料としてもよい。黒色誘電体１２８の薄層は、レーザマーキングを見易くするために、ダイパッケージ１０８の上部上に積層されてもよい。黒色誘電体１２８の層は、プリプレグとして、又はポリマー膜として提供されてもよい。
半田ボールが、柱の端部に取着され、そこから半球状キャップ内にまで広がるボールグリッドアレイ（ＢＧＡ）を有するプリント基板（ＰＣＢ）等の基板と結合するために、柱１２０、１２２、１２４は、半田ボールによって湿潤し易くするために円形断面を有する通常筒形であるが、柱１２０、１２２、１２４は、他の形としてもよく、例えば、楕円形、正方形又は長方形としてもよい。
図１の柱２０、２２、２４の突出端部とは異なり、ＢＧＡに対しては、柱１２０、１２２、１２４の端部は、通常、誘電体１２６内に収められ（ｃｏｕｎｔｅｒｓｕｎｋ）、誘電体１２６は、柱１２０、１２２、１２４の端部より最大１０ミクロンまで延出し、パッケージを完成する際にその後塗布される半田ボールを収容するのを助ける。ボールグリッドアレイ（ＢＧＡ）の半田ボールを塗布する前に変色を防止するために、柱１２０、１２２、１２４の端部は、有機半田付け性保存剤（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ： ＯＳＰ）１３０の最終層で通常コーティングされる。
また、当然ながら、図１及び図２其々に記載されたパッケージにおいてＬＧＡパッド及びＢＧＡパッドとして機能する両銅柱は、通常、幅（又は直径）が２００ミクロン以上、通常厚さが１５ミクロン〜５０ミクロンである柱構造を含む。銅柱の寸法は、チップに出入りする電流に対する直流抵抗を低減するのを更に助けることができる−それにより、チップの機能範囲と総合的なパッケージ信頼性を増大させられる−特に大電力向けのダイ用途に対して。
図３のフローチャート及びポリマーフレーム６におけるソケット４のアレイに関する断面、及び該フレーム内に埋め込み、接続するチップ１０の断面に関する概略側面図を示す図３（ａ）乃至図３（ｕ）を参照して、図１及び図２の構造体を作製する方法について、次に、若干詳細に説明される。
まず、ポリマーフレーム６によって囲まれたソケット４のグリッドが調達される−ステップ３（ａ）。図３（ａ）は、一組の隣接するソケットを示している。以下の説明では、単一のチップソケットにピックアンドプレイスされる一組の個別チップを加工することについて示し、説明する。実際には、大きな２次元アレイのソケットが、一緒に加工できる。また、一変形例の工程では、単一ソケットが、ウエハ上にチップのグリッドを有するウエハを加工するのに使用されることができ、該ウエハは、次に分断されてもよい。
フレーム６は、ポリマーシートとして適用されたポリマーから成ることができる、又はプリプレグとして適用されたガラスファイバで補強されたポリマーとしてもよい。フレームは、１層又は複数層を有してもよい。厚さ方向に貫通するソケット４は、打ち抜かれてもよい、又はフレーム６は、犠牲銅塊体上に作製されてもよく、犠牲銅塊体は、次に、厚さ方向に貫通するソケット４を設けるために溶解される。
Ｚｕｎｈａｉ Ａｃｃｅｓｓ社のパネルは、２１インチ×２５インチの場合があり、実装チップは、５ｍｍ×５ｍｍ の場合がある。その結果、この製造技術は、１万個のチップを各パネル上に実装可能にする。
しかし、当然ながら、パネルのブロック全てが同じサイズのチップソケットを必要とするというわけではない。また、１個又は複数のブロックが、異なる大きさのソケットを、異なる大きさのチップを受容するために使用されてもよいだけでなく、任意の大きさのサブアレイが、特定のダイパッケージを作製するために使用されてもよい、従って、大量生産であっても、小ロットのダイパッケージが作製されることができ、異なるダイパッケージを、特定の顧客用に同時に加工可能になる、或いは異なる顧客のために異なるパッケージを作製可能になる。そのために、パネルは、１種類のチップを受容する寸法の第１セットを有するソケットを持つ第１領域と、第２種類のチップを受容する寸法の第２セットを有するソケットを持つ第２領域を少なくとも含むことができる。また、１枚又は複数のウエハ上にあるチップのアレイは、かかるパネルにあるウエハサイズのソケットに配置されてもよく、次に、チップは、ウエハが分断される前に、実装されてもよい。
図３（ａ）に示されているように、各チップソケット４は、ポリマーフレーム６によって囲まれる。チップソケット４のグリッドは、テープ３０上に載置される−ステップ３（ｂ）図３（ｂ）。チップ１０は、パッシベーション層１４のアルミニウム接点１２（図１及び図２参照）が、テープ３０と接触するように、フレーム６のソケット４において下向き（フィリップチップ）に載置される−ステップ３（ｃ）図３（ｃ）。
誘電材料１６、通常ポリマー膜又はポリマーにファイバが含まれるプリプレグは、チップ１０及びグリッド６上に積層される−ステップ３（ｄ）図３（ｄ）。
次に、キャリア３２が、誘電体１６上に塗布される−ステップ３（ｅ）図３（ｅ）。次に、テープ３０が除去され−ステップ３（ｆ）、図３（ｆ）、チップ接点１２を露出する。チタニウム、タンタル、タングステン、クロム及び／又はニッケルの中少なくとも１つを含む接着層３４が、新たに露出された表面上に堆積され、その後銅のシード層が堆積される−ステップ３（ｇ）図３（ｇ）。物理的気相成長法（ＰＶＤ）が、通常使用される。接着金属３４選択は、ポリマー６及びパッシベーション層１４に応じて決まる。接着層３４の典型的な組合せは、厚さ０．０５ミクロン〜１ミクロンのＴｉ／Ｃｕ、Ｔｉ／Ｗ／Ｃｕ、Ｔｉ／Ｔａ／Ｃｕ及びＣｒ／Ｃｕである。
フォトレジスト３６の層が、フィーチャ層を形成するために塗布、パターニングされる−ステップ３（ｈ）、図３（ｈ）。その後、銅が、フィーチャ１８を形成するために、パターンに電気めっきされる−ステップ３（ｉ）、図３（ｉ）。通常、フィーチャ１８の厚さは、１ミクロン〜２５ミクロンの範囲にある。フィーチャ１８は、ダイからファンアウトしてもよく、又は内方に広がってもよい。フィーチャによっては、外方に広がるものもあり、内方に広がるものもある。ウエハ上でチップアレイを加工する場合、ファンアウト構成は、一般的に不可能である。
フォトレジスト３６が剥離される−ステップ３（ｊ）、図３（ｊ）、及びフォトレジスト３８の第２層が、ビアピラーのパターンで、塗布及びパターニングされる−ステップ３（ｋ）、図３（ｋ）。銅は、ビアピラー２０、２２、２４の層を形成するために、パターンに電気めっきされる−ステップ３（ｌ）、図３（ｌ）。通常、ビアピラー２０、２２、２４の長さは、１５ミクロン〜５０ミクロンの範囲である。
フォトレジスト３８の第２層が剥離される−ステップ３（ｍ）、図３（ｍ）、及びＴｉ、Ｔａ、Ｎｉ、Ｃｒ、Ｗの中１つ又は複数のスパッタされた接着層３４が、銅シード層と共に、その後エッチング除去される−ステップ３（ｎ）。
その後、誘電性バリア層２６が、銅フィーチャ１８及びピラー２０、２２、２４、及びチップ１０の下側を被覆するために、塗布される−ステップ３（ｏ）図３（ｏ）。
次に、キャリア３２が除去される。通常、キャリアは、銅であり、単にエッチング除去される。キャリアは、２層の銅キャリアとしてもよく、厚い層に剥離可能に取着される薄い層を含み、その場合厚い層は、剥離除去され、薄い層は、エッチング除去される−ステップ３（ｐ）、図３（ｐ）。
ポリマーは、研磨、研削によって、又は化学機械研磨法（ＣＭＰ）によって薄くされて−ステップ３（ｑ）、フレームを露出してもよい。
この段階で、黒色誘電体２８の薄層（膜又はプリプレグ）が、チップ１０のアレイの裏面及びフレーム６上に積層されてもよい−ステップ３（ｒ）、図３（ｒ）。
フォトレジスト又は他のポリマー誘電体２６は、銅ピラー２０、２２、２４を露出するために薄くされる−ステップ３（ｓ）、図３（ｓ）。
終端部３０がピラー２０、２２、２４に塗布される−ステップ３（ｔ）、図３（ｔ）、及びアレイは、個別の実装チップ８に分断（ダイシング）される−ステップ３（ｕ）、図３（ｕ）。
図３（ｕ）及び図１で示されているように、銅ピラー２０、２２、２４は、パッドのグリッドアレイを含み、該パッドは、ＬＧＡ（ランドグリッドアレイ）の形で接点として機能し、銅ピラー２０、２２、２４の上面は、その周りの誘電体２６と面一としてもよく（図３（ｕ））又は誘電体の表面から最大約１０ミクロンまで突出してもよい（図１）が、銅ピラーは、外面に最終金属めっきが施されており、該めっきは、無電解ニッケル／無電解パラジウム／無電解金（ＥＮＥＰＩＧ）、又は無電解ニッケル／無電解金（ＥＮＩＧ）、又は電解ニッケル−金（Ｎｉ／Ａｕ）終端技術を含む。ランドグリッドアレイ構造では、ピラー２０、２２、２４は、正方形又は長方形としてもよい。
ここまで、図１の構造を作製する方法について、示された。特徴として、チップパッケージは、フレーム６と共に、２つ又は３つの異なる誘電体を含むことができ、フィラー１６は、同じ又は異なるポリマー若しくは繊維強化ポリマーであり、ピラーを囲む誘電体２６は、第３誘電体である。
当然ながら、図３の方法の結果得られる図３（ｕ）に示された構造は、銅ピラーの層が、ＢＧＡ（ボールグリッドアレイ）の形で接点として機能するパッドのグリッドアレイを含むように、変更されてもよい。かかる実施形態では、図２に示されるように、銅ピラー１２０ 、１２２、１２４の外面が、周囲の誘電体１２６と面一にされてもよい、又は周囲の誘電体１２６の表面から最大１０ミクロン陥凹されてもよい。ＢＧＡ用ピラーは、通常、半田ボールによって湿潤し易い円形端部を有する円筒形である。
ボールグリッドアレイとして構成される場合、ピラーの両端は、ＯＳＰ１３０（有機半田付け性保存剤）で通常コーティングされる。
当業者は、本発明が、特に上記で示され、説明されたものに限定されないことを理解するであろう。むしろ本発明の範囲は、付記されたクレームによって規定され、上記で説明された様々な特徴の組合せ及び副組合せの両方を含むだけでなく、以上の説明を読んで当業者が想到するであろう、それらの変形例及び変更例も含む。
クレームにおいて、用語『含む（ｃｏｍｐｒｉｓｅ）』、及びその変化形である、『含む（ｃｏｍｐｒｉｓｅｓ）』、『含む（ｃｏｍｐｒｉｓｉｎｇ）』等は、記載される構成要素が含まれるが、一般に他の構成要素を除外するものではないことを、表している。
４ ソケット
６ フレーム
８、１０８ 電子チップパッケージ
１０、１１０ チップ
１２、１１２ ピラー
１４、１１４ パッシベーション層
１６、２６、１１６、１２６ 誘電材料
１８、１１８ パッド
２０、２２、２４ ランドグリッドアレイ（ＬＧＡ）
２８、１２８ 黒色誘電体
３０ テープ
３２ キャリア
３４ 接着層
３６、３８ フォトレジスト
１２０、１２２、１２４ ボールグリッドアレイ（ＢＧＡ）
１３０ 有機半田付け性保存剤

Claims (24)

  1. パッシベーション層に存在するダイ接触パッドであって、接着／バリア層によってフィーチャ層の第１側に結合されるダイ接触パッドを有するダイ、及び前記フィーチャ層の第２側から延伸するピラーの層を含み、前記ダイ、前記フィーチャ層及び前記ピラーの層が、誘電材料によって封入される埋め込みダイパッケージ。
  2. 前記ダイ接触パッドは、アルミニウムを含む、請求項１に記載の埋め込みダイパッケージ。
  3. 前記パッシベーション層は、ＰＩ又はＳｉＮのどちらかを含む、請求項３に記載の埋め込みダイパッケージ。
  4. 前記接着／バリア層は、Ｔｉ／Ｃｕ、Ｔｉ／Ｗ／Ｃｕ、Ｔｉ／Ｔａ／Ｃｕ、Ｃｒ／Ｃｕ及びＮｉ／Ｃｒから成る群から選択される、請求項１に記載の埋め込みダイパッケージ。
  5. 前記接着／バリア層の厚さは、０．０５ミクロン〜１ミクロンの範囲にある、請求項４に記載の埋め込みダイパッケージ。
  6. 前記フィーチャ層は、銅を含む、請求項１に記載の埋め込みダイパッケージ。
  7. 前記フィーチャ層の厚さは、１ミクロン〜２５ミクロンの範囲にある、請求項６に記載の埋め込みダイパッケージ。
  8. 前記ピラーの層の高さは、１５ミクロン〜５０ミクロンの範囲にある、請求項６に記載の埋め込みダイパッケージ。
  9. 前記フィーチャ層は、ファンアウト形状を有する、請求項１に記載の埋め込みダイパッケージ。
  10. 前記フィーチャ層は、ファンイン形状を有する、請求項１に記載の埋め込みダイパッケージ。
  11. 前記チップと前記ピラーの層は、異なるポリマー誘電材料内に埋め込まれる、請求項１に記載の埋め込みダイパッケージ。
  12. 前記ピラーの層は、前記ダイを基板に結合させる接点として機能するパッドのグリッドアレイを含む、請求項１に記載の埋め込みダイパッケージ。
  13. 前記基板は、ＰＣＢである、請求項１２に記載の埋め込みダイパッケージ。
  14. 前記基板は、Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ（ＰｏＰ）を作製するためのパッケージである、請求項１２に記載の埋め込みダイパッケージ。
  15. 前記パッドのグリッドアレイは、誘電体より最大１０ミクロン延出する、又は前記誘電体と面一にして、それによりＬＧＡパッドを提供する、請求項１２に記載の埋め込みダイパッケージ。
  16. 前記パッドのグリッドアレイは、電解Ｎｉ／Ａｕ、ＥＮＩＧ又はＥＮＥＩＧから成る群から選択される終端部で終端される、請求項１５に記載の埋め込みダイパッケージ。
  17. 前記パッドのグリッドアレイは、前記誘電体より最大１０ミクロン陥凹される、又は前記誘電体と面一にして、それによりＢＧＡパッドを提供する、請求項１２に記載の埋め込みダイパッケージ。
  18. 前記パッドのグリッドアレイは、有機半田付け性保存剤（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ： ＯＳＰ）で終端される、請求項１７に記載の埋め込みダイパッケージ。
  19. 本明細書に記載された新規なチップパッケージを作製する方法であって、
    ポリマーフレームによって囲まれたソケットのグリッドを入手し；
    前記チップソケットのグリッドをテープ上に載置し；
    前記グリッドの前記ソケット内に、下向きにチップ（フリップチップ）を載置し；
    前記ダイ及び前記グリッド上に誘電材料を積層し；
    前記誘電体上にキャリアを塗布し；
    チタニウム、タンタル、タングステン、クロム及び／又はニッケルの少なくとも１つを含む接着／バリア層を堆積し、続いて新たに露出した表面上に銅のシード層を堆積し；
    フォトレジストの第１層の層を塗布して、フィーチャ層でパターンを現像し；
    フィーチャを形成するために、銅を、前記パターンに電気めっきし；
    前記フォトレジストの第１層を剥離し；
    ビアピラーのパターンでパターニングされたフォトレジストの第２層を塗布し；
    ビアピラーを形成するために、銅を前記パターンに電気めっきし；
    前記フォトレジストの第２層を剥離し；
    前記接着層と前記銅シード層の露出部分をエッチング除去し；
    前記銅フィーチャ、ピラー及び、前記チップの下側を被覆する誘電性バリア層を塗布し；
    キャリアを除去し；
    前記ダイのアレイ裏面上に薄層の黒色誘電体を積層し；
    前記銅ピラーを露出するために、前記誘電体を薄くし、
    終端部を塗布し；
    前記グリッドを、個別の実装チップにダイシングする、方法。
  20. 前記黒色誘電体をレーザマーキングする更なるステップが続く、請求項１９に記載の方法。
  21. チップのアレイは、各ソケット内に配置される、請求項１９に記載の方法。
  22. ウエハ上にチップのアレイを有するウエハは、各ソケット内に配置される、請求項１９に記載の方法。
  23. 前記銅ピラーは、ランドグリッドアレイ（ＬＧＡ）を含み、少なくとも１つの以下の制限：
    正方形又は長方形とすること；
    外面は、無電解ニッケル／無電解パラジウム／無電解金（ＥＮＥＰＩＧ）、無電解ニッケル／無電解金（ＥＮＩＧ）又は電解ニッケル−金（Ｎｉ／Ａｕ）終端技術を含む最終金属めっきが施されること；
    任意には、周囲の誘電体から最大１０ミクロン突出することを特徴とする、請求項１９に記載の方法。
  24. 前記銅ピラーは、パッドのボールグリッドアレイ（ＢＧＡ）を含み、
    周囲の誘電体に対して最大１０ミクロン陥凹されること；
    半田ボールを湿潤し易くするための円形端部を有する筒状であること；及び
    有機半田付け性保存剤（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ： ＯＳＰ）でコーティングされること、の少なくとも１つを特徴とする、請求項１９に記載の方法。
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