CN101256965A - 嵌埋半导体芯片的结构及其制法 - Google Patents

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Abstract

本发明公开了一种嵌埋半导体芯片的结构及其制法，该制法主要是提供一具相对的第一及第二表面的承载板，于该承载板中形成多个贯穿开口，且于该承载板的该第一表面形成围绕该些开口且未贯穿该承载板的第一沟槽，并于该些开口中各别容置半导体芯片，并将该承载板的该第一表面及该半导体芯片压合于一第一介电层上，以使该第一介电层填充于该第一沟槽中及该半导体芯片与该承载板之间的间隙中，且于该第二表面对应该第一沟槽位置形成第二沟槽，且使该第二沟槽与该第一沟槽相连通，藉以形成贯穿该承载板的沟槽，从而可通过该贯穿沟槽进行后续的切单作业，进而可有效利用承载板空间及提升排版率，且可减少成型时间。

Description

嵌埋半导体芯片的结构及其制法
技术领域
本发明涉及一种嵌埋半导体芯片的结构及其制法，特别是涉及一种同时整合有半导体芯片及线路结构的嵌埋半导体芯片的结构及其制法。
背景技术
随着电子产业的蓬勃发展，电子产品亦朝轻、薄、短、小、高集成度、多功能化方向发展。为满足半导体封装件高集成度(Integration)以及微型化(Miniaturization)的封装需求，半导体芯片的封装形逐渐由单一芯片的球栅阵列(BGA)封装或覆晶式(FlipChip，FC)封装演进到3D封装和模块化封装形态，使得封装的结构产生了不同的面貌例如SiP(System in Package)，SIP(SystemIntegrated Package)，SiB(System in Board)等多种形式。
但是，该些3D及模块化封装形态是以覆晶技术(flip chip)，或打线技术(wire bonding)将单一的半导体芯片一个接一个的连接至芯片承载板表面，亦或以表面黏着技术(SMT)接着于芯片承载件表面。如此，虽可达到高脚数的目的，但是在更高频使用时或高速操作时，其将因导线连接路径过长而产生电气特性的效能无法提升，而有所限制，另外，因传统封装需要多次的连接接口，相对地增加生产制造成本。
鉴此，为了能有效地提升电性质量而符合下世代产品的应用，业界纷纷研究采用将芯片埋入承载件内，作直接的电性连接，来缩短电性传导路径，并减少信号损失、信号失真及提升在高速操作的能力。
如图1所示，为现有的嵌埋半导体元件的封装结构剖面示意图。如图所示，该封装结构包括一承载板10，且该承载板10的一表面100形成有至少一开口100a；至少一半导体芯片11，其具有一主动面11a及相对的一非主动面11b，该主动面11a上形成有多个电极垫110，且该半导体芯片接置于该承载板10上且收纳于该开口100a中；一线路线路增层结构12，其形成于该承载板10上，且该线路线路增层结构12通过多个导电盲孔120电性连接至该半导体芯片11上的电极垫110。该半导体芯片11的该非主动面11b通过胶黏剤13接置于该承载板开口100a中。
该线路增层结构12包括至少一绝缘层121、至少一叠置于该绝缘层121上的线路层122，以及多个导电盲孔120，其贯穿该绝缘层121以电性连接至该线路层122，在该线路增层结构12外表面上具有多个电性连接垫123，并具有一防焊层124，其具有多个开口以显露该些电性连接垫123，从而提供植置焊料球(Solder ball)123之用，以电性导接至外部元件。
但是，为节省封装成本，一般于一基板面板(panel)中同时埋设多个半导体芯片，之后于该基板面板及半导体芯片上进行线路制程以形成与该些半导体芯片电性连接的线路，以完成该些半导体芯片向外的电性连接，之后再通过切单作业以形成具单一半导体芯片的封装件。然，上述现有制程中，在于该基板面板上进行半导体芯片排版时，需于该基板面板上预留一些区域，以供后续利用成型机进行切单作业，由于成型机一般比较大，于该基板面板上预留的区域亦相应的大，因而浪费基板可使用的线路布局空间，或者导致基板面板的排版率降低、成本增加。
又，上述现有制程中是将半导体芯片直接置入基板面板后，于该基板面板单一侧表面进行线路制程，致使所形成的封装结构相对表面的应力不平衡，使得基板面板于制造过程中易产生翘曲，致使产品良率低且不易生产。
再者，现有制程中是利用成型机台直接对封装基板面板进行切割，使成型时间无法缩短。另一方面，线路一般是由金属铜制成，在进行切单作业时，具较大延展性的金属铜由于受到成型机台的压力而造成铜面延展，易造成切单后的封装结构相互刮伤，进而使得封装结构遭到破坏、生产良率降低。
因此，如何提供一种嵌埋半导体芯片的结构及其制法，以避免现有技术中基板面板使用空间浪费、基板排版率低、基板翘曲、封装结构遭到破坏、良率低、成本增加、成型时间增加等缺陷，实已成为目前业界亟待攻克的难题。
发明内容
鉴于上述现有技术的种种缺陷，本发明的主要目的是提供一种嵌埋半导体芯片的结构及其制法，藉以增加芯片承载件排版率，有效利用芯片承载件的使用空间。
本发明的另一目的在于提供一种嵌埋半导体芯片的结构及其制法，藉以平衡承载件于制造过程中所受到的应力，进而避免发生翘曲现象，同时可避免整体结构受到破坏。
本发明的再一目的在于提供一种嵌埋半导体芯片的结构及其制法，藉以提升良率、减低成型时间及成本。
为达到上述及其它目的，本发明提出一种嵌埋半导体芯片的结构制法，其包括：提供一具第一表面及相对的第二表面的承载板，于该承载板中形成多个贯穿开口，且于该承载板的该第一表面形成围绕该些开口且未贯穿该承载板的第一沟槽；提供一第一介电层，将该承载板的该第一表面置于该第一介电层上；提供一半导体芯片，其具有主动面与相对的非主动面，该主动面具有多个电极垫，该半导体芯片容置于该承载板的开口中，且该非主动面置于该第一介电层上，然后压合该承载板、该半导体芯片与该第一介电层，以使该第一介电层填入该第一沟槽中及该半导体芯片与该承载板之间的间隙中；以及于该承载板的该第二表面对应该第一沟槽位置形成第二沟槽，且使该第二沟槽与该第一沟槽相连通，藉以形成贯穿该承载板的沟槽。
上述结构的制法复包括：于该承载板第二表面及该半导体芯片的该主动面上形成一第二介电层，且该第二介电层是填入该第二沟槽中；以及于该第二介电层中形成多个导电盲孔，且于该第二介电层上形成一线路层，该些导电盲孔电性连接该线路层与该半导体芯片的该些电极垫。本发明的制法中，复可于该第二介电层上形成线路层的同时，于该第一介电层的外侧表面形成一金属层。
另，上述制法复包括于该第二介电层及该线路层上形成一线路增层结构，其具有至少一介电层、至少一增层线路层、多个连接垫及多个导电盲孔，部份该些导电盲孔为电性连接至该第二介电层上的该线路层，该线路增层结构亦包括一防焊层，其具有多个开孔，以显露出该线路增层结构的该些连接垫。本发明的制法中，在进行线路增层制程的同时，亦可于该第一介电层外表面的金属层继续堆叠金属层以形成具多层金属结构的金属板。
又，上述制法复包括于该金属板中对应该承载板的贯穿沟槽位置形成开口，之后可通过该承载板中所形成的贯穿沟槽进行切单作业以形成多个整合半导体芯片与线路层的封装结构。
本发明亦提供一种嵌埋半导体芯片的结构，其包括：一承载板，该承载板具有第一表面与相对的第二表面，且该承载板中具有多个贯穿开口，该承载板亦具有围绕该些开口的贯穿沟槽；多个半导体芯片，各容置于该承载板的该些开口中，该半导体芯片具有主动面与相对的非主动面，该主动面具有多个电极垫；以及一第一介电层，形成于该承载板的该第一表面与该半导体芯片的该非主动面上，且填入该半导体芯片与该承载板之间的间隙中，以及填入部分该贯穿沟槽内。
上述的嵌埋半导体芯片的结构复可包括：一第二介电层，形成于该承载板的该第二表面及该半导体芯片的该主动面上，且该第二介电层填入该贯穿沟槽的剩余空间；以及一线路层，形成于该第二介电层上，与多个导电盲孔，形成于该第二介电层中，该导电盲孔为电性连接该线路层与该半导体芯片的该些电极垫。
上述的结构复可包括一线路增层结构，形成于该第二介电层及该线路层上，该线路增层结构具有至少一介电层、至少一增层线路层、多个连接垫及多个导电盲孔，部份该些导电盲孔电性连接至该第二介电层上的该线路层，该线路增层结构亦包括一防焊层，其具有多个开孔，以显露出该线路增层结构的该些连接垫。
此外，本发明的结构复包括一金属板，其形成于该第一介电层的外表面上，且该金属板中对应该承载板的贯穿沟槽位置形成有开口，可提供后续进行切单作业使用的宽度较小的沟槽(包括第一沟槽及第二沟槽)，因而可提升承载板布局空间的利用率，从而可避免现有技术中于基板面板中需预留足够的空间供后续以成形机台进行切单作业，所致无法有效增加基板线路布局的空间使用率，或者无法提升基板面板的单位基板排版率等缺陷。
另外，本发明在承载板成型后，使用第一、第二介电材料将承载板与半导体芯片先行固定，使承载板与半导体芯片成为一体，减少现有单面制程所产生板弯翘问题，且可提升制程良率及量产性、达到节省成本的目的。以及，本发明中于承载板中形成可供后续进行切单作业用的沟槽，因而可避免对封装基板进行切割形成多个单一封装结构时，封装结构闲相互刮伤，且可避免完成的封装结构遭到破坏。
附图说明
图1为现有的嵌埋半导体元件的封装结构剖面示意图；以及
图2A至图2I为本发明的嵌埋半导体芯片的结构的制法剖面示意图。
元件符号简单说明
10，20                承载板
100                   表面
100a，200，27         开口
11，22                半导体芯片
110，2200             电极垫
11a，220              主动面
11b，221              非主动面
12，25                线路增层结构
120，240，251c        导电盲孔
121，250              介电层
123                   电性连接垫
124、26               防焊层
125                   焊料球
20a，20b              第一表面、第二表面
201，202        第一沟槽、第二沟槽
203             沟槽
210、           第一介电层
211             金属薄层
212             金属层
213             金属板
220，221        主动面、非主动面
23              第二介电层
122，24，251a   线路层
230，260        开孔
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。本发明亦可通过其它不同的具体实施例加以施行或应用，本说明书中的各细节亦可基于不同的观点与应用，在不背离本发明的精神下进行各种修饰与变更。
请参阅图2A至图2I，为显示本发明的嵌埋半导体芯片的结构的制法剖面示意图。须注意的是，所述附图均为简化的示意图，仅以示意方式说明本发明的电路板的制程。但是所述附图仅显示与本发明有关的元件，其所显示的元件非为实际实施时的状态，其实际实施时的元件数目、形状及尺寸比例为一种选择性的设计，且其元件布局型态可能更复杂。
如图2A所示，首先提供一承载板20，该承载板20具有一第一表面20a及与该第一表面20a相对的第二表面20b，且于该承载板20中形成多个贯穿开口200，以及于该承载板20的第一表面20a形成围绕该些开口200且未贯穿该承载板20的第一沟槽201。上述承载板20可为金属材料所制成的散热板，此外，该承载板亦可为BT树脂、RF4树脂、环氧树脂、玻璃纤维、聚乙酰胺或氰脂等树脂材料所制成的绝缘板，或为形成有线路结构的电路板。于本发明中，该第一沟槽201以蚀刻形成或以刳刨机(router)形成。
如图2B及图2C所示，提供一第一介电层210，将该承载板20的该第一表面20a置于该第一介电层210上，于该承载板20开口200中容置半导体芯片22，其具有主动面220与相对的非主动面221，该主动面220具有多个电极垫2200，该半导体芯片22的该非主动面221置于该第一介电层210上，然后通过一可移除保护膜(未图示)黏住该承载板20的该第二表面20b及该半导体芯片22的该主动面220以暂时固定该半导体芯片22，接着压合该承载板20、该半导体芯片22与该第一介电层210，以使该第一介电层210填充于该第一沟槽201中及该半导体芯片22与该承载板20间的间隙中，藉该第一介电层210将该半导体芯片22固定于该承载板20的开口200中。
该第一介电层210未与该承载板20接触的一侧表面复可形成有一金属薄层211，其中，该第一介电层210可为环氧树脂(Epoxy resin)、聚乙酰胺(Polyimide)、氰酯(Cyanate Ester)、ABF(Ajinomo build-upfilm)、双顺丁烯二酸酰亚胺/三氮阱(Bismaleimide Triazine，BT)或混合环氧树脂与玻璃纤维的FR5材料所制成；该金属薄层211一般以导电性较佳的铜(Cu)为主，且该金属薄层211可先压合或沉积于该第一介电层上，较佳的具体实施例于该金属薄层211沉积以前，须预先将第一介电层210表面施以粗面化，以有效提供后续于该金属薄层上继续电镀金属层的密着性，或者可直接使用一树脂压合铜箔(Resincoated copper，RCC)。
如图2D所示，于该承载板20的该第二表面20b对应该第一沟槽201位置形成多个第二沟槽202，且使该第二沟槽202与该第一沟槽201相连通以形成贯穿该承载板20的贯穿沟槽203，以供后续进行利用成型工具进行切单作业之用。因此，本发明主要于半导体芯片的封装制程中即于该承载板20中预先形成可供后续进行切单作业且宽度较小的贯穿沟槽203，从而可有效增加基板线路布局的空间使用率，或者可提升承载板单位基板的排版率，同时可通过该贯穿沟槽203利用成型工具进行简单的切割即可形成具单一半导体芯片的封装基板结构，因而可减少成型时间，节省成本。
如图2E所示，于该承载板20第二表面20b及该半导体芯片22上依序形成一第二介电层23及线路层24，且该线路层24为电性连接至该半导体芯片22主动面220的电极垫2200。该第二介电层23填充于该第二沟槽202中，且该第二介电层23中形成有多个开孔230以露出该半导体芯片22主动面220的电极垫2200。该第二介电层23通过压合方式形成于该承载板及该些半导体芯片表面，且填入该第二沟槽202中。该线路层24为图案化金属层(例如金属铜层)，该线路层24通过形成于该第二介电层23开孔230中的导电盲孔231电性连接至该半导体芯片22的电极垫2200。
于本发明中，亦可于形成该线路层24的同时，在该第一介电层210外表面的金属薄层211上进行电镀制程以形成一金属层212(例如金属铜层)。
本发明在承载板成型后，使用第一、第二介电材料将承载板与半导体芯片先行固定，使承载板与半导体芯片成为一体，减少现有单面制成所产生板弯翘问题，且可提升制程良率及量产性、达到节省成本的目的。
如图2F所示，之后复可于该第二介电层23及该线路层24上形成线路增层结构25，其具有至少一介电层250、叠置于该介电层250上的增层线路层251a、多个连接垫251b以及多个导电盲孔251c，部份该导电盲孔251c电性连接该线路层251a与该线路层24。该线路增层制程为业界所熟知，故不赘述。
此外，本发明中，亦可依据实际设计需要在形成线路层252的同时于上述金属层212上进行多次电镀以堆叠多层金属，以于该第一介电层210外表面生成具多层金属结构的金属板213，但是若该金属板213于先前电镀制程中已达预定厚度时，可在该金属板213上覆盖一阻层以防止其持续生成。此金属板213可作为半导体芯片22散热用的散热板，亦可平衡现有单面线路增层制程的应力，以减少产生板弯翘问题。
如图2G所示，之后复可于该线路增层结构25的外表面形成一防焊层26，其具有多个开孔260以露出该线路增层结构25最外表面线路中的电性连接垫251b，之后复可于该些电性连接垫251b上接置导电元件(未图标)，以提供该半导体芯片22向外的电性连接。
如图2H所示，于该金属板213中对应该贯穿沟槽203位置形成开口27，以便后续对应该贯穿沟槽203进行切单作业，以形成多个整合半导体芯片22及线路层24，251a的封装结构(如图2I所示)，并于该封装结构的四周表面残留有第一介电层210。
本发明亦提供一嵌埋半导体芯片的结构，如图2H所示，包括：一承载板20，该承载板20具有第一表面20a与相对的第二表面20b，且该承载板20中具有多个贯穿开口200，该承载板20亦具有围绕该些开口200的贯穿沟槽203；多个半导体芯片22，各容置于该承载板20的该些开口200中，该半导体芯片22具有主动面220与相对的非主动面221，该主动面220具有多个电极垫2200；以及一第一介电层210，形成于该承载板20的该第一表面20a与该半导体芯片22的该非主动面221上，且填入该半导体芯片22与该承载板20之间的间隙中，以及填入部分该贯穿沟槽203内。
本发明的结构复可包括：一第二介电层23，形成于该承载板20的该第二表面20b及该半导体芯片22的该主动面220上，且该第二介电层23填入该贯穿沟槽203的剩余空间；以及一线路层24，形成于该第二介电层23上，与多个导电盲孔240，形成于该第二介电层23中，该些导电盲孔240为电性连接该线路层24与该半导体芯片22的该些电极垫2200。
然后，于该第二介电层23及该线路层24上复可形成一线路增层结构25，其具有至少一介电层250、叠置于该介电层250上的增层线路层251a、多个连接垫251b以及多个导电盲孔251c，部份该导电盲孔251c为电性连接该线路层251a与该线路层24；复包括一防焊层26，其具有多个开孔260以露出该线路增层结构25最外表面线路中的电性连接垫251b。
此外，本发明的结构复可包括形成于该第一介电层210外表面的金属板213，且该金属板213中对应该承载板20的贯穿沟槽203位置形成有开口27，可供后续进行切单作业，以形成多个整合半导体芯片22及线路层24，251a的封装结构(如图2I所示)，并于该封装结构的四周表面残留有第一介电层210。
相比于现有技术，本发明可提供后续进行切单作业使用的宽度较小的沟槽(包括第一沟槽及第二沟槽)，因而可提升承载板布局空间的利用率，从而可避免现有技术中于基板面板中需预留足够的空间供后续以成形机台进行切单作业，所致无法有效增加基板线路布局的空间使用率，或者无法提升基板面板的单位基板排版率等缺陷。
另外，本发明是在承载板成型后，使用第一、第二介电材料将承载板与半导体芯片先行固定，使承载板与半导体芯片成为一体，减少现有单面制成所产生板弯翘问题，且可提升制程良率及量产性、达到节省成本的目的。
以及，本发明中于承载板中形成可供后续进行切单作业使用的沟槽，因而可避免对封装基板进行切割形成多个单一封装结构时，由于线路的材料(金属铜)受到成型工具的压力产生延展而使封装结构间相互刮伤的情形发生，且可避免生成的封装结构遭到破坏。
上述实施例仅为例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应以本发明权利要求书的范围为依据。

Claims (17)

1. 一种嵌埋半导体芯片的结构的制法，包括：
提供一承载板，该承载板具有第一表面与相对的第二表面，于该承载板中形成多个贯穿开口，且于该承载板的该第一表面形成围绕该些开口且未贯穿该承载板的第一沟槽；
提供一第一介电层，将该承载板的该第一表面置于该第一介电层上；
提供一半导体芯片，其具有主动面与相对的非主动面，该主动面具有多个电极垫，该半导体芯片容置于该承载板的开口中，且该非主动面置于该第一介电层上，然后压合该承载板、该半导体芯片与该第一介电层以使该第一介电层填入该第一沟槽中及该半导体芯片与该承载板之间的间隙中，通过该第一介电层将该半导体芯片固定于该承载板的开口中；以及
于该承载板的该第二表面对应该第一沟槽位置形成第二沟槽，且使该第二沟槽与该第一沟槽相连通，藉以形成贯穿该承载板的沟槽。
2. 根据权利要求1所述的嵌埋半导体芯片的结构的制法，复包括一金属层，其形成于该第一介电层未与该承载板接触的表面上。
3. 根据权利要求1所述的嵌埋半导体芯片的结构的制法，复包括：
于该承载板的该第二表面及该半导体芯片的该主动面上形成一第二介电层，且该第二介电层填入该第二沟槽中；以及
于该第二介电层中形成多个导电盲孔，且于该第二介电层上形成一线路层，该些导电盲孔为电性连接该线路层与该半导体芯片的该些电极垫。
4. 根据权利要求3所述的嵌埋半导体芯片的结构的制法，复包括于该第二介电层及该线路层上形成一线路增层结构，该线路增层结构具有至少一介电层、至少一增层线路层、多个连接垫及多个导电盲孔，部份该导电盲孔为电性连接至该第二介电层上的该线路层，该线路增层结构亦包括一防焊层，其具有多个开孔，以显露出该线路增层结构的该些连接垫。
5. 根据权利要求3所述的嵌埋半导体芯片的结构的制法，于该第二介电层上形成该线路层的同时，复包括在该第一介电层外侧表面上形成一金属层。
6. 根据权利要求4所述的嵌埋半导体芯片的结构的制法，其中，在形成该增层线路层的同时，复于该金属层继续堆叠金属层以形成一具多层金属结构的金属板。
7. 根据权利要求6所述的嵌埋半导体芯片的结构的制法，复包括于该金属板对应该沟槽位置形成开口。
8. 根据权利要求7所述的嵌埋半导体芯片的结构的制法，复包括于该承载板的沟槽进行切单作业以形成整合有嵌埋半导体芯片与线路层的封装结构，并于该封装结构的四周表面残留有该第一介电层。
9. 一种嵌埋半导体芯片的结构，包括：
一承载板，该承载板具有第一表面与相对的第二表面，且该承载板中具有多个贯穿开口，该承载板亦具有围绕该些开口的贯穿沟槽；
多个半导体芯片，各容置于该承载板的该些开口中，该半导体芯片具有主动面与相对的非主动面，该主动面具有多个电极垫；以及
一第一介电层，形成于该承载板的该第一表面与该半导体芯片的该非主动面上，且填入该半导体芯片与该承载板之间的间隙中，以及填入部分该贯穿沟槽内。
10. 根据权利要求9所述的嵌埋半导体芯片的结构，复包括：
一第二介电层，形成于该承载板的该第二表面及该半导体芯片的该主动面上，且该第二介电层填入该贯穿沟槽的剩余空间；以及
一线路层，形成于该第二介电层上，与多个导电盲孔，形成于该第二介电层中，该导电盲孔电性连接该线路层与该半导体芯片的该些电极垫。
11. 根据权利要求10所述的嵌埋半导体芯片的结构，复包括一线路增层结构，形成于该第二介电层及该线路层上，该线路增层结构具有至少一介电层、至少一增层线路层、多个连接垫及多个导电盲孔，部份该些导电盲孔为电性连接至该第二介电层上的该线路层，该线路增层结构亦包括一防焊层，其具有多个开孔，以显露出该线路增层结构的该些连接垫。
12. 如申请专利法范围第9所述的嵌埋半导体芯片的结构，复包括一金属板，形成于该第一介电层的外表面上。
13. 如申请专利法范围第12所述的嵌埋半导体芯片的结构，复包括形成于该金属板的开口，其位置对应该些贯穿沟槽。
14. 一种嵌埋半导体芯片的结构，包括：
一承载板，该承载板具有第一表面与相对的第二表面，且该承载板中具有多个贯穿开口；
一半导体芯片，其容置于该承载板的该开口中，该半导体芯片具有主动面与相对的非主动面，该主动面具有多个电极垫；
一第一介电层，形成于该承载板的第一表面与该半导体芯片的该非主动面上，并于该承载板的四周表面残留有该第一介电层；以及
一第二介电层，形成于该承载板的第二表面及该半导体芯片的该主动面上。
15. 根据权利要求14所述的嵌埋半导体芯片的结构，复包括一线路层，形成于该第二介电层上，与多个导电盲孔，形成于该第二介电层中，该些导电盲孔为电性连接该线路层与该半导体芯片的该些电极垫。
16. 根据权利要求15所述的嵌埋半导体芯片的结构，复包括一线路增层结构，形成于该第二介电层及该线路层上，该线路增层结构具有至少一介电层、至少一增层线路层、多个连接垫及多个导电盲孔，部份该些导电盲孔为电性连接至该第二介电层上的该线路层，该线路增层结构亦包括一防焊层，其具有多个开孔，以显露出该线路增层结构的该些连接垫。
17. 根据权利要求14所述的嵌埋半导体芯片的结构，复包括一金属板，形成于该第一介电层的外表面上。
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