CN113066799B - 半导体器件及其制作方法 - Google Patents

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Abstract

本申请公开了一种半导体器件及其制作方法，所述半导体器件包括：第一导体层，所述第一导体层包括至少一条第一走线；第二导体层，所述第二导体层包括至少一条第二走线；所述第一走线与所述第二走线交叉接触；绝缘层，所述绝缘层位于所述第二导体层背离所述第一导体层的一侧；通孔，所述通孔贯穿所述绝缘层，所述第一走线与所述第二走线的至少一个交叉位置上具有所述通孔；第三导体层，所述第三导体层位于所述绝缘层背离所述第一导体层与所述第二导体层的一侧。本发明方案通过在第一走线与第二走线的至少一个交叉位置上设置通孔，并将其余的通孔按照尽可能多的均匀分布，可以使得同层金属的连接性增加，提高可靠性。

Description

半导体器件及其制作方法
技术领域
本发明涉及半导体制作技术领域，尤其是涉及一种半导体器件及其制作方法。
背景技术
随着半导体工艺能力的快速进步，高性能的新制程的器件设计也变得越来愈多。由于工艺制程越来越小，纳米级的误差可能会导致器件性能具有很大的起伏，甚至是器件的生产失败。因为制造厂***误差和随机误差总是存在，因此会经常导致同层金属间发生断路的情况，连接可靠性较差。
发明内容
有鉴于此，本发明提供了一种半导体器件及其制作方法，可以使得同层金属的连接性增加，提高可靠性。
为了实现上述目的，本发明提供如下技术方案：
一种半导体器件，所述半导体器件包括：
第一导体层，所述第一导体层包括至少一条第一走线；
第二导体层，所述第二导体层包括至少一条第二走线；所述第一走线与所述第二走线交叉接触；
绝缘层，所述绝缘层位于所述第二导体层背离所述第一导体层的一侧；
通孔，所述通孔贯穿所述绝缘层，所述第一走线与所述第二走线的至少一个交叉位置上具有所述通孔；
第三导体层，所述第三导体层位于所述绝缘层背离所述第一导体层与所述第二导体层的一侧；
其中，所述第三导体层通过所述通孔与所述第一走线和所述第二走线连接。
优选的，在上述的半导体器件中，具有多个所述交叉位置，每个所述交叉位置上均至少设置有一个所述通孔。
优选的，在上述的半导体器件中，所述通孔均位于所述第一走线上；
同一条所述第一走线上的所述通孔均匀分布。
优选的，在上述的半导体器件中，所述通孔均位于所述第二走线上；
同一条所述第二走线上的所述通孔均匀分布。
优选的，在上述的半导体器件中，一部分所述通孔位于所述第一走线上，另一部分所述通孔位于所述第二走线上；
同一条所述第一走线上的所述通孔均匀分布；
同一条所述第二走线上的所述通孔均匀分布。
优选的，在上述的半导体器件中，具有至少一条所述第一走线；
具有多条平行排布的所述第二走线；
其中，所述第一走线与所有所述第二走线均交叉。
优选的，在上述的半导体器件中，所述交叉位置上均具有一个所述通孔；在第一方向上相邻的第一交叉位置与第二交叉位置之间具有N个所述通孔，所述第一方向为所述第一走线的延伸方向；
N＝floor((S+En1+En2-smin)/(smin+w))
s0＝(S+En1+En2–N*w)/(N+1)
其中，smin为所述第一方向上相邻的两个所述通孔的最小设计距离；w为所述通孔在所述第一方向上的宽度；S为相邻条两条所述第二走线的线间距；所述第一交叉位置上的所述通孔与所述第一交叉位置朝向所述第二交叉位置的边具有距离En1；所述第二交叉位置上的所述通孔与所述第二交叉位置朝向所述第一交叉位置的边具有距离En2；s0为两个通孔的实际间距。
优选的，在上述的半导体器件中，具有至少一条所述第二走线；
具有多条平行排布的所述第一走线；
其中，所述第二走线与所有所述第一走线均交叉。
优选的，在上述的半导体器件中，所述交叉位置上均具有一个所述通孔；在第二方向上相邻的第三交叉位置与第四交叉位置之间具有M个所述通孔，所述第二方向为所述第二走线的延伸方向；
M＝floor((S’+En1’+En2’-smin’)/(smin’+w’))
s0’＝(S’+En1’+En2’–M*w’)/(M+1)
其中，smin’为所述第二方向上相邻的两个所述通孔的最小设计距离；w’为所述通孔在所述第二方向上的宽度；S’为相邻条两条所述第一走线的线间距；所述第四交叉位置上的所述通孔与所述第三交叉位置朝向所述第四交叉位置的边具有距离En1’；所述第四交叉位置上的所述通孔与所述第四交叉位置朝向所述第三交叉位置的边具有距离En2’；s0’为两个通孔的实际间距。
本发明还提供一种如上述任一项所述半导体器件的制作方法，所述制作方法包括：
形成第一导体层，所述第一导体层包括至少一条第一走线；
形成第二导体层，所述第二导体层包括至少一条第二走线；所述第一走线与所述第二走线交叉接触；
在所述第二导体层背离所述第一导体层的一侧形成绝缘层；
形成贯穿所述绝缘层的通孔，所述第一走线与所述第二走线的至少一个交叉位置上具有所述通孔；
在所述绝缘层背离所述第一导体层与所述第二导体层的一侧形成第三导体层；
其中，所述第三导体层通过所述通孔与所述第一走线和所述第二走线连接。
通过上述描述可知，本发明技术方案提供的半导体器件及其制作方法中，通过在第一走线与第二走线的至少一个交叉位置上设置通孔，通过计算两条导体层之间的通孔距离以及通孔数目，并将其余的通孔按照尽可能多的均匀分布，可以使得同层金属的连接性增加，提高可靠性。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容得能涵盖的范围内。
图1为一种常规半导体器件的俯视图；
图2为另一种常规半导体器件的俯视图；
图3a为一种常规半导体器件发生断路时的切面图；
图3b为一种常规半导体器件中第二导体层存在断路问题的示意图；
图4为本发明实施例提供的一种半导体器件的俯视图；
图5为本发明实施例提供的一种半导体器件的切面图；
图6为本发明实施例提供的另一种半导体器件的俯视图；
图7为本发明实施例提供的又一种半导体器件的俯视图；
图8为本发明实施例提供的又一种半导体器件的俯视图；
图9为本发明实施例提供的又一种半导体器件的俯视图；
图10为本发明实施例提供的又一种半导体器件的俯视图；
图11为本发明实施例提供的又一种半导体器件的俯视图；
图12为本发明实施例提供的又一种半导体器件的俯视图；
图13为本发明实施例提供的一种半导体器件的制作方法流程图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请中的实施例进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
随着半导体工艺能力的快速进步，高性能的新制程的器件设计也变得越来愈多。由于工艺制程越来越小，纳米级的误差可能会导致器件性能具有很大的起伏，甚至是器件的生产失败。因为制造厂***误差和随机误差总是存在，因此，设计一种能减少因***误差和随机误差的通孔连接以及通孔分布的设计能大大减少流片失败的占比，提高工厂的良率。
现有技术中，不去考虑同一层金属层的连接关系，只在单一金属上面均匀分布尽可能多的通孔，去连接上下两层的金属层，如图1和图2所示，图1为一种常规半导体器件的俯视图，图2为另一种常规半导体器件的俯视图。该方式中，通孔只主要按照第一导体层01的规则去尽可能多的均匀分布通孔04，并不去考虑第一导体层01和第二导体层02交叉位置的连接可靠性。第一导体层01和第二导体层02是同层的两导体层，二者不同工艺步骤制备。
在图1和图2方式中，这样的优点是：默认处于同一层的第一导体层01和第二导体层02连接可靠且制造中无断路连接，便于设计，并且减少开发和绘制版图难度。但是，这样的缺点是：若是因为***误差或者随机误差的存在，导致了第一导体层01和第二导体层02的连接并不可靠且发生断路的情况，那么整颗芯片的设计就会有很大的几率流片失败。
如图3a所示，图3a为一种常规半导体器件在两导体层交叉位置发生断路时的结构示意图，该方式中由于***误差或者随机误差的存在，导致第一导体层01和第二导体层02在交叉位置的连接关系不可靠且发生断路的情况，区域05为第一导体层01和第二导体层02在交叉位置的断路范围，如果通孔04恰好打在一个第一导体层01上面，则通孔04与第二导体层02就发生了开路现象。
如图3b所示，图3b为一种常规半导体器件中第二导体层02存在断路问题的示意图，该方式中中，该方式中由于***误差或者随机误差的存在，导致第二导体层02发生断路，现有打孔方式，会导致通孔04与第二导体层02就发生了开路现象。
为了解决上述问题，本申请设计了一种能减少因***误差和随机误差的通孔连接以及通孔分布的半导体器件及其制作方法，能大大减少流片失败的占比，提高工厂的良率。所述半导体器件包括：
第一导体层，所述第一导体层包括至少一条第一走线；
第二导体层，所述第二导体层包括至少一条第二走线；所述第一走线与所述第二走线交叉接触；
绝缘层，所述绝缘层位于所述第二导体层背离所述第一导体层的一侧；
通孔，所述通孔贯穿所述绝缘层，所述第一走线与所述第二走线的至少一个交叉位置上具有所述通孔；
第三导体层，所述第三导体层位于所述绝缘层背离所述第一导体层与所述第二导体层的一侧；其中，所述第三导体层通过所述通孔与所述第一走线和所述第二走线连接。
针对现有技术中第一导体层和第二导体层发生断路时，本方案分布的通孔的作用可以使得同层金属(第一导体层和第二导体层)的连接性增加；针对现有技术中第一导体层或第二导体层发生断路时，可以使得上层金属仍然可以通过通孔连接与之串联的其他器件，增加了连接的可靠性。
通过上述描述可知，本发明技术方案提供的半导体器件及其制作方法中，通过在第一走线与第二走线的至少一个交叉位置上设置通孔，通过计算两条导体层之间的通孔距离以及通孔数目，并将其余的通孔按照尽可能多的均匀分布，可以使得同层金属的连接性增加，提高可靠性。并且可以减少***误差和随机误差，可以大幅度减少流片失败的占比，提高工厂的良率。
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。
参考图4和图5，图4为本发明实施例提供的一种半导体器件的俯视图，图5为本发明实施例提供的一种半导体器件的切面图。
如图4和图5所示，所述半导体器件包括：
第一导体层11，所述第一导体层11包括至少一条第一走线；
第二导体层12，所述第二导体层12包括至少一条第二走线；所述第一走线与所述第二走线交叉接触；
绝缘层15，所述绝缘层15位于所述第二导体层12背离所述第一导体层11的一侧；
通孔14，所述通孔14贯穿所述绝缘层15，所述第一走线与所述第二走线的至少一个交叉位置上具有所述通孔14；
第三导体层13，所述第三导体层13位于所述绝缘层15背离所述第一导体层11与所述第二导体层12的一侧；
其中，所述第三导体层13通过所述通孔14与所述第一走线和所述第二走线连接。
需要说明的是，所述第一导体层11、所述第二导体层12以及所述第三导体层13并不特指金属材料，可以为任意导体材料，所述第一导体层11可以与所述第二导体层12的材料相同或不同。
本方案中，通过在第一走线与第二走线的至少一个交叉位置上设置通孔14，并将其余的通孔14按照尽可能多的均匀分布，可以使得同层金属的连接性增加，提高可靠性。
本发明实施例提供的半导体器件中，第一走线与第二走线具有多个所述交叉位置，每个所述交叉位置上均至少设置有一个所述通孔14。
一种方式中，如图4所示，所述交叉位置可以有一个通孔14。
另一种方式中，如图6所示，图6为本发明实施例提供的另一种半导体器件的俯视图，所述交叉位置可以有2个通孔。
又一种方式中，如图7所示，图7为本发明实施例提供的又一种半导体器件的俯视图，所述交叉位置可以有3个通孔。
本发明实施例中，不局限于图示方式，所述交叉位置的通孔数量可以基于需求设定。
本发明实施例中，通孔14的排布方式可以按照第一导体层11的规则均匀分布在第一走线上，也可以按照第二导体层12的规则均匀分布在第二走线上，也可以一部分通孔14均匀分布在第一走线上，一部分通孔14均匀分布在第二走线上。
如图8所示，，图8为本发明实施例提供的又一种半导体器件的俯视图，所述通孔14均位于所述第一走线上；同一条所述第一走线上的所述通孔14均匀分布。
如图9所示，图9为本发明实施例提供的又一种半导体器件的俯视图，所述通孔14均位于所述第二走线上；同一条所述第二走线上的所述通孔14均匀分布。
如图10所示，图10为本发明实施例提供的又一种半导体器件的俯视图，一部分所述通孔14位于所述第一走线上，另一部分所述通孔14位于所述第二走线上；同一条所述第一走线上的所述通孔14均匀分布；同一条所述第二走线上的所述通孔14均匀分布。
参考图11，图11为本发明实施例提供的又一种半导体器件的俯视图，具有至少一条所述第一走线；具有多条平行排布的所述第二走线；其中，所述第一走线与所有所述第二走线均交叉。需要说明的是，具有多条第一走线时，所有所述第一走线平行排布。
进一步的，所述交叉位置上均具有一个所述通孔14；在第一方向上相邻的第一交叉位置与第二交叉位置之间具有N个所述通孔14，所述第一方向为所述第一走线的延伸方向；
N＝floor((S+En1+En2-smin)/(smin+w))
s0＝(S+En1+En2–N*w)/(N+1)
其中，smin为所述第一方向上相邻的两个所述通孔14的最小设计距离，smin≤s0；w为所述通孔14在所述第一方向上的宽度；S为相邻条两条所述第二走线的线间距；所述第一交叉位置上的所述通孔14与所述第一交叉位置朝向所述第二交叉位置的边具有距离En1；所述第二交叉位置上的所述通孔14与所述第二交叉位置朝向所述第一交叉位置的边具有距离En2；s0为两个通孔14的实际间距。
需要说明的是，N＝floor(x)可以取不大于x的最大正整数，如floor(1.0)＝1，floor(1.5)＝1，floor(2.3)＝2。
通过此通孔14排列的计算方式可以准确的计算出两条第二导体层12之间的通孔14数目以及两条第二导体层12之间的通孔14的距离，通过在第一走线与第二走线的至少一个交叉位置上设置通孔14，并将其余的通孔14按照尽可能多的均匀分布，可以使得同层金属的连接性增加，提高可靠性。
参考图12，图12为本发明实施例提供的又一种半导体器件的俯视图，具有至少一条所述第二走线；具有多条平行排布的所述第一走线；其中，所述第二走线与所有所述第一走线均交叉。需要说明的是，具有多条第二走线时，所有所述第二走线平行排布。
进一步的，所述交叉位置上均具有一个所述通孔14；在第二方向上相邻的第三交叉位置与第四交叉位置之间具有M个所述通孔14，所述第二方向为所述第二走线的延伸方向；
M＝floor((S’+En1’+En2’-smin’)/(smin’+w’))
s0’＝(S’+En1’+En2’–M*w’)/(M+1)
其中，smin’为所述第二方向上相邻的两个所述通孔14的最小设计距离；w’为所述通孔14在所述第二方向上的宽度；S’为相邻条两条所述第一走线的线间距；所述第四交叉位置上的所述通孔14与所述第三交叉位置朝向所述第四交叉位置的边具有距离En1’；所述第四交叉位置上的所述通孔14与所述第四交叉位置朝向所述第三交叉位置的边具有距离En2’；s0’为两个通孔14的实际间距。
其中，M＝floor(x)可以取不大于x的最大正整数。
需要说明的是，所有第一走线宽度相同，等间距设置，所述第二走线宽度相同，等间距设置，位于交叉位置的通孔14优选的设置在所在交叉位置的中间区域，其他方式中，也可以设置个个走线非等间距设置，交叉位置的通孔14可以位于非中间位置。
通过此通孔14排列的计算方式可以准确的计算出两条第一导体层11之间的通孔14数目以及两条第一导体层11之间的通孔14的距离，通过在第一走线与第二走线的至少一个交叉位置上设置通孔14，并将其余的通孔14按照尽可能多的均匀分布，可以使得同层金属的连接性增加，提高可靠性。
基于上述实施例，本发明另一实施例还提供了一种如上述实施例中所述半导体器件的制作方法，如图13所示，图13为本发明实施例提供的一种半导体器件的制作方法流程图，所述制作方法包括：
步骤S11：形成第一导体层，所述第一导体层包括至少一条第一走线；
步骤S12：形成第二导体层，所述第二导体层包括至少一条第二走线；所述第一走线与所述第二走线交叉接触；
步骤S13：在所述第二导体层背离所述第一导体层的一侧形成绝缘层；
步骤S14：形成贯穿所述绝缘层的通孔，所述第一走线与所述第二走线的至少一个交叉位置上具有所述通孔；
步骤S15：在所述绝缘层背离所述第一导体层与所述第二导体层的一侧形成第三导体层；其中，所述第三导体层通过所述通孔与所述第一走线和所述第二走线连接。
通过上述描述可知，本发明技术方案提供的半导体器件的制作方法中，通过在第一走线与第二走线的至少一个交叉位置上设置通孔，通过计算两条导体层之间的通孔距离以及通孔数目，并将其余的通孔按照尽可能多的均匀分布，可以使得同层金属的连接性增加，提高可靠性。并且可以减少***误差和随机误差，可以大幅度减少流片失败的占比，提高工厂的良率。
本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的制作方法而言，由于其与实施例公开的半导体器件相对应，所以描述的比较简单，相关之处参见半导体器件部分说明即可。
需要说明的是，在本申请的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种半导体器件，其特征在于，所述半导体器件包括：
第一导体层，所述第一导体层包括至少一条第一走线；
第二导体层，所述第二导体层包括至少一条第二走线；所述第一走线与所述第二走线交叉接触；
绝缘层，所述绝缘层位于所述第二导体层背离所述第一导体层的一侧；
通孔，所述通孔贯穿所述绝缘层，所述第一走线与所述第二走线的至少一个交叉位置上具有所述通孔；
第三导体层，所述第三导体层位于所述绝缘层背离所述第一导体层与所述第二导体层的一侧；
其中，所述第三导体层通过所述通孔与所述第一走线和所述第二走线连接；
具有至少一条所述第一走线；具有多条平行排布的所述第二走线；其中，所述第一走线与所有所述第二走线均交叉；
交叉位置上均具有一个所述通孔；在第一方向上相邻的第一交叉位置与第二交叉位置之间具有N个所述通孔，所述第一方向为所述第一走线的延伸方向；
N＝floor((S+En1+En2-smin)/(smin+w))
s0＝(S+En1+En2–N*w)/(N+1)
其中，smin为所述第一方向上相邻的两个所述通孔的最小设计距离；w为所述通孔在所述第一方向上的宽度；S为相邻两条所述第二走线的线间距；所述第一交叉位置上的所述通孔与所述第一交叉位置朝向所述第二交叉位置的边具有距离En1；所述第二交叉位置上的所述通孔与所述第二交叉位置朝向所述第一交叉位置的边具有距离En2；s0为两个通孔的实际间距。
2.根据权利要求1所述的半导体器件，其特征在于，具有多个所述交叉位置，每个所述交叉位置上均至少设置有一个所述通孔。
3.根据权利要求2所述的半导体器件，其特征在于，所述通孔均位于所述第一走线上；
同一条所述第一走线上的所述通孔均匀分布。
4.根据权利要求2所述的半导体器件，其特征在于，所述通孔均位于所述第二走线上；
同一条所述第二走线上的所述通孔均匀分布。
5.根据权利要求2所述的半导体器件，其特征在于，一部分所述通孔位于所述第一走线上，另一部分所述通孔位于所述第二走线上；
同一条所述第一走线上的所述通孔均匀分布；
同一条所述第二走线上的所述通孔均匀分布。
6.根据权利要求1所述的半导体器件，其特征在于，具有至少一条所述第二走线；
具有多条平行排布的所述第一走线；
其中，所述第二走线与所有所述第一走线均交叉。
7.根据权利要求6所述的半导体器件，其特征在于，交叉位置上均具有一个所述通孔；在第二方向上相邻的第三交叉位置与第四交叉位置之间具有M个所述通孔，所述第二方向为所述第二走线的延伸方向；
M＝floor((S’+En1’+En2’-smin’)/(smin’+w’))
s0’＝(S’+En1’+En2’–M*w’)/(M+1)
其中，smin’为所述第二方向上相邻的两个所述通孔的最小设计距离；w’为所述通孔在所述第二方向上的宽度；S’为相邻两条所述第一走线的线间距；所述第四交叉位置上的所述通孔与所述第三交叉位置朝向所述第四交叉位置的边具有距离En1’；所述第四交叉位置上的所述通孔与所述第四交叉位置朝向所述第三交叉位置的边具有距离En2’；s0’为两个通孔的实际间距。
8.一种如权利要求1-7任一项所述半导体器件的制作方法，其特征在于，所述制作方法包括：
形成第一导体层，所述第一导体层包括至少一条第一走线；
形成第二导体层，所述第二导体层包括至少一条第二走线；所述第一走线与所述第二走线交叉接触；
在所述第二导体层背离所述第一导体层的一侧形成绝缘层；
形成贯穿所述绝缘层的通孔，所述第一走线与所述第二走线的至少一个交叉位置上具有所述通孔；
在所述绝缘层背离所述第一导体层与所述第二导体层的一侧形成第三导体层；
其中，所述第三导体层通过所述通孔与所述第一走线和所述第二走线连接。
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