CN112424917B - 金属氧化物半导体场效应晶体管及其制造方法 - Google Patents

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Abstract

提供一种金属氧化物半导体场效应晶体管（MOSFET）器件。所述器件包括：衬底；在所述衬底上的氧化物层；在所述氧化物层上的栅极；在所述衬底上的源极和漏极，其中所述源极和所述漏极掺杂有第一类型的掺杂剂；以及耦合到所述源极的冷源极，其中所述冷源极包括结，所述结在掺杂有第二类型的掺杂剂的半导体与从由金属和半金属组成的群组中选择的材料之间。

Description

金属氧化物半导体场效应晶体管及其制造方法
技术领域
下面讨论的技术一般涉及金属氧化物半导体场效应晶体管（MOSFET）电路，并且更具体地，涉及具有低亚阈值摆幅（subthreshold swing）的MOSFET电路。
背景技术
对于过去的几十年，遵循摩尔定律的金属氧化物半导体场效应晶体管（MOSFET）的按比例缩小已经使得信息技术能够持续发展。通过减少晶体管的沟道长度，开关速度变得更快，器件密度变得更高，并且电路更强大和有效。然而，电子器件性能的指数增长不能如由摩尔定律所预测地永远持续。在现今晶体管技术所面临的问题之中，由于供应电压的缩放限制，功耗问题突出。例如，MOSFET的器件原理规定了在室温下的亚阈值摆幅（SS）限制为60 mV/decade。这是现有MOSFET设计的物理限制，而不管沟道材料和/或器件结构如何。这种物理极限阻止了MOSFET器件的供应电压和功率耗散的进一步减少。
对除MOSFET以外的新的电流开关（例如隧穿FET（TFET）和负电容FET（NC-FET））的正在进行的研究指示需要找到使得晶体管能够在没有60 mV/decade SS限制的情况下接通和断开的同时具有与MOSFET的大导通电流类似的大导通电流的器件原理。最近，通过利用在晶体管源极处的状态密度（DOS），在FET的源极处注入类Dirac的电子的情况下实验性地实现并且理论上研究了亚60 mV/decade开关。此外，通过将电子从石墨烯注入到碳纳米管，可以实现比现今的最佳TFET更高数量级的高导通状态电流以及亚60 mV/decade开关。
发明内容
本申请通过在p-型和n-型半导体之间引入金属/半金属提出了具有冷源极（coldsource，CS）的新型场效应晶体管（FET）。通过设计来自此类冷源极的注入载流子的状态密度（DOS），实现了高能电子的有效能量过滤，并且小至大约23 mV/decade的陡斜率开关在所得到的CS-FET中是可实现的。
在一个方面，本申请提供了一种金属氧化物半导体场效应晶体管（MOSFET）器件，所述MOSFET器件包括：衬底；在所述衬底上的氧化物层；在所述氧化物层上的栅极；在所述衬底上的源极和漏极，其中所述源极和所述漏极掺杂有第一类型的掺杂剂；以及耦合到所述源极的冷源极，其中所述冷源极包括结，所述结在掺杂有第二类型的掺杂剂的半导体与从由金属和半金属组成的群组中选择的材料之间。
在另一方面，本申请提供了一种制造金属氧化物半导体场效应晶体管（MOSFET）器件的方法，所述方法包括：提供衬底；在所述衬底上提供氧化物层；在所述氧化层上形成栅极；在所述衬底上形成源极和漏极，其中所述源极和所述漏极掺杂有第一类型的掺杂剂；以及形成耦合到所述源极的冷源极，其中所述冷源极包括结，所述结在掺杂有第二类型的掺杂剂的半导体与从由金属和半金属组成的群组中选择的材料之间。
在另一方面，本申请提供了一种金属氧化物半导体场效应晶体管（MOSFET），所述MOSFET包括：第一导电类型的源极区和漏极区；在所述源极区和所述漏极区之间的与所述第一导电类型相反的第二导电类型的体区；通过绝缘层来与所述体区的沟道区分离的栅极；以及耦合到所述源极区的冷源极，其中所述冷源极配置成在所述源极区中提供能带间隙从而抑制热尾。
附图说明
图1a是根据本公开的一个方面的对常规FET和冷源极FET（CS-FET）的操作机制进行比较的图。
图1b是示出根据本公开的一些方面的两种类型的冷源极的图。
图1c是示出根据本公开的一个方面的硅冷源极FET的概念图。
图1d是示出硅膜的原子结构和能带结构的图。
图2a是示出根据本公开的一些方面的各种能带结构的图。
图2b是示出根据本公开的一些方面的不同晶体管的各种电流-电压曲线的图。
图2c是示出根据本公开的一些方面的具有和不具有袋形掺杂（pocket doping）的冷源极FET的冷源极的概念图。
图2d是示出根据本公开的一些方面的冷源极FET的能带边缘轮廓的图。
图3a是示出在第一栅极电压的沿具有袋形掺杂的硅冷源极FET的沟道的局部状态密度的图。
图3b是示出在第二栅极电压的沿具有袋形掺杂的硅冷源极FET的沟道的局部状态密度的图。
图4a是示出在室温下的作为源极能带间隙的函数的示范冷源极FET的亚阈值摆幅限制的图。
图4b是示出对作为示范冷源极FET的电压的函数的器件电流的温度影响的图。
图4c是比较在第一栅极电压下不同FET的亚阈值摆幅的图。
图4d是比较在第二栅极电压下不同FET的亚阈值摆幅的图。
具体实施方式
下面结合附图所阐述的详细描述意图作为各种配置的描述，且不意图表示在其中可以实践本文所描述的概念的唯一配置。详细描述包括出于提供对各种概念的透彻理解的目的的特定细节。然而，对于本领域技术人员将显而易见的是，可以在没有这些特定细节的情况下实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以便避免模糊此类概念。虽然在本申请中通过对一些示例的说明来描述了方面和实施例，但是本领域技术人员将理解，在许多不同的布置和场景中可能产生附加的实现方式和用例。
本公开的方面通过在p-型和n-型半导体（例如硅）之间引入金属/半金属而提供了具有冷源极（CS）的新型场效应晶体管（FET）。通过设计来自此类冷源极的注入载流子的状态密度（DOS），实现了高能电子的有效能量过滤，并且小至大约23 mV/decade的陡斜率开关在所得到的CS-FET中是可实现的。在一些示例中，在漏极电压（VD）=0.5V下可以实现大至7.4×10 2μA/μm的高导通电流（Ion）。相较于FET和隧穿FET（TFET），本公开的CS-FET具有用于低功率应用的更多的可期望器件性能。在一些示例中，冷源极可以在各种FET结构（例如，FinFET和完全耗尽绝缘体上硅（FD-SOI）FET）中实现。
在常规的n-型FET中，载流子从金属接触处（metal contact）注入到源极中的n-型半导体，如图1a的顶部部分中示出的。由于在势垒上的热离子载流子的费米分布，亚阈值摆幅（SS）在室温下不能小于60 mV/decade。与常规FET不同，本公开的CS-FET通过在源极中引入能带间隙从而抑制热尾来设计，如图1a的下部分示出的。冷源极配置成将“冷”载流子注入到FET中。“冷”载流子的分布在关断状态下不积极延伸到热化费米尾中，因为尾已经被上面的能带间隙切断，并且于是关断状态电流被大大减小。而热离子载流子在导通状态下可以直接从源极输运到漏极，如常规FET的情况一样。因此，此类“冷”载流子不限于60 mV/decade SS。
在本公开的一些方面，可以通过使用类型-III异质结或通过由p-型半导体、金属/半金属和n-型半导体构成的结来实现冷源极，如图1b中示意性示出的。图1c概念性地示出了示范硅CS-FET。在此示例中，p-型硅1002和金属1004应用在CS-FET的源极1008中的n-型硅1006与金属接触处（未示出）之间。因此，来自金属接触处的载流子首先注入到p-型硅1002的价带（VB）中，然后通过金属1004注入到n-型硅1006的导带（CB）。CS-FET因此是冷源极1008与FET的组合***，如图1c中示出的。相同的概念可以应用于p-型CS-FET。在其它实施例中，所有适合的金属或半金属可以用于形成冷源极。例如，铝、铂、钯、钴、钌、银、石墨烯和二维分层金属可以放置在p-型和n-型半导体之间以形成冷源极。在一些示例中，二维分层金属可以是1T相MoTe2和WTe2。
在一个示例中，1.6nm厚的硅膜的电子结构可以通过使用密度泛函理论（DFT）（使用Vienna Ab initio模拟包（VASP）等等）来计算。Heyd-Scuseria-Ernzerhof（HSE）混合功能可以用于处理交换相关性，HSE混合功能对于更好地描述半导体的能带间隙是已知的。在一个示例中，具有沿（100）方向的晶片取向的1.6nm厚的硅膜具有1.48 eV的直接能带间隙，如图1d中示出的。硅膜的计算的电子亲和势是3.87 eV，并且硅和铝（Al）之间的能带偏移是0.33 eV，如图1d的插图中示意性示出的。价带最大值（VBM）是各向异性的，并且沿图1d中示出的Y方向具有较轻的空穴有效质量。
在一个示例中，为了简化设备模拟，可以从DFT结果来构造四能带k p哈密尔顿算子。图2a示出了由k p哈密尔顿算子很好地描述的四个低能量带。金属（例如，铝）由无间隙的四能带模型近似地描述。通过自身一致地（self-consistently）求解非平衡格林函数（NEGF）形式体系内的薛定谔方程和泊松方程，可以执行具有较轻有效质量的沿Y方向的输运性质的模拟。
说明性示例和结果
在图2b中比较具有双栅极和3 nm二氧化铪氧化物层的CS-FET和硅FET、TFET的所计算的转移特性。在这些示例中，这些器件具有15 nm的栅极长度和20 nm的源极和漏极。对于CS-FET，在源极中应用3 nm p-型硅和3 nm金属（例如，铝）以形成冷源极。通过将p-型硅的VBM固定在EVBM =0.2 eV并且将n-型硅的导带最小值（CBM）固定在ECBM = -0.2 eV，可以调制掺杂浓度：对于n-型和p-型硅分别为1.9×10 19 cm -3和1.9×10 20 cm -3。在栅极电压（VG）= 0V下针对低功率应用根据半导体国际技术路线图（ITRS）校准10 pA/μm的关断状态电流，如图2b中示出的。示范硅FET在亚阈值区具有良好的栅极控制，并且SS可以低至60mV/decade。硅FET的导通状态电流是4.8×10 2μA/μm，其仍然低于ITRS 2013对低功率应用的要求，例如，ITRS 2013对低功率应用的要求在栅极长度（LG）=15 nm和VD = 0.78V下为大约5.6×10 2μA/μm。相比之下，硅-TFET的SS在大约VG = 0V下可以达到31 mV/decade，而在VG = 0.5V下Ion为49μA/μm，这比硅FET的Ion小。
另一方面，硅CS-FET具有大大改进的开关性质，如图2b的示例中示出的。在一个示例中，SS在-0.02V＜VG＜0.08V下小至21 mV/decade。在本公开的一个方面，为了改进导通状态电流，可以在p-型和n-型硅中应用2 nm袋形掺杂（示出为图2c中的区2002和2004），如在图2c中概念性示出地。在此示例中，袋形掺杂位于金属附近或邻近金属。图2d示出了通过使用袋形掺杂而大大减小肖特基接触的隧穿长度。因此，在VG = 0.5V下的Ion通过袋形掺杂从1.4×10 2μA/μm增加到7.4×10 2μA/μm，其大于硅FET的Ion并且是ITRS 2013的要求的1.3倍。为了理解陡的开关，在图3a和图3b中比较了在VG = 0.02V和0.12V下具有袋形掺杂的硅CS-FET的局部状态密度（LDOS）。可以发现，沟道势垒的顶部在VG = -0.03V下高于源极VBM。因此，载流子必须隧穿通过势垒，并且电流由从源极VB到漏极CB的直接隧穿电流构成，如图3a中示出的。当栅极电压增加到0.07V时，势垒顶部移动到较低能量且变得小于源极VBM。因此，载流子可以隧穿通过势垒，并且还在势垒之上从源极VB输运到漏极。发现所计算的电流主要由电子越过势垒来贡献（在大约93%）。由于势垒的顶部低于源极VBM，所以在导通状态中CS-FET的工作机制与MOSFET的工作机制相同。
通过晶体管的电流可以由Landauer-Büttiker公式来描述：
Figure DEST_PATH_IMAGE002
其中q是电子电荷，h是普朗克常数，E是能量，D(E)是晶体管源极的状态密度，T(E)是传输概率，以及f S/D是源极/漏极的费米函数。对于TFET，通过调制传输概率T(E)实现亚60 mV/decade开关。对于CS-FET，通过在源极中引入间隙来实现亚60 mV/decade开关。也就是说，开关过程调制源极VBM与沟道势垒顶部之间的对准。当势垒的顶部低于源极VBM时，关断状态中的隧穿电流被切换到热离子电流。导通状态电流由“冷”源极确定，并且可以在优化注入的“冷”载流子之后大至MOSFET中的导通状态电流。根据上面方程（1），在T(E) =1（即，势垒之上的热离子电流）情况下，可以计算作为源极能带间隙的函数的SS限制，并且在能带间隙EG = 6 kBT处SS限制可以小至1 mV/decade，如图4a中示出的。图4b中示出对具有袋形掺杂的硅CS-FET的ID-VG的温度影响。因为CS-FET的亚60 mV/decade开关可以通过调制热离子电流来实现，所以在亚60 mV/decade开关下栅极电压区中的电流随温度而减小。
图4c和图4d比较了三种FET（硅FET、具有袋形掺杂的CS-FET和TFET）的SS对Ion。SS和Ion可以通过沿具有固定电压窗口VD的ID-VG曲线绘制而获得。一般来说，当Ion增加时，SS降低（增加）。对于TFET，SS可以打破60 mV/decade热限制（如图4c中示出的），而在平均SS为60 mV/decade情况下，Ion为大约1.7μA/μm。对于硅FET，SS高于60 mV/decade，但是可以获得更大的Ion。对于CS-FET，图4c示出在1×10 2μA/μm的Ion的情况下平均SS小至37 mV/decade。在SS =60 mV/decade下，Ion达到大约7.1×10 2μA/μm。参考图4d，当VD被缩放至0.3V时，在SS =60 mV/decade下的CS-FET的Ion大约为2.0×102μA/μm，该Ion通过使用较低掺杂浓度将p-型硅VBM移至EVBM = 0.1V而可以被增强至4.7×10 2μA/μm。在Ion/ I off比高于10 7处，在EVBM = 0.1V的情况下，在硅CS-FET中实现3.2×10 2μA/μm的Ion。
上面描述的器件仅使用一种半导体（例如硅）作为沟道材料，而没有集成两种不同的半导体。在本公开的其它方面，n-型和p-型器件两者可以通过改变掺杂轮廓来实现。描述的CS-FET器件与现代CMOS技术高度兼容，并且在常规n-型器件的源极中引入由p-型硅和金属构成的结。
通过量子输运计算来描述和研究具有使用p-型半导体的“冷”源极的硅FET。证明了的是，在CS-FET中可以实现小至23 mV/decade的SS。在所提出的器件中，输运沟道被限定在p-型硅的VBM和n-型硅的CBM之间，并且显著地抑制了关断状态电流。同时，在源极中应用适合的金属以连接p-型硅和n-型硅，并且在导通状态下载流子可以直接从源极输运到漏极而不隧穿。因此，在一些示例中，在VD = 0.5V下，在SS小于60 mV/decade情况下，Ion可以大于10 3μA/μm。硅CS-FET可以用于低功率应用。然而，CS-FET的原理是通用的，并且可应用于其它材料***。
在本公开内，词语“示范”用于意味着“用作示例、实例或说明”。本文描述为“示范”的任何实现方式或方面不一定被解释为比本公开的其它方面优选或有利。同样地，术语“方面”不要求本公开的所有方面包括所讨论的特征、优点或操作模式。术语“耦合的”本文用于指两个对象之间的直接或间接耦合。例如，如果对象A物理地触摸对象B，并且对象B触摸对象C，则对象A和C仍然可以被认为彼此是耦合的—即使它们不直接物理地彼此触摸。例如，第一对象可以耦合到第二对象，即使第一对象从不直接与第二对象物理上接触。术语“电路”和“电路***”被广泛使用，并且意图包括电气器件和导体的硬件实现方式以及信息和指令的软件实现方式两者，所述电气器件和导体的硬件实现方式当被连接和配置时使能执行本公开中描述的功能，而不关于电子电路的类型进行限制，所述信息和指令的软件实现方式当由处理器执行时使能执行本公开中描述的功能。
图1a-4d中示出的组件、步骤、特征和/或功能中的一个或多个可以被重新布置和/或组合成单个组件、步骤、特征或功能，或者在若干组件、步骤或功能中体现。在不脱离本文所公开的新颖特征的情况下，也可以添加附加的元素、组件、步骤和/或功能。图1a-4d中示出的设备、器件和/或组件可以配置成执行本文描述的方法、特征或步骤中的一个或多个。本文描述的新颖算法也可以在软件中有效地实现和/或嵌入在硬件中。
要理解，所公开的方法中的步骤的特定顺序或层次是示范过程的说明。基于设计偏好，理解到，可以重新布置方法中的步骤的特定顺序或层次。所附方法权利要求以采样顺序呈现了各种步骤的元素，并且除非本文具体叙述，否则不意味着被限制于所呈现的特定顺序或层次。
提供先前描述以使能本领域任何技术人员实践本文描述的各种方面。对这些方面的各种修改对于本领域技术人员将是容易地显而易见的，并且本文所定义的一般原理可以应用于其它方面。因此，权利要求不意图被限制于本文示出的方面，而是要被赋予与权利要求的语言一致的全部范围，其中对以单数形式的元素的参考不意图意味着“一个且仅一个”（除非具体那样陈述）而是意味着“一个或多个”。除非以其它方式具体陈述，否则术语“一些“指一个或多个。涉及一列项目中的“至少一个”的短语指那些项目的任何组合，包括单个成员。作为示例，“a、b或c中的至少一个”意图覆盖：a；b；c；a和b；a和c；b和c以及a、b和c。本领域普通技术人员已知或稍后要知道的本公开通篇描述的各种方面的元素的所有结构和功能等效物通过参考明确结合在本文中，并且意图被权利要求所涵盖。此外，本文所公开的内容都非意图贡献给公众，无论此类公开是否在权利要求中明确地叙述。没有权利要求元素要在35 U.S.C.§112 (f)规定下解释，除非所述元素使用短语“用于…的部件”来明确地叙述，或者在方法权利要求的情况下，所述元素使用短语“用于…的步骤”来叙述。

Claims (22)

1.一种金属氧化物半导体场效应晶体管MOSFET器件，包括：
衬底；
在所述衬底上的氧化物层；
在所述氧化物层上的栅极；
在所述衬底上的源极和漏极，其中所述源极和所述漏极掺杂有第一类型的掺杂剂；以及
耦合到所述源极的冷源极，其中所述冷源极包括结，所述结在掺杂有第二类型的掺杂剂的半导体与从由金属和半金属组成的群组中选择的材料之间。
2.根据权利要求1所述的MOSFET器件，其中所述冷源极的所述半导体包括耦合到所述金属的p-型半导体以形成所述结。
3.根据权利要求1所述的MOSFET器件，其中所述冷源极的所述半导体包括袋形掺杂区。
4.根据权利要求1所述的MOSFET器件，其中所述材料从由铝、铂、钯、钴、钌、银、石墨烯和二维分层金属组成的所述群组中选择。
5.根据权利要求1所述的MOSFET器件，其中所述第一类型的所述掺杂剂包括n-型掺杂剂，并且所述第二类型的所述掺杂剂包括p-型掺杂剂。
6.根据权利要求1所述的MOSFET器件，其中所述第一类型的所述掺杂剂包括p-型掺杂剂，并且所述第二类型的所述掺杂剂包括n-型掺杂剂。
7.根据权利要求1所述的MOSFET器件，其中所述MOSFET器件配置成在室温下具有小于60 mV/decade的亚阈值摆幅。
8.根据权利要求7所述的MOSFET器件，其中所述MOSFET器件配置成具有在23 mV/decade与60 mV/decade之间的亚阈值摆幅。
9.根据权利要求1所述的MOSFET器件，其中所述冷源极配置成在所述源极中提供能带间隙从而抑制热尾。
10.根据权利要求9所述的MOSFET器件，其中所述冷源极配置成注入冷载流子，所述冷载流子具有不积极延伸到所述热尾中的分布。
11.一种金属氧化物半导体场效应晶体管MOSFET器件的制造方法，所述方法包括：
提供衬底；
在所述衬底上提供氧化物层；
在所述氧化物层上形成栅极；
在所述衬底上形成源极和漏极，其中所述源极和所述漏极掺杂有第一类型的掺杂剂；以及
形成耦合到所述源极的冷源极，其中所述冷源极包括结，所述结在掺杂有第二类型的掺杂剂的半导体与从由金属和半金属组成的群组中选择的材料之间。
12.根据权利要求11所述的方法，其中所述冷源极的所述半导体包括耦合到所述金属的p-型半导体以形成所述结。
13.根据权利要求11所述的方法，其中所述冷源极的所述半导体包括袋形掺杂区。
14.根据权利要求11所述的方法，其中所述材料从由铝、铂、钯、钴、钌、银、石墨烯和二维分层金属组成的所述群组中选择。
15.根据权利要求11所述的方法，其中所述第一类型的所述掺杂剂包括n-型掺杂剂，并且所述第二类型的所述掺杂剂包括p-型掺杂剂。
16.根据权利要求11所述的方法，其中所述第一类型的所述掺杂剂包括p-型掺杂剂，并且所述第二类型的所述掺杂剂包括n-型掺杂剂。
17.根据权利要求11所述的方法，其中所述MOSFET器件配置成在室温下具有小于60mV/decade的亚阈值摆幅。
18.根据权利要求17所述的方法，其中所述MOSFET器件配置成具有在23 mV/decade与60 mV/decade之间的亚阈值摆幅。
19.根据权利要求11所述的方法，其中所述冷源极配置成在所述源极中提供能带间隙从而抑制热尾。
20.如权利要求19所述的方法，其中所述冷源极配置成注入冷载流子，所述冷载流子具有不积极延伸到所述热尾中的分布。
21.一种金属氧化物半导体场效应晶体管MOSFET，包括：
第一导电类型的源极区和漏极区；
在所述源极区和所述漏极区之间的与所述第一导电类型相反的第二导电类型的体区；
通过绝缘层来与所述体区的沟道区分离的栅极；以及
耦合到所述源极区的冷源极，其中所述冷源极包括在所述第二导电类型的半导体和金属之间的结，并被配置成在所述源极区中提供能带间隙从而抑制热尾。
22.根据权利要求21所述的MOSFET，其中所述冷源极配置成注入冷载流子，所述冷载流子具有不积极延伸到所述热尾中的分布。
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