CN117280475A - 半导体器件及其制造方法 - Google Patents
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Abstract
本公开的实施例涉及半导体器件及其制造方法。该半导体器件包括源极和漏极，分别具有第一掺杂类型；栅极，位于所述源极与所述漏极之间；以及源极触点和漏极触点，所述源极触点与所述源极接触，所述漏极触点与所述漏极接触，所述源极触点和所述漏极触点中的每个触点包括半金属层以及被掺杂在所述半金属层中的掺杂物，所述掺杂物为与所述第一掺杂类型相反的第二掺杂类型。
Description
本公开的实施例总体上涉及半导体器件领域，并且更具体地，涉及一种半导体器件及其制造方法。
登纳德缩放定律(Dennard Scaling)表明随着晶体管的尺寸变得越来越小，它们的功率密度保持不变。因此，器件的功耗是器件小型化所需要解决的关键问题之一。例如，互补金属氧化物半导体(CMOS)器件的功耗可以通过式(1.1)得到，其中P为器件功率，V
DD为器件工作电压，α
i为器件中的第i个电路块的“开关激活因子”(switching activity factor，0<α
i<1)，C
i为第i个电路块的总有效电容(包括第i个电路块的所有互连和晶体管的输入电容)，f为时钟频率，I
OFF是由电源电压V
DD偏置的所有晶体管的关态电流。由式(1.1)可知，降低器件工作电压和关态电流可以有效地降低器件功耗。而减小器件的亚阈值斜率(Sub-threshold Slope，SS)是一种降低器件工作电压的十分有效的方式。
式(1.2)为器件在300K的温度时的亚阈值斜率SS的计算方程，其中
被称为体因子，V
G为栅极电压，ψ
s为表面势(即栅极电压V
G与栅极氧化层电压之差)，
为热电压。由式(1.2)可知，由于传统的MOSFET器件受到热离子极限限制，其亚阈值斜率SS无法低于60mV/dec。因此，为了保持较高的目标电流I
ON和较大的开关比I
ON/I
OFF，器件工作电压V
DD相对较大，从而导致器件功耗较高。目前，在7nm和5nm的CMOS集成电路技术节点，器件的工作电压V
DD已经降低至0.7V。但是，由于MOSFET器件受到热离子极限的限制，因此集成电路的工作电压V
DD最低为0.64V，无法在下一技术节点(3nm/2nm)有效地降低器件功耗。
在低功耗逻辑器件中，亚阈值斜率SS＜60mV/dec的器件可以有效地降低器件的工作电压V
DD，从而降低器件的功耗。然而，能够实现亚阈值斜率SS＜60mV/dec的器件，比如隧穿场效应晶体管(Tunneling Field-effect Transistor,TFET)，其工作电流往往比目标电流小2个数量级以上。因此，如果想要适用于未来的低功耗高性能芯片，这些低功耗逻辑器件还需要保持足够高的工作电流。
一种常规的方案利用半金属带隙为零且在费米面附近的电子态密度接近于零的特性，提出了用特定费米能级的半金属可以有效地减小金属与半导体之间的钉扎效应，从而降低金属与半导体之间的接触电阻，使其亚阈值斜率SS逼近60mV/dec。然而，单纯的半金属触点仍然无法突破热离子极限限制，因此亚阈值斜SS率只能无限逼近60mV/dec，而无法小于60mV/dec。
发明内容
本公开的实施例提供了一种半导体器件及其制造方法，旨在解决常规的半导体器件存在的上述问题以及其他潜在的问题。
本公开的实施例提供了一种与现有的CMOS工艺兼容的以掺杂的半金属材料作为源漏极触点的低功耗晶体管器件(包括NMOS晶体管和PMOS晶体管)及其制造工艺，可以集成在现有的平面晶体管、鳍式场效应晶体管(FinFET)、环栅场效应晶体管(GAA FET)以及垂直结构纳米线场效应晶体管(Vertical NWFET)结构中，进而可以实现基于该晶体管的诸如CMOS反相器及逻辑电路之类的器件。
根据本公开的第一方面，提供了一种半导体器件，包括：源极和漏极，分别具有第一掺杂类型；栅极，位于所述源极与所述漏极之间；以及源极触点和漏极触点，所述源极触点与所述源极接触，所述漏极触点与所述漏极接触，所述源极触点和所述漏极触点中的每个触点包括半金属层以及被掺杂在所述半金属层中的掺杂物，所述掺杂物为与所述第一掺杂类型相反的第二掺杂类型。
在一些实施例中，所述半金属层包括二维半金属材料。
在一些实施例中，所述二维半金属材料包括以下至少一项：石墨烯和二维过渡金属硫属化合物。
在一些实施例中，所述二维过渡金属硫属化合物包括以下至少一项：WTe
2；MoTe
2；W
2XY，其中X和Y分别为硫(S)、硒(Se)和碲(Te)中的一项，且X与Y不同；以及Mo
2XY，其中X和Y分别为硫(S)、硒(Se)和碲(Te)中的一项，且X与Y不同。
在一些实施例中，在所述第一掺杂类型为p型并且所述第二掺杂类型为n型的情况下，所述掺杂物包括氮(N)，并且在所述第一掺杂类型为n型并且所述第二掺杂类型为p型的情况下，所述掺杂物包括硼(B)。
在一些实施例中，所述半金属层包括三维半金属材料。
在一些实施例中，所述三维半金属材料包括以下至少一项：锡(Sn)、铋(Bi)、锑(Sb)、碲(Te)、砷(As)和锗(Ge)，以及包含上述元素的化合物。
在一些实施例中，所述三维半金属材料包括以下至少一项：尖晶石结构、钙钛矿结构、金红石结构、以及半休氏勒和休氏勒结构。
在一些实施例中，所述尖晶石结构包括Fe
3O
4和CuV
2S
4中的至少一项；所述钙钛矿结构包括La
0.7Sr
0.3MnO
3；所述金红石结构包括CrO
2和CoS
2中的至少一项；以及所述半休氏勒和休氏勒结构包括NiMnSb和PbMnSb中的至少一项。
在一些实施例中，在所述第一掺杂类型为n型并且所述第二掺杂类型为p型的情况下，所述掺杂物包括锡(Sn)，并且在所述第一掺杂类型为p型并且所述第二掺杂类型为n型的情况下，所述掺杂物包括碲(Te)。
在一些实施例中，所述场效应晶体管为平面场效应晶体管、鳍式场效应晶体管、环栅场效应晶体管或垂直结构纳米线场效应晶体管。
在一些实施例中，所述源极触点和所述漏极触点中的每个触点与所述栅极之间的距离在10nm以下。
在一些实施例中，所述源极和所述漏极中的每一个包括被调制为半导体型的半金属材料。
根据本公开的第二方面，提供了一种用于制造半导体器件的方法，包括：提供源极和漏极，所述源极和所述漏极分别具有第一掺杂类型；提供栅极，所述栅极位于所述源极与所述漏极之间；以及提供源极触点和漏极触点，所述源极触点与所述源极接触，所述漏极触点与所述漏极接触，所述源极触点和所述漏极触点中的每个触点包括半金属层以及被掺杂在所述半金属层中的掺杂物，所述掺杂物为与所述第一掺杂类型相反的第二掺杂类型。
根据本公开的第三方面，提供了一种半导体器件，包括：源极和漏极，分别具有第一掺杂类型；栅极，位于所述源极与所述漏极之间；以及源极触点和漏极触点，所述源极触点与所述源极接触，所述漏极触点与所述漏极接触，所述源极触点和所述漏极触点中的每个触点包括半金属层以及与所述半金属层接触的应力层，所述应力层包括与所述半金属层具有不同热膨胀系数或不同晶格参数的金属材料。
在一些实施例中，所述半金属层包括二维半金属材料或三维半金属材料。
在一些实施例中，所述应力层位于所述半金属层之上和/或所述应力层横向包围所述半金属层。
在一些实施例中，所述应力层包括单个层或多个层的叠层。
在一些实施例中，所述半金属层包括掺杂的半金属材料或未掺杂的半金属材料。
在一些实施例中，所述源极触点和所述漏极触点中的每个触点与所述栅极之间的距离在10nm以下。
在一些实施例中，所述源极和所述漏极中的每一个包括被调制为半导体型的半金属材料。
根据本公开的第四方面，提供了一种用于制造半导体器件的方法，包括：提供源极和漏极，所述源极和所述漏极分别具有第一掺杂类型；提供栅极，所述栅极位于所述源极与所述漏极之间；以及提供源极触点和漏极触点，所述源极触点与所述源极接触，所述漏极触点与所述漏极接触，所述源极触点和所述漏极触点中的每个触点包括半金属层以及与所述半金属层接触的应力层，所述应力层包括与所述半金属层具有不同热膨胀系数或不同晶格参数的金属材料。
本公开的实施例的半导体器件的结构与传统的MOSFET器件的结构类似，制备工艺较为简单，且与现有的CMOS工艺兼容。
本公开的实施例的半导体器件处于关态时源漏极由于肖特基势垒和钉扎效应的存在，以及半金属费米面移动所带来的载流子浓度的降低，使得器件的关态电流比传统的MOSFET器件更小，同时亚阈值斜率SS小于60mV/dec。此外，本公开的实施例的半导体器件工作时，源漏极肖特基势垒降低直至消失，钉扎效应逐渐减弱直至消失，半金属费米面移动所带来的载流子浓度的提高使得器件在较低的工作电压V
DD下能获得较大的目标电流，同时亚阈值斜率SS小于60mV/dec。因此，本公开的实施例所提出的器件结构和技术方案可以应用于制备低功耗高性能的半导体器件。
提供发明内容部分是为了简化的形式来介绍对概念的选择，它们在下文的具体实施方式中将被进一步描述。发明内容部分无意标识本公开内容的关键特征或主要特征，也无意限制本公开内容的范围。
通过参考附图阅读下文的详细描述，本公开的实施例的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例而非限制性的方式示出了本公开的若干实施例。
图1示出了根据本公开的一个实施例的半导体器件的示意性截面图。
图2示出了p型掺杂的半金属材料的费米面的分布。
图3示出了工作电压为正时采用p型掺杂的半金属材料作为源漏极触点的n沟道器件的载流子分布示意图。
图4示出了工作电压为负时采用p型掺杂的半金属材料作为源漏极触点的n沟道器件的载流子分布示意图。
图5示出了根据本公开的一个实施例的半导体器件的示意性截面图。
图6示出了n型掺杂的半金属材料的费米面的分布。
图7示出了工作电压为正时采用n型掺杂的半金属材料作为源漏极触点的p沟道器件的载流子分布示意图。
图8示出了工作电压为负时采用n型掺杂的半金属材料作为源漏极触点的p沟道器件的载流子分布示意图。
图9示出了根据本公开的一个实施例的半导体器件的示意性截面图。
图10示出了根据本公开的一个实施例的半导体器件的示意性截面图。
图11示出了根据本公开的一个实施例的半导体器件的示意性截面图。
图12示出了根据本公开的一个实施例的半导体器件的示意性截面图。
图13示出了根据本公开的一个实施例的半导体器件的透视图。
图14示出了根据本公开的一个实施例的半导体器件的透视图。
图15示出了根据本公开的一个实施例的半导体器件的透视图。
在各个附图中，相同或对应的标号表示相同或对应的部分。
下面将参照附图更详细地描述本公开的优选实施例。虽然附图中显示了本公开的优选实施例，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。
在本文中使用的术语“包括”及其变形表示开放性包括，即“包括但不限于”。除非特别申明，术语“或”表示“和/或”。术语“基于”表示“至少部分地基于”。术语“一个示例实施例”和“一个实施例”表示“至少一个示例实施例”。术语“另一实施例”表示“至少一个另外的实施例”。术语“上”、“下”、“前”、“后”等指示放置或者位置关系的词汇均基于附图所示的方位或者位置关系，仅为了便于描述本公开的原理，而不是指示或者暗示所指的元件必须具有特定的方位、以特定的方位构造或操作，因此不能理解为对本公开的限制。
本公开的实施例提供了一种半导体器件及其制造方法，以解决常规的半导体器件存在的上述问题以及其他潜在的问题。在下文中将参考附图结合示例性实施例来详细描述本公开的原理。
图1示出了根据本公开的一个实施例的半导体器件100的示意性截面图。如图1所示，半导体器件100包括衬底10、源极20、漏极30、源极触点21、漏极触点31以及栅 极40。源极20和漏极30形成在衬底10的顶表面处。源极触点21与源极20接触，以用于进行电连接。漏极触点31与漏极30接触，以用于进行电连接。栅极40经由栅极电介质41形成在衬底10的顶表面上。在半导体器件100工作时，在衬底10中可以形成连接源极20和漏极30的沟道11。以n沟道的半导体器件100为例，半导体器件100的衬底10具有p型掺杂，并且其源极20和漏极30为重掺杂的n型区。半导体器件100的源极触点21和漏极触点31采用p型掺杂的半金属材料(p-SM)。p型掺杂的半金属材料意味着其费米面E
F被调制至价带(VB)，如图2所示。当给栅极40施加正电压时，p型衬底10中产生反型层，从而形成沟道11，电子将注入n型源漏极20、30和对应的源漏极触点21、31。从而，p-SM的费米面E
F上移，由价带(VB)逐渐向导带(CB)迁移，此时源漏极触点21、31与n型源漏极20、30之间的接触电阻减小，同时源极20的空穴浓度减小，而电子(载流子)浓度增加，使得电流迅速增加，如图3所示。因此，与普通nFET相比，半导体器件100可以获得更大的工作电流，同时亚阈值斜率SS降低至60mV/dec以下。而当给栅极40施加负电压时，p型衬底10中产生空穴堆积，空穴注入n型源漏极20、30和对应的源漏极触点21、31。从而，p-SM的费米面E
F在价带(VB)中进一步下移，此时源漏极触点21、31与n型源漏极20、30之间的接触电阻增大，同时源极20的空穴浓度增加，而电子(载流子)浓度减小，使得电流迅速下降，如图4所示。因此，与普通nFET相比，半导体器件100可以达到更低的关态电流，同时亚阈值斜率SS小于60mV/dec。总体来说，由于半导体器件100的亚阈值斜率SS小于60mV/dec，因而要达到相同的开关比(I
ON/I
OFF)，半导体器件100的工作电压V
DD更低。同时由于较大接触电阻的存在，因而半导体器件100的关态电流更低。因此，半导体器件100从降低工作电压和减小关态电流这两个方面协同实现了低功耗属性。
图5示出了根据本公开的一个实施例的半导体器件200的示意性截面图。图5所示的半导体器件200与图1所示的半导体器件100的结构类似，区别在于图5所示的半导体器件200为p沟道器件，而图1所示的半导体器件100为n沟道器件。具体而言，半导体器件200的衬底10具有n型掺杂，并且其源极20和漏极30为重掺杂的p型区。半导体器件200的源极触点21和漏极触点31采用n型掺杂的半金属材料(n-SM)。n型掺杂的半金属材料意味着其费米面E
F被调制至导带(CB)，如图6所示。当给栅极40施加正电压时，n型衬底10中产生电荷累积，电子注入p型源漏极20、30和对应的源漏极触点21、31。从而n-SM的费米面E
F在导带(CB)中进一步上移，此时源漏极触点21、31与p型源漏极20、30之间的接触电阻增大，同时源极20的空穴(载流子)浓度减小，使得电流迅速下降，如图7所示。因此，与普通pFET相比，半导体器件200可以达到更低的关态电流，同时亚阈值斜率SS小于60mV/dec。而当给栅极40施加负电压时，n型衬底10中产生反型层，从而形成沟道11，空穴注入p型源漏极20、30和对应的源漏极触点21、31，从而n-SM的费米面E
F下移，源漏极触点21、31与p型源漏极20、30之间的接触电阻减小，空穴(载流子)浓度增加，使得电流迅速增加，如图8所示。因此，与普通pFET相比，半导体器件200可以获得更大的工作电流，同时亚阈值斜率SS降低至60mV/dec以下。总体来说，由于半导体器件200的亚阈值斜率SS小于60mV/dec，因而要达到相同的开关比(I
ON/I
OFF)，半导体器件200的工作电压V
DD更低。同时由于较大接触电阻的存在，因而半导体器件200的关态电流更低。因此，半导体器件200同样从降低工作电压和减小关态电流这两个方面协同实现了低功耗属性。
根据本公开的实施例的半导体器件可以为各种类型，例如平面场效应晶体管、鳍式场效应晶体管、环栅场效应晶体管或垂直结构纳米线场效应晶体管。在下文中将结合图9至图15来描述半导体器件的示例性结构。
图9示出了根据本公开的一个实施例的半导体器件300的示意性截面图。半导体器件300为n型平面场效应晶体管。如图9所示，半导体器件300包括衬底10、源极20、漏极30、源极触点21、漏极触点31以及栅极40。源极20和漏极30形成在衬底10的顶表面处。源极触点21与源极20接触，以用于进行电连接。漏极触点31与漏极30接触，以用于进行电连接。栅极40经由栅极电介质41形成在衬底10的顶表面上。半导体器件300的衬底10具有p型掺杂，并且其源极20和漏极30为重掺杂的n型区。示例性的，重掺杂的n型区可以为硅磷Si:P(Silicon Phosphorus)，其中Si:P代表在硅(Si)里面掺入磷(P)，实现n型掺杂。半导体器件300的源极触点21和漏极触点31采用p型掺杂的半金属材料(p-SM)，p型掺杂的半金属材料包括半金属层以及被掺杂在半金属层中的掺杂物。示例性的，p型掺杂的半金属材料可以为Bi:Sn(Bismuch Stannum)，其中Bi:Sn代表在铋(Bi)里面掺入锡(Sn)，也即铋(Bi)形成半金属层，锡(Sn)作为掺杂物被掺杂在铋(Bi)中，从而实现p型掺杂。在一些示例中，半导体器件300还包括覆盖栅极42的栅极侧墙42。在一些示例中，半导体器件300还包括绝缘介质43，绝缘介质43用于隔离源漏极触点21、31与栅极40。
图10示出了根据本公开的一个实施例的半导体器件400的示意性截面图。半导体器件400为p型平面场效应晶体管。如图10所示，半导体器件400包括衬底10、源极20、漏极30、源极触点21、漏极触点31以及栅极40。源极20和漏极30形成在衬底10的顶表面处。源极触点21与源极20接触，以用于进行电连接。漏极触点31与漏极30接触，以用于进行电连接。栅极40经由栅极电介质41形成在衬底10的顶表面上。半导体器件400的衬底10具有n型掺杂，并且其源极20和漏极30为重掺杂的p型区。示例性的，重掺杂的p型区可以为硅锗Si:Ge(Silicon Germanium)，其中Si:Ge代表在硅(Si)里面掺入锗(Ge)，实现p型掺杂。半导体器件400的源极触点21和漏极触点31采用n型掺杂的半金属材料(n-SM)，n型掺杂的半金属材料包括半金属层以及被掺杂在半金属层中的掺杂物。示例性的，n型掺杂的半金属材料可以为Bi:Te(Bismuch Tellurium)，其中Bi:Te代表在铋(Bi)里面掺入碲(Te)，也即铋(Bi)形成半金属层，碲(Te)作为掺杂物被掺杂在铋(Bi)中，从而实现n型掺杂。在一些示例中，半导体器件400还包括覆盖栅极42的栅极侧墙42。在一些示例中，半导体器件400还包括绝缘介质43，绝缘介质43用于隔离源漏极触点21、31与栅极40。
对于半金属材料的选择，可以采用二维半金属材料和三维半金属材料这两大类。未来还有可能发展出一维半金属材料和零维半金属材料，同样可以用作源漏极触点21、31中的半金属层。二维半金属材料包括但不限于石墨烯(graphene)和二维过渡金属硫属化合物等。二维过渡金属硫属化合物例如可以是WTe
2，MoTe
2，W
2XY(X,Y＝S,Se,Te,X≠Y)和Mo
2XY(X,Y＝S,Se,Te,X≠Y)中的一项或多项。在一些实施例中，三维半金属材料可以为元素周期表中半金属元素以及部分类金属元素，包括但不限于锡(Sn)，铋(Bi)，锑(Sb)，碲(Te)，砷(As)和锗(Ge)，以及包含这些元素的化合物。上述元素的化合物包括但不限于TaAs，ZrTe
5，Na
3Bi，Cd
3As
2和GdPtBi。在一些实施例中，三维半金属材料可以为其他具有半金属特性的化合物，包括但不限于尖晶石结构(示例性的， Fe
3O
4，CuV
2S
4)，钙钛矿结构(示例性的，La
0.7Sr
0.3MnO
3)，金红石结构(示例性的，CrO
2,CoS
2)和半休氏勒(Half-Heusler)和休氏勒(Heusler)结构(示例性的，NiMnSb，PbMnSb)。
掺杂的半金属材料的获取可以通过在半金属层中进行元素掺杂以调整半金属材料的费米能级来实现。对于二维半金属材料，比如石墨烯，例如可以通过掺氮(N)使石墨烯变为n型，通过掺硼(B)使石墨烯变为p型。对于三维半金属材料，比如铋(Bi)，例如掺锡(Sn)可以对其进行有效的p型掺杂，掺碲(Te)能对其进行有效的n型掺杂。通过元素掺杂能够有效调节半金属材料的费米面。
在一些实施例中，源漏极触点21、31与栅极40之间的距离要尽量窄，以减少热扰动带来的载流子变化的平均。例如，源漏极触点21、31与栅极40之间的距离可以在10nm以下。此外，为了减小热扰动带来的影响，可以采用能带调制为半导体型的半金属材料作为与源漏极触点21、31接触的源漏极20、30，调制方法可以采用元素掺杂或应力调控，也可以通过控制半金属材料的厚度或形状来实现。示例性的，对于半金属材料Bi
1-xSb
x，可以通过改变Sb的含量来引发半金属到半导体的转变；对于半金属材料Bi
8Te
7S
5，可以通过控制材料的厚度来引发半金属到半导体的转变。
在一些实施例中，还提供了一种用于制造半导体器件300和400的方法。该方法包括：提供源极20和漏极30，源极20和漏极30分别具有第一掺杂类型；提供栅极40，栅极位于源极20与漏极30之间；以及提供源极触点21和漏极触点31，源极触点21与源极20接触，漏极触点31与漏极30接触，源极触点21和漏极触点31中的每个触点包括半金属层以及被掺杂在半金属层中的掺杂物，掺杂物为与第一掺杂类型相反的第二掺杂类型。在第一掺杂类型为n型的情况下，第二掺杂类型为p型。而在第一掺杂类型为p型的情况下，第二掺杂类型为n型。在上文中结合图9和图10所描述的内容可以结合到用于制造半导体器件300和400的方法中，在此将不再赘述。
图11示出了根据本公开的一个实施例的半导体器件500的示意性截面图。半导体器件500为n型或p型平面场效应晶体管。如图11所示，半导体器件500包括衬底10、源极20、漏极30、源极触点21、漏极触点31以及栅极40。源极20和漏极30形成在衬底10的顶表面处。源极触点21与源极20接触，以用于进行电连接。漏极触点31与漏极30接触，以用于进行电连接。栅极40经由栅极电介质41形成在衬底10的顶表面上。在一些示例中，半导体器件500还包括覆盖栅极42的栅极侧墙42。在一些示例中，半导体器件500还包括绝缘介质43，绝缘介质43用于隔离源漏极触点21、31与栅极40。在半导体器件500为nFET的情况下，半导体器件500的衬底10具有p型掺杂，并且其源极20和漏极30为重掺杂的n型区。示例性的，重掺杂的n型区可以为硅磷Si:P(Silicon Phosphorus)，其中Si:P代表在硅(Si)里面掺入磷(P)，实现n型掺杂。在半导体器件500为pFET的情况下，半导体器件500的衬底10具有n型掺杂，并且其源极20和漏极30为重掺杂的p型区。示例性的，重掺杂的p型区可以为硅锗Si:Ge(Silicon Germanium)，其中Si:Ge代表在硅(Si)里面掺入锗(Ge)，实现p型掺杂。
源极触点21包括半金属层211和应力层212。漏极触点31包括半金属层311和应力层312。半金属层211和311可以为掺杂的半金属层或未掺杂的半金属层。半金属层211和311中的半金属材料可以为二维半金属材料或三维半金属材料。应力层212和312可以分别对半金属层211和311进行应力调控。对于二维半金属材料，可以通过应力来 调控MoTe
2的电子浓度。而对于三维半金属材料，比如TaAs，应力层212和312可以分别对半金属层211和311进行应力调控，以调节其带隙使其weyl点(Weyl point)发生改变从而影响其电荷输运性能。另外，应力调控也可以改变能带形状。当能带曲率变锐利时，器件的亚阈值斜率SS能够更加有效地降低。因此，应力调控也是一种能够有效调节半金属材料的费米面的手段。应力层212和312可以为与半金属层211和311热膨胀系数不同的金属材料或者晶格参数有差异的金属材料。如图11所示，应力层212位于半金属层211上方，应力层312位于半金属层311上方。利用这种布置，应力层212和312主要提供的是面外(out-of-plane)的应力。
在一些实施例中，源漏极触点21、31与栅极40之间的距离要尽量窄，以减少热扰动带来的载流子变化的平均。例如，源漏极触点21、31与栅极40之间的距离可以在10nm以下。此外，为了减小热扰动带来的影响，可以采用能带调制为半导体型的半金属材料作为与源漏极触点21、31接触的源漏极20、30，调制方法可以采用元素掺杂或应力调控，也可以通过控制半金属材料的厚度或形状来实现。示例性的，对于半金属材料Bi
1-xSb
x，可以通过改变Sb的含量来引发半金属到半导体的转变；对于半金属材料Bi
8Te
7S
5，可以通过控制材料的厚度来引发半金属到半导体的转变。
图12示出了根据本公开的一个实施例的半导体器件600的示意性截面图。半导体器件600为n型或p型平面场效应晶体管。如图12所示，半导体器件600包括衬底10、源极20、漏极30、源极触点21、漏极触点31以及栅极40。源极20和漏极30形成在衬底10的顶表面处。源极触点21与源极20接触，以用于进行电连接。漏极触点31与漏极30接触，以用于进行电连接。栅极40经由栅极电介质41形成在衬底10的顶表面上。在一些示例中，半导体器件500还包括覆盖栅极42的栅极侧墙42。在一些示例中，半导体器件500还包括绝缘介质43，绝缘介质43用于隔离源漏极触点21、31与栅极40。在半导体器件600为nFET的情况下，半导体器件600的衬底10具有p型掺杂，并且其源极20和漏极30为重掺杂的n型区。示例性的，重掺杂的n型区可以为硅磷Si:P(Silicon Phosphorus)，其中Si:P代表在硅(Si)里面掺入磷(P)，实现n型掺杂。在半导体器件600为pFET的情况下，半导体器件600的衬底10具有n型掺杂，并且其源极20和漏极30为重掺杂的p型区。示例性的，重掺杂的p型区可以为硅锗Si:Ge(Silicon Germanium)，其中Si:Ge代表在硅(Si)里面掺入锗(Ge)，实现p型掺杂。
源极触点21包括半金属层211和应力层212。漏极触点31包括半金属层311和应力层312。半金属层211和311可以为掺杂的半金属层或未掺杂的半金属层。半金属层211和311中的半金属材料可以为二维半金属材料或三维半金属材料。应力层212和312可以分别对半金属层211和311进行应力调控。对于二维半金属材料，比如可以通过应力来调控MoTe
2的电子浓度。而对于三维半金属材料，比如TaAs，应力层212和312可以分别对半金属层211和311进行应力调控，以调节其带隙使其weyl点(Weyl point)发生改变从而影响其电荷输运性能。另外，应力调控也可以改变能带形状。当能带曲率变锐利时，器件的亚阈值斜率SS能够更加有效地降低。因此，应力调控也是一种能够有效调节半金属材料的费米面的手段。应力层212和312可以为与半金属层211和311热膨胀系数不同的金属材料或者晶格参数有差异的金属材料。如图12所示，应力层212横向包围半金属层211，应力层312横向包围半金属层311。利用这种布置，应力层212和312主要提供的是面内(in-plane)的应力。
在一些实施例中，源漏极触点21、31与栅极40之间的距离要尽量窄，以减少热扰动带来的载流子变化的平均。例如，源漏极触点21、31与栅极40之间的距离可以在10nm以下。此外，为了减小热扰动带来的影响，可以采用能带调制为半导体型的半金属材料作为与源漏极触点21、31接触的源漏极20、30，调制方法可以采用元素掺杂或应力调控，也可以通过控制半金属材料的厚度或形状来实现。示例性的，对于半金属材料Bi
1-xSb
x，可以通过改变Sb的含量来引发半金属到半导体的转变；对于半金属材料Bi
8Te
7S
5，可以通过控制材料的厚度来引发半金属到半导体的转变。
在一些实施例中，如果要提供全方向的应力，也可以将这图11和图12所示的施加应力的方案结合起来，或者采用其他双应力层或更多应力层层叠的方案。
在一些实施例中，还提供了一种用于制造半导体器件500和600的方法。该方法包括：提供源极20和漏极30，源极20和漏极30分别具有第一掺杂类型；提供栅极40，栅极位于源极20与漏极30之间；以及提供源极触点21和漏极触点31，源极触点21与源极20接触，漏极触点31与漏极30接触，源极触点21和漏极触点31中的每个触点包括半金属层211、311以及与半金属层211、311接触的应力层212、312，应力层212、312包括与半金属层具有不同热膨胀系数或不同晶格参数的金属材料。在第一掺杂类型为n型的情况下，第二掺杂类型为p型。而在第一掺杂类型为p型的情况下，第二掺杂类型为n型。在上文中结合图11和图12所描述的内容可以结合到用于制造半导体器件500和600的方法中，在此将不再赘述。
此外，图9至图12所示的平面场效应晶体管的源极20和漏极30都可以保留外延工艺，仍然可以为器件沟道提供足够的应力，通过应力技术保证器件实现较大的工作电流。外延生长是指在单晶衬底(基片)上生长一层有一定要求的、与衬底晶向相同的单晶层，犹如原来的晶体向外延伸生长了一段。
图13示出了根据本公开的一个实施例的半导体器件700的透视图。如图13所示，半导体器件700为鳍式场效应晶体管。半导体器件700包括衬底10；鳍部23，形成在衬底10之上，鳍部23的一端形成源极20，鳍部23的另一端形成漏极30；栅极40，在源极20和漏极30之间经由栅极电介质41包围鳍部23的中间部分；以及源极触点21和漏极触点31，源极触点21至少部分地包围源极20，并且漏极触点31至少部分地包围漏极30。图13中所示的源极触点21和漏极触点31可以具有与上文中结合图9至图12所描述的源极触点21和漏极触点31类似的结构，在此将不再赘述。在一些实施例中，半导体器件700还包括隔离介质50，围绕鳍部23形成在衬底10的顶表面上。
图14示出了根据本公开的一个实施例的半导体器件800的透视图。如图14所示，半导体器件800为环栅场效应晶体管。半导体器件800包括衬底10；源极触点21和漏极触点31，间隔设置在衬底10上；多个源极20，与源极触点21接触；多个漏极30，与漏极触点31接触；多个沟道11，形成在源极20与漏极30之间；以及栅极40，经由栅极电介质41包围各个沟道11。图14中所示的源极触点21和漏极触点31可以具有与上文中结合图9至图12所描述的源极触点21和漏极触点31类似的结构，在此将不再赘述。在一些实施例中，半导体器件800还包括隔离介质50，形成在衬底10周围。
图15示出了根据本公开的一个实施例的半导体器件900的透视图。如图15所示，半导体器件900为垂直结构纳米线场效应晶体管。半导体器件900包括：纳米线，其一端形成源极20，其另一端形成漏极30，其中部形成沟道11；栅极40，经由栅极电介质 41包围沟道11；以及源极触点和漏极触点(未示出)，源极触点与源极20接触，以用于电连接，漏极触点与漏极接触以用于电连接。半导体器件900的源极触点和漏极触点可以具有与上文中结合图9至图12所描述的源极触点21和漏极触点31类似的结构，在此将不再赘述。
虽然在上文中结合平面场效应晶体管、鳍式场效应晶体管、环栅场效应晶体管或垂直结构纳米线场效应晶体管描述了本公开的原理，但是应当理解的是，在其他实施例中，所描述的源极触点和漏极触点的结构可以并入到其他类型的晶体管中。
以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。
Claims (22)
- 一种半导体器件，其特征在于，包括：源极和漏极，分别具有第一掺杂类型；栅极，位于所述源极与所述漏极之间；以及源极触点和漏极触点，所述源极触点与所述源极接触，所述漏极触点与所述漏极接触，所述源极触点和所述漏极触点中的每个触点包括半金属层以及被掺杂在所述半金属层中的掺杂物，所述掺杂物为与所述第一掺杂类型相反的第二掺杂类型。
- 根据权利要求1所述的半导体器件，其特征在于，所述半金属层包括二维半金属材料。
- 根据权利要求2所述的半导体器件，其特征在于，所述二维半金属材料包括以下至少一项：石墨烯和二维过渡金属硫属化合物。
- 根据权利要求3所述的半导体器件，其特征在于，所述二维过渡金属硫属化合物包括以下至少一项：WTe 2；MoTe 2；W 2XY，其中X和Y分别为硫(S)、硒(Se)和碲(Te)中的一项，且X与Y不同；以及Mo 2XY，其中X和Y分别为硫(S)、硒(Se)和碲(Te)中的一项，且X与Y不同。
- 根据权利要求2所述的半导体器件，其特征在于，在所述第一掺杂类型为p型并且所述第二掺杂类型为n型的情况下，所述掺杂物包括氮(N)，并且在所述第一掺杂类型为n型并且所述第二掺杂类型为p型的情况下，所述掺杂物包括硼(B)。
- 根据权利要求1所述的半导体器件，其特征在于，所述半金属层包括三维半金属材料。
- 根据权利要求6所述的半导体器件，其特征在于，所述三维半金属材料包括以下至少一项：锡(Sn)、铋(Bi)、锑(Sb)、碲(Te)、砷(As)和锗(Ge)，以及包含上述元素的化合物。
- 根据权利要求6所述的半导体器件，其特征在于，所述三维半金属材料包括以下至少一项：尖晶石结构、钙钛矿结构、金红石结构、以及半休氏勒和休氏勒结构。
- 根据权利要求8所述的半导体器件，其特征在于，所述尖晶石结构包括Fe 3O 4和CuV 2S 4中的至少一项；所述钙钛矿结构包括La 0.7Sr 0.3MnO 3；所述金红石结构包括CrO 2和CoS 2中的至少一项；以及所述半休氏勒和休氏勒结构包括NiMnSb和PbMnSb中的至少一项。
- 根据权利要求6所述的半导体器件，其特征在于，在所述第一掺杂类型为n型并且所述第二掺杂类型为p型的情况下，所述掺杂物包括锡(Sn)，并且在所述第一掺杂类型为p型并且所述第二掺杂类型为n型的情况下，所述掺杂物包括碲(Te)。
- 根据权利要求1所述的场效应晶体管，其特征在于，所述场效应晶体管为平面场效应晶体管、鳍式场效应晶体管、环栅场效应晶体管或垂直结构纳米线场效应晶体管。
- 根据权利要求1所述的半导体器件，其特征在于，所述源极触点和所述漏极触点中 的每个触点与所述栅极之间的距离在10nm以下。
- 根据权利要求1所述的半导体器件，其特征在于，所述源极和所述漏极中的每一个包括被调制为半导体型的半金属材料。
- 一种用于制造半导体器件的方法，其特征在于，包括：提供源极和漏极，所述源极和所述漏极分别具有第一掺杂类型；提供栅极，所述栅极位于所述源极与所述漏极之间；以及提供源极触点和漏极触点，所述源极触点与所述源极接触，所述漏极触点与所述漏极接触，所述源极触点和所述漏极触点中的每个触点包括半金属层以及被掺杂在所述半金属层中的掺杂物，所述掺杂物为与所述第一掺杂类型相反的第二掺杂类型。
- 一种半导体器件，其特征在于，包括：源极和漏极，分别具有第一掺杂类型；栅极，位于所述源极与所述漏极之间；以及源极触点和漏极触点，所述源极触点与所述源极接触，所述漏极触点与所述漏极接触，所述源极触点和所述漏极触点中的每个触点包括半金属层以及与所述半金属层接触的应力层，所述应力层包括与所述半金属层具有不同热膨胀系数或不同晶格参数的金属材料。
- 根据权利要求15所述的半导体器件，其特征在于，所述半金属层包括二维半金属材料或三维半金属材料。
- 根据权利要求15所述的半导体器件，其特征在于，所述应力层位于所述半金属层之上和/或所述应力层横向包围所述半金属层。
- 根据权利要求15所述的半导体器件，其特征在于，所述应力层包括单个层或多个层的叠层。
- 根据权利要求15所述的半导体器件，其特征在于，所述半金属层包括掺杂的半金属材料或未掺杂的半金属材料。
- 根据权利要求15所述的半导体器件，其特征在于，所述源极触点和所述漏极触点中的每个触点与所述栅极之间的距离在10nm以下。
- 根据权利要求15所述的半导体器件，其特征在于，所述源极和所述漏极中的每一个包括被调制为半导体型的半金属材料。
- 一种用于制造半导体器件的方法，其特征在于，包括：提供源极和漏极，所述源极和所述漏极分别具有第一掺杂类型；提供栅极，所述栅极位于所述源极与所述漏极之间；以及提供源极触点和漏极触点，所述源极触点与所述源极接触，所述漏极触点与所述漏极接触，所述源极触点和所述漏极触点中的每个触点包括半金属层以及与所述半金属层接触的应力层，所述应力层包括与所述半金属层具有不同热膨胀系数或不同晶格参数的金属材料。
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