CN114512546A - 冷源肖特基晶体管及其制备工艺 - Google Patents
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Abstract
本发明提供一种冷源肖特基晶体管及其制备工艺，包括衬底、源区、源区、沟道区、源极、漏极和栅极；源区设在衬底上，源区包括第一源区和与第一源区相连接的金属区，第一源区为重掺杂区；漏区设在衬底上，漏区为重掺杂区，漏区与第一源区的掺杂类型相反；沟道区设在衬底上，沟道区位于金属区和漏区之间，沟道区的上侧和/或下侧设置有栅极介质；源极设在源区上；漏极设在漏区上；栅极设在栅极介质上。在有一定的源漏偏压的情况下，在增大栅压的过程中，沟道区和金属区之间的肖特基势垒被压低，使肖特基势垒变薄，直至低能区的肖特基势垒足够薄时，隧穿电流会迅速增加，源区的低能区的电子隧穿肖特基势垒，从而能够实现亚阈值摆幅低于60mV/dec。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种冷源肖特基晶体管及其制备工艺。
背景技术
摩尔定律下金属氧化物半导体场效应晶体管(MOSFET)的小型化使得信息技术在过去几十年里不断发展，通过减少晶体管的通道长度，开关速度变得更快，器件密度变得更高，电路变得更强大和高效。然而，器件性能的指数增长不可能像摩尔定律所预测的那样永远持续下去，在当今晶体管技术面临的问题中，由于电源电压的减小存在限制，功耗问题突出。特别是在MOSFET的器件原理限制下，不管采用什么样的通道材料以及器件结构，室温情况的亚阈值摆幅(SS)的极限为60mV/dec。这是现有的MOSFET设计的物理局限，这阻止了MOSFET器件的电源电压和功耗的进一步降低。
发明内容
本发明提供一种冷源肖特基晶体管及其制备工艺，用以解决现有技术中MOSFET的亚阈值摆幅不能突破60mV/dec而致使MOSFET 器件的电源电压和功耗无法进一步降低的缺陷。
本发明提供一种冷源肖特基晶体管，包括：
衬底；
源区，设置在所述衬底上，所述源区包括第一源区和与所述第一源区相连接的金属区，所述第一源区为重掺杂区；
漏区，设置在所述衬底上，所述漏区为重掺杂区，所述漏区与所述第一源区的掺杂类型相反；
沟道区，设置在所述衬底上，所述沟道区位于所述金属区和所述漏区之间，所述沟道区的上侧和/或下侧设置有栅极介质；
源极，设置在所述源区上；
漏极，设置在所述漏区上；
栅极，设置在所述栅极介质上。
根据本发明提供的一种冷源肖特基晶体管，所述沟道区为本征区或轻掺杂区。
根据本发明提供的一种冷源肖特基晶体管，所述第一源区为P型重掺杂区，所述漏区为N型重掺杂区。
根据本发明提供的一种冷源肖特基晶体管，所述第一源区为N 型重掺杂区，所述漏区为P型重掺杂区。
根据本发明提供的一种冷源肖特基晶体管，所述第一源区的掺杂浓度为1e19cm-3-1e22cm-3，且所述第一源区的长度为20nm，所述第一源区的厚度为10nm。
根据本发明提供的一种冷源肖特基晶体管，所述漏区的掺杂浓度为1e19cm-3-1e22cm-3，且所述漏区的长度为20nm，所述漏区的厚度为10nm。
根据本发明提供的一种冷源肖特基晶体管，所述沟道区的掺杂浓度为1e15cm-3，且所述沟道区的长度为20nm，所述沟道区的厚度为 10nm。
根据本发明提供的一种冷源肖特基晶体管，所述金属区的功函数为5.0eV，且所述金属区的长度为10nm，所述金属区的厚度为10nm。
根据本发明提供的一种冷源肖特基晶体管，所述第一源区、所述漏区和所述沟道区的材质为硅。
本发明还提供一种冷源肖特基晶体管的制备工艺，包括：
在衬底上形成阱区；
在阱区上形成沟道区、源端和漏端；
在源端上形成金属区；
在源端上形成第一源区和在漏端形成漏区；
在沟道区形成栅极介质；
在栅极介质上形成栅极、在金属区和第一源区上形成源极和在漏区上形成漏极。
根据本发明提供的一种冷源肖特基晶体管的制备工艺，所述在源端上形成金属区，包括：
在沟道区、源端和漏端上生成一层硬掩膜；
在硬掩膜上设置图案层；
刻蚀未设置图案层的硬掩膜，露出源端和部分沟道区；
在整个器件表面生成一层金属层；
刻蚀金属层，去除沟道区上的金属层和源端处部分金属层；
去除硬掩膜和硬掩膜表面的金属层。
根据本发明提供的一种冷源肖特基晶体管的制备工艺，所述在源端上形成第一源区和在漏端形成漏区，包括：
在阱区上裸露的源端和漏端外延生长碳化硅，形成第一源区材料层和漏区材料层；
对第一源区材料层和漏区材料层进行预非晶化注入掺杂，形成第一源区和漏区。
本发明提供的冷源肖特基晶体管及其制备工艺，冷源肖特基晶体管的源区由重掺杂的第一源区和金属区构成，并且金属区与沟道区接触，金属区与沟道区之间形成肖特基势垒，在不施加栅压的情况下，由于肖特基势垒很宽，源区的电子很难隧穿肖特基势垒，由于第一源区的禁带过滤了外部电极注入的电子，在第一源区的禁带能量范围内热电流大大减少，从而使相应的关态电流会很低。在有一定的源漏偏压的情况下，在增大栅压的过程中，沟道区和金属区之间的肖特基势垒被压低，使肖特基势垒变薄，直至低能区的肖特基势垒足够薄时，隧穿电流会迅速增加，源区的低能区的电子隧穿肖特基势垒，从而能够实现亚阈值摆幅低于60mV/dec。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的冷源肖特基晶体管的结构示意图；
图2是本发明提供的没有施加偏压情况下的冷源肖特基晶体管的能带结构图；
图3是本发明提供的施加正偏压情况下的冷源肖特基晶体管的能带结构图；
图4是本发明提供的Id-Vg的曲线图；
图5是本发明提供的步骤S1生成的器件的侧视图；
图6是本发明提供的步骤S2生成的器件的侧视图；
图7是本发明提供的步骤S3生成的器件的侧视图；
图8是本发明提供的步骤S4生成的器件的侧视图；
图9是本发明提供的步骤S5生成的器件的侧视图；
图10是本发明提供的步骤S6生成的器件的侧视图；
图11是本发明提供的步骤S7生成的器件的侧视图；
图12是本发明提供的步骤S8生成的器件的侧视图；
图13是本发明提供的步骤S9生成的器件的侧视图；
图14和图15分别是本发明提供的步骤S10生成的器件的俯视图和侧视图；
图16是本发明提供的步骤S11生成的器件的侧视图；
图17是本发明提供的步骤S12生成的器件的侧视图；
图18是本发明提供的步骤S13生成的器件的侧视图；
图19和图20分别是本发明提供的步骤S14生成的器件的俯视图和侧视图；
图21和图22分别是本发明提供的步骤S15生成的器件的俯视图和侧视图；
图23和图24分别是本发明提供的步骤S16生成的器件的俯视图和侧视图；
图25和图26分别是本发明提供的步骤S17生成的器件的俯视图和侧视图；
图27和图28分别是本发明提供的步骤S18生成的器件的俯视图和侧视图；
图29和图30分别是本发明提供的步骤S19生成的器件的俯视图和侧视图；
图31和图32分别是本发明提供的步骤S20生成的器件的俯视图和侧视图；
图33和图34分别是本发明提供的步骤S21生成的器件的俯视图和侧视图；
图35和图36分别是本发明提供的步骤S22生成的器件的俯视图和侧视图；
图37和图38分别是本发明提供的步骤S23生成的器件的俯视图和侧视图；
图39和图40分别是本发明提供的步骤S24生成的器件的俯视图和侧视图；
图41和图42分别是本发明提供的步骤S25生成的器件的俯视图和侧视图；
图43和图44分别是本发明提供的步骤S26生成的器件的俯视图和侧视图；
图45是本发明提供的步骤S27生成的器件的侧视图；
图46是本发明提供的步骤S28生成的器件的侧视图；
图47是本发明提供的步骤S29生成的器件的侧视图；
图48和图49分别是本发明提供的步骤S30生成的器件的俯视图和侧视图；
图50-图52分别是本发明提供的步骤S31生成的器件的俯视、侧视和剖视图；
图53-图55分别是本发明提供的步骤S32生成的器件的俯视、侧视和剖视图；
图56-图58分别是本发明提供的步骤S33生成的器件的俯视、侧视和剖视图；
图59和图60分别是本发明提供的步骤S34生成的器件的侧视图和剖视图；
图61和图62分别是本发明提供的步骤S35生成的器件的侧视图和剖视图；
图63和图64分别是本发明提供的步骤S36生成的器件的侧视图和剖视图；
图65-图67分别是本发明提供的步骤S37生成的器件的俯视、侧视和剖视图；
图68是本发明提供的步骤S38生成的器件的侧视图；
图69和图70分别是本发明提供的步骤S39生成的器件的俯视图和剖视图；
图71和图72分别是本发明提供的步骤S40生成的器件的俯视图和剖视图；
图73和图74分别是本发明提供的步骤S41生成的器件的俯视图和剖视图；
图75是本发明提供的步骤S42生成的器件的剖视图；
图76-图78分别是本发明提供的步骤S43生成的器件的俯视、侧视和剖视图。
附图标记：
1：第一源区；2：金属区；3：沟道区；4：漏区；5：栅极介质；
101：衬底；102：屏蔽氧化层；103：阱区；104：垫氧化层；
105：第一氮化硅；106：隔离图案；107：正硅酸乙酯；
108：鳍区；109：蚀刻阻挡层；110：非晶硅；111：非晶碳；
112：栅极图案；113：多氧化物；114：第二氮化硅；
115：遮盖图案；116：第二非晶碳；117：图案层；118：金属层；
119：碳化硅；120：氧化硅；121：第三氮化硅；
122：第一磷硅酸盐玻璃；123：底界面层；124：电介质；
125：TiAi基合金；126：第一金属钨；127：第二磷硅酸盐玻璃；
128：源漏接触图案；129：第二金属钨。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合图1至图78描述本发明的冷源肖特基晶体管及其制备工艺。
如图1所示，本发明提供的一种冷源肖特基晶体管，包括衬底 101、源区、漏区4、沟道区3、源极、漏极和栅极。
具体地，源区、漏区4和沟道区3均设置在衬底101上，其中，源区包括第一源区1和金属区2，金属区2与第一源区1相连接；沟道区3位于金属区2和漏区4之间，并且沟道区3的上侧和/或下侧设置有栅极介质5，源极设置在源区上，漏极设置在漏区4上，栅极设置在栅极介质5上，并且，第一源区1为重掺杂区，漏区4为重掺杂区，这样，使第一源区1和漏区4的费米能级处于价带里面。并且第一源区1和漏区4的掺杂类型相反。
源区由重掺杂的第一源区1和金属区2构成，并且金属区2与沟道区3接触，金属区2与沟道区3之间形成肖特基势垒，在不施加栅压的情况下，由于肖特基势垒很宽，源区的电子很难隧穿肖特基势垒，并且，由于第一源区1的禁带过滤了外部电极注入的电子，在第一源区1的禁带能量范围内热电流大大减少，从而使相应的关态电流会很低。在有一定的源漏偏压的情况下，在增大栅压的过程中，沟道区3 和金属区2之间的肖特基势垒被压低，使肖特基势垒变薄，直至低能区的肖特基势垒足够薄时，隧穿电流会迅速增加，源区的低能区的电子隧穿肖特基势垒，从而能够实现亚阈值摆幅低于60mV/dec。
需要说明的是，当施加栅压时，肖特基势垒高能区域的电子减少，高能区域不会产生电流；这时，肖特基势垒的低能区域变窄，源区的低能区域的电子隧穿肖特基势垒，隧穿电流迅速增加，实现亚阈值摆幅低于60mV/dec。
并且，需要注意的是，由于金属区2和第一源区1(重掺杂区) 之间形成的肖特基势垒很薄，几乎是一个欧姆接触，所以金属区2和第一源区1之间的肖特基势垒对于电流的影响很小。
这里，通过第一源区1和金属区2构成的结来实现冷源极。
如此设置，本冷源肖特基晶体管相对于隧穿场效应晶体管TFETs 能实现相对大的开态电流，相对于负电容场效应晶体管NC-FETs能够实现更高的开关速率，并没有迟滞现象；器件主体采用硅作为材料，相对于传统MOSFET整个器件结构只在源区做了一些修正调整，即将原本的N(或者P)型半导体换成了P(或者N)型半导体+金属(Metal) 的结构，与现有的MOSFET不论在材料还是加工工艺方面兼容程度都很高，增大了实际应用的潜力；并且，本冷源肖特基晶体管相对于 P-Metal-N冷源晶体管，没有源区N型部分带来的电声子散射的影响，能够实现更有效的冷源注入。
本发明的可选实施例中，沟道区3可以为本征区或轻掺杂区，使沟道区3和金属区2之间形成的肖特基势垒很宽，在不施加栅压的情况下，使源区的电子很难隧穿肖特基势垒，从而减小相应的关态电流。
本发明的可选实施例中，第一源区1可以为P型重掺杂区，漏区 4可以为N型重掺杂区，或者，第一源区1可以为N型重掺杂区，漏区4可以为P型重掺杂区。
并且，第一源区1的掺杂浓度可以为1e19cm-3-1e22cm-3，第一源区1的长度为20nm，第一源区1的厚度为10nm。漏区4的掺杂浓度为1e19cm-3-1e22cm-3，漏区4的长度为20nm，漏区4的厚度为 10nm。
这里，第一源区1的掺杂浓度可以为1e21cm-3(即1*1021每立方厘米)，漏区4的掺杂浓度可以为1e19cm-3，具体地，第一源区1 和漏区4的掺杂浓度可以根据第一源区和漏区的材质及衬底的材质等确定，具体可以根据实际情况确定。
本实施例中，沟道区3可以为轻掺杂区，并且沟道区3的掺杂浓度为1e15cm-3，沟道区3的长度为20nm，沟道区3的厚度为10nm。具体地，沟道区3可以根据金属区的功函数确定采用N型轻掺杂或P 型轻掺杂。
在可选的实施例中，栅极介质5的材质可以为氧化铪，并且栅极介质5的厚度可以为1.5nm。并且，该冷源肖特基晶体管可以包括两个栅极，两个栅极分别设置在两个栅极介质5上，这样，在双栅的作用下，栅控能力得到有效提升，器件能较好地导通和关闭。
本实施例中，第一源区1的左端是源极接触，漏区4的右端是漏极接触，栅极介质5的上下两侧是栅极接触，其中栅极接触的功函数可以为4.5eV。
一些实施例中，金属区2的功函数可以为5eV，并且金属区2的长度可以为10nm，金属区的厚度可以为10nm。这里，不对金属区的功函数、长度和厚度做具体限定，具体可以根据实际选用的材质确定。
本实施例中，第一源区1和金属区2可以水平接触，第一源区1 和金属区2也可以垂直接触或沿其他方向接触(即成夹角接触)。
本实施例中，衬底的材质可以为硅(Si)或锗(Ge)，或Ⅲ-V族材料，第一源区也可以是硅(Si)或锗(Ge)，Ⅲ-V族材料，其中Ⅲ -Ⅴ族材料包括：InSb，GaSb，InAs，AlSb，AlAs，GaAs，InGaAs， InAlAs，InP，InGaP等等；金属区的材料可以是Au，Co，Cu，Pd， Pt，Ti，W，TiN，NiSi2等等。
如图2所示，在没有施加偏压情况下，第一源区1、金属区2、沟道区3和漏区4具有统一的费米能级；如图3所示，在漏极施加 0.2V的电压，栅极施加1V的电压的情况下，第一源区1、金属区2、沟道区3和漏区4不再具有统一的费米能级，产生了电子和空穴的准费米能级，施加的正向偏压使得肖特基势垒的高度减小，载流子的扩散运动大于漂移运动，源区的载流子注入到沟道区3后边扩散边复合产生一定的浓度梯度，沟道区3的载流子注入到漏区4后边扩散边复合产生一定的浓度梯度，形成稳态分布。
如图4所示，图4为在Sentaurus TCAD中仿真得到的近似的Id-Vg 的曲线图，即为栅极电压对电流的影响图，图4中弯折较多的线条为源区包括第一源区1和金属区2的冷源肖特基晶体管的漏极电流与栅极电压的曲线图；弯折相对较少的线条为源区仅包括金属区2的肖特基晶体管的源区漏极电流与栅极电压的曲线图。其中，由图4可知，在0.6V附近出现了亚阈值摆幅低于60Mv/dec的情况，并且在 0.6V-0.7V之间实现了大约3个数量级电流的变化，从而表明了隧穿电流的迅速增加。
需要说明的是，由于存在肖特基势垒，漏极电流以隧穿电流为主而不是以热电流为主，这时的开态电流相对传统MOSFET偏低1到 2个数量级，但是可以通过调节栅极接触功函数、源端的金属功函数以及第一源区1的掺杂浓度等来实现更好的开态电流特性。
下面对本发明提供的冷源肖特基晶体管的制备工艺进行描述，下文描述的冷源肖特基晶体管的制备工艺与上文描述的冷源肖特基晶体管可相互对应参照。
如图5-图78所示，本发明提供的一种冷源肖特基晶体管的制备工艺，包括：
在衬底101上形成阱区103；
在阱区103上形成沟道区、源端和漏端；
在源端上形成金属区；
在源端上形成第一源区1，在漏端上形成漏区；
在沟道区形成栅极介质；
在栅极介质上形成栅极，在金属区和第一源区1上形成源极和在漏区上形成漏极。
其中，在源端上形成金属区中，包括：
如图31和图32所示，步骤S20：在沟道区、源端和漏端上生成一层硬掩膜；
如图33和图34所示，步骤S21：在硬掩膜上设置图案层117；
如图35和图36所示，步骤S22：刻蚀未设置图案层117的硬掩膜，露出源端和部分沟道区；
如图37和图38所示，步骤S23：在整个器件表面生成一层金属层118；
如图39和图40所示，步骤S24：刻蚀金属层118，去除沟道区上的金属层和源端处的部分金属层，使沟道区的靠近源端的一侧留有一定厚度的金属层，以形成金属区；
如图41和图42所示，步骤S25：去除硬掩膜和附着在硬掩膜表面的金属层。
具体地，在沟道区、源端和漏端上生长一层第二非晶碳116 (Amorphous carbon)作为硬掩膜，用化学机械抛光(CMP)的方式将硬掩膜表面磨平；
然后，通过光刻工艺在硬掩膜上设置光刻胶图案层117，露出源端和部分沟道区；
接着通过刻蚀的方式将源端和部分沟道区的第二非晶碳116去除，然后去除图案层117；
通过物理气相沉积(PVD)的方式生长一层金属层118；
刻蚀金属层118，去除沟道区上的金属层和源端处的部分金属层，使沟道区的靠近源端的一侧留有一定厚度的金属层，以形成金属区；
最后去除硬掩膜和附着在硬掩膜表面的金属层。这里，硬掩膜表面的金属层指的是多余的金属层，在去除硬掩膜的同时可以将多余的金属层同步去除，无需额外的手段去除多余金属层，因此，在去除多余金属层时，不会对沟道区壁上的金属层产生影响。
在本发明的可选实施例中，在源端上形成第一源区1和在漏端形成漏区中，包括：
如图43和图44所示，步骤S26：在阱区103上裸露的源端和漏端外延生长碳化硅119，形成第一源区材料层和漏区材料层；
如图45所示，步骤S27：对第一源区材料层和漏区材料层进行预非晶化注入掺杂，形成第一源区和漏区。
具体地，在源端和漏端部分暴露的阱区103(硅区)外延生长碳化硅119(SiC)，从而形成第一源区材料层和漏区材料层；然后对第一源区材料层和漏区材料层进行预非晶化掺杂PAI(Silicon Pre-Amorphization Implant)，形成一层均匀的、低电阻的硅，即形成第一源区和漏区。或者，还可以向第一源区材料层和漏区材料层进行离子注入、使其形成金属硅化物等操作来降低第一源区和漏区的接触电阻。
这里，不对第一源区和漏区的掺杂方式进行限定，具体可以根据实际情况确定。
在本发明的可选实施例中，在衬底101上形成阱区103中，包括：
如图5所示，步骤S1：在硅片(衬底101)上生长一层屏蔽氧化层102；这里，可以通过热氧化的方式或化学气相沉积的方式在硅片上生长一层屏蔽氧化层102。
如图6所示，步骤S2：通过离子注入机对硅片进行离子注入，在硅片上形成阱区103；
这里，可以通过离子注入机向硅片注入硼离子，使硅片上形成 P-阱，并且，可以控制注入离子浓度的峰值位于硅片的中部区域。
然后，如图7所示，步骤S3：通过刻蚀的方式去除屏蔽氧化层 102，接着对硅片进行快速退火处理，修复硅片的晶格，从而活化阱区103。
在可选的实施例中，在阱区103上形成沟道区、源端和漏端中，包括：
在衬底101中形成浅槽隔离；
在衬底101中形成沟道区、源端和漏端。
具体地，在衬底101中形成浅槽隔离，包括：
如图8所示，步骤S4：在衬底101上生长一层垫氧化层104(Pad Oxide)；
通过化学气相沉积(CVD)的方式在垫氧化层104上形成一层第一氮化硅105(Silicon Nitride，SiN)；
通过光刻工艺在第一氮化硅105上设置光刻胶隔离图案106；
如图9所示，步骤S5：向下刻蚀第一氮化硅105，直至露出垫氧化层104为止，然后去除隔离图案106；
如图10所示，步骤S6：以第一氮化硅105作为硬掩膜继续向下刻蚀，一直刻蚀到阱区103，形成浅槽和鳍区108(Fin)；
如图11所示，步骤S7：通过化学气相沉积(CVD)的方式在浅槽填充正硅酸乙酯107(TEOS)；
如图12所示，步骤S8：通过化学机械抛光(CMP)的方式对正硅酸乙酯107研磨，直至正硅酸乙酯107与鳍区108(Fin)的第一氮化硅105相平齐；
如图13所示，步骤S9：利用热磷酸溶液去除剩余的第一氮化硅 105，然后利用刻蚀的方式移除鳍区108(Fin)周围的部分正硅酸乙酯，留下位于阱区103部分的正硅酸乙酯107作为浅槽隔离(STI， Shallow Trench Isolation)。
具体地，在衬底101中形成沟道区、源端和漏端中，包括：
如图14和图15所示，步骤S10：在鳍区108(Fin)上通过热氧化的方式生长一层氧化层作为蚀刻阻挡层109(ESL，etch stop layer)；
如图16所示，步骤S11：通过化学气相沉积的方式沉积一层厚厚的非晶硅110层(Amorphous Silicon)，并通过化学机械抛光(CMP) 的方式将非晶硅110层磨平；
如图17所示，步骤S12：生长一层第一非晶碳111作为硬掩膜；
如图18所示，步骤S13：通过光刻方式在第一非晶碳111上形成栅极图案112；这里，可以通过化学气相沉积或物理气相沉积的方式生长一层第一非晶碳111。
如图19和图20所示，步骤S14：刻蚀栅极图案112外的第一非晶碳111形成的硬掩膜，继续向下刻蚀掉栅极图案112外的非晶硅110，去除栅极图案112和剩余的第一非晶碳111；
如图21和图22所示，步骤S15：通过热氧化的方式在非晶硅110 上生长一层多氧化物113；
如图23和图24所示，步骤S16：沉积一层第二氮化硅114；
如图25和图26所示，步骤S17：刻蚀第二氮化硅114，使鳍区 108和非晶硅110的侧壁上生成一层第二氮化硅114垫片，形成沟道区域、源端区域、漏端区域；
如图27和图28所示，步骤S18：通过光刻工艺形成遮盖沟道区域的遮盖图案115；
如图29和图30所示，步骤S19：将源端区域和漏端区域裸露的鳍区108(Fin)通过间隙壁刻蚀去除，然后去除遮盖图案115，在衬底上形成沟道区、源端和漏端。
本实施例中，在沟道区形成栅极介质中，包括：
如图46所示，步骤S28：在沟道区、源区和漏区及非晶硅110 的表面形成一层氧化硅120(Silicon Oxide)和第三氮化硅121(Silicon Nitride)，作为接触孔刻蚀的阻挡层(stop layer)；
如图47所示，步骤S29：在第三氮化硅121的表面沉积一层厚厚的第一磷硅酸盐玻璃122(PSG，Phospho-Silicate Glass)，以充当预金属介质(PMD，pre-Metal-Dielectric)；
如图48和图49所示，步骤S30：利用化学机械抛光(CMP)的方式将预金属介质层磨平，直至沟道区上的第三氮化硅121、氧化硅 120以及多氧化物113被磨掉，露出里面的非晶硅110；
如图50-52所示，步骤S31：通过刻蚀的方式将沟道区的非晶硅 110移除，露出鳍区108的蚀刻阻挡层109；
如图53-图55所示，步骤S32：继续通过刻蚀的方式将蚀刻阻挡层109去除；这里，可以通过刻蚀的方式去除鳍区108侧壁上的蚀刻阻挡层109。
如图56-图58所示，步骤S33：通过低温氧化反应在鳍区108表面形成一层氧化层，作为底界面层123(BIL，bottom interface layer)，以使高介电介质124在底界面层123上生长；
如图59和图60所示，步骤S34：通过原子层沉积(ALD，Atomic Layer Deposition)工艺沉积一层高介电氧化铪(High-k HfO2)作为电介质124，形成栅极介质。这里可以只在底界面层123的上表面沉积一层高介电氧化铪作为栅极介质。
在本实施例中，在栅极介质上形成栅极，在金属区和第一源区上形成源极和在漏区上形成漏极中，包括：
如图61和图62所示，步骤S35：使用原子层沉积(ALD，Atomic Layer Deposition)工艺在电介质124层上沉积一层功函数金属TiAi 基合金125作为栅极(gate TiAl)；这里，功函数金属可以根据器件特性进行选择，不限定为TiAi基合金125。
如图63和图64所示，步骤S36：通过物理气相沉积(PVD)的方式沉积一层厚厚的第一金属钨126，第一金属钨126填充在功函数金属的空腔中；
如图65-图67所示，步骤S37：通过化学机械抛光(CMP)的方式磨平金属钨，使第一金属钨126与第一磷硅酸盐玻璃122层的表面平齐；
如图68所示，步骤S38：再沉积一层第二磷硅酸盐玻璃127；
如图69和图70所示，步骤S39：通过光刻方式在第二磷硅酸盐玻璃127上设置源漏接触图案128，露出第一源区和漏区对应的位置；
如图71和图72所示，步骤S40：刻蚀源区和漏区对应的裸露部位的第二磷硅酸盐玻璃127，直至氮化硅的阻挡层露出；并刻蚀沟道区对应的第二磷硅酸盐玻璃127，直至沟道区的第一金属钨126露出；
如图73和图74所示，步骤S41：去除第一源区和漏区对应的第三氮化硅121和氧化硅120，暴露出第一源区和漏区的碳化硅119；
如图75所示，步骤S42：通过物理气相沉积(PVD)的方式沉积一层厚厚的第二金属钨129，第二金属钨129会填充在源极接触和漏接触的空腔中；
如图76-图78所示，步骤S43：通过化学机械抛光(CMP)的工艺磨平第二金属钨129，使第二金属钨129形成栅极、源极和漏极，完成冷源肖特基晶体管的制备。
以上所描述的装置实施例仅仅是示意性的，可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (13)
1.一种冷源肖特基晶体管，其特征在于，包括：
衬底；
源区，设置在所述衬底上，所述源区包括第一源区和与所述第一源区相连接的金属区，所述第一源区为重掺杂区；
漏区，设置在所述衬底上，所述漏区为重掺杂区，所述漏区与所述第一源区的掺杂类型相反；
沟道区，设置在所述衬底上，所述沟道区位于所述金属区和所述漏区之间，所述沟道区的上侧和/或下侧设置有栅极介质；
源极，设置在所述源区上；
漏极，设置在所述漏区上；
栅极，设置在所述栅极介质上。
2.根据权利要求1所述的冷源肖特基晶体管，其特征在于，所述沟道区为本征区或轻掺杂区。
3.根据权利要求1所述的冷源肖特基晶体管，其特征在于，所述第一源区为P型重掺杂区，所述漏区为N型重掺杂区。
4.根据权利要求1所述的冷源肖特基晶体管，其特征在于，所述第一源区为N型重掺杂区，所述漏区为P型重掺杂区。
5.根据权利要求1所述的冷源肖特基晶体管，其特征在于，所述第一源区的掺杂浓度为1e19cm-3-1e22cm-3，且所述第一源区的长度为20nm，所述第一源区的厚度为10nm。
6.根据权利要求1所述的冷源肖特基晶体管，其特征在于，所述漏区的掺杂浓度为1e19cm-3-1e22cm-3，且所述漏区的长度为20nm，所述漏区的厚度为10nm。
7.根据权利要求2所述的冷源肖特基晶体管，其特征在于，所述沟道区的掺杂浓度为1e15cm-3，且所述沟道区的长度为20nm，所述沟道区的厚度为10nm。
8.根据权利要求1所述的冷源肖特基晶体管，其特征在于，所述金属区的功函数为5.0eV，且所述金属区的长度为10nm，所述金属区的厚度为10nm。
9.根据权利要求1所述的冷源肖特基晶体管，其特征在于，所述第一源区、所述漏区和所述沟道区的材质为硅。
10.根据权利要求1所述的冷源肖特基晶体管，其特征在于，所述栅极介质的材质为氧化铪，且所述栅极介质的厚度为1.5nm。
11.一种权利要求1-10任意一项所述的冷源肖特基晶体管的制备工艺，其特征在于，包括：
在衬底上形成阱区；
在阱区上形成沟道区、源端和漏端；
在源端上形成金属区；
在源端上形成第一源区和在漏端形成漏区；
在沟道区形成栅极介质；
在栅极介质上形成栅极、在金属区和第一源区上形成源极和在漏区上形成漏极。
12.根据权利要求11所述的冷源肖特基晶体管的制备工艺，其特征在于，所述在源端上形成金属区，包括：
在沟道区、源端和漏端上生成一层硬掩膜；
在硬掩膜上设置图案层；
刻蚀未设置图案层的硬掩膜，露出源端和部分沟道区；
在整个器件表面生成一层金属层；
刻蚀金属层，去除沟道区上的金属层和源端处部分金属层；
去除硬掩膜和硬掩膜表面的金属层。
13.根据权利要求12所述的冷源肖特基晶体管的制备工艺，其特征在于，所述在源端上形成第一源区和在漏端形成漏区，包括：
在阱区上裸露的源端和漏端外延生长碳化硅，形成第一源区材料层和漏区材料层；
对第一源区材料层和漏区材料层进行预非晶化注入掺杂，形成第一源区和漏区。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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