CN111900173A - 三维存储器设备的互连结构 - Google Patents

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Abstract

3D NAND存储器设备(200)包括：衬底(202)；在衬底(202)上的、包括阶梯结构(212)的交替堆叠层(216)；垂直延伸穿过交替堆叠层(216)的阻挡结构(124、235)。交替堆叠层(216)包括介电质交替堆叠(214)和导体/介电质交替堆叠(210)。介电质交替堆叠(214)包括：至少被阻挡结构(124、235)环绕的介电层对。导体/介电质交替堆叠(210)包括导体/介电层对。存储器设备(200)还包括沟道结构(218)和狭缝结构(228)、蚀刻停止层(226)以及第一接触，所述沟道结构与狭缝结构中的每一者垂直延伸穿过导体/介电质交替堆叠(210)，所述蚀刻停止层(226)位于沟道结构(218)的一端上。以下各项中的每一项与各第一接触中的一个相接触：位于阶梯结构(212)中的导体/介电质交替堆叠(210)中的导体层(206)、蚀刻停止层(226)、以及狭缝结构(228)。

Description

三维存储器设备的互连结构
本申请是申请号为201880005566.X、申请日为2018年3月1日、发明名称为“三维存储器设备的互连结构”的中国发明专利申请的分案申请。
相关申请的交叉引用
本申请要求享受于2017年3月8日提交的中国专利申请第201710134788.9号的优先权，以引用方式将上述申请的全部内容并入本文。
技术领域
本公开内容的实施例涉及三维(3D)存储器设备以及其制造方法。
背景技术
通过工艺技术、电路设计、编程算法及制造方法的改进，平面存储器单元能被微缩到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺及制造技术变得具有挑战性并且成本高昂。结果，平面存储器单元的存储器密度接近上限。
3D存储器架构可以解决平面存储器单元的密度限制。3D存储器架构包括存储器阵列及***设备，其中***设备用于控制往来存储器阵列的信号。
发明内容
下文公开了3D存储器互联线与其制作方法。
依据本公开的一些实施例，3D NAND存储器设备包括衬底、设置于衬底上并包括阶梯结构的交替堆叠层以及垂直延伸并贯穿交替堆叠层的阻挡结构。交替堆叠层包括介电质交替堆叠以及导体/介电质交替堆叠。介电质交替堆叠包括被至少阻挡结构环绕的多个介电层对。导体/介电质交替堆叠包括多个导体/介电层对。存储器设备另包括：沟道结构和狭缝结构，沟道结构与狭缝结构中的每一个垂直延伸并贯穿导体/介电质交替堆叠；蚀刻停止层，其设置于沟道结构的一端上；以及多个第一接触。设置于阶梯结构中的导体/介电质交替堆叠的导体层、蚀刻停止层以及狭缝结构中的每一个是与多个第一接触中的一个相接触的。
在一些实施例中，蚀刻停止层包括多晶硅、钛、氮化钛以及钨中的一个或多个。阻挡结构包括氧化硅与氮化硅。各介电层对可以包括氧化硅层以及氮化硅层，且各导体/介电层对包括金属层以及氧化硅层。
在一些实施例中，存储器设备另包括虚设沟道结构，垂直延伸并贯穿该导体/介电质交替堆叠。
在一些实施例中，存储器设备另包括互连导体层以及接触层。接触层包括多个第二接触。设置于阶梯结构中的导体/介电质交替堆叠的导体层、沟道结构以及狭缝结构中的每一者通过对应的第一接触以及第二接触中的相应一个第二接触电连接至互连导体层。
在一些实施例中，存储器设备另包括第三接触(例如贯穿阵列接触(TAC))，第三接触垂直延伸并贯穿被至少阻挡结构环绕的介电质交替堆叠。
根据本公开的一些实施例，形成3D NAND存储器设备的方法公开如下。在衬底上形成介电质交替堆叠。介电质交替堆叠包括多个介电层对，各介电层对包括第一介电层与不同于第一介电层的第二介电层。在介电质交替堆叠中形成第一阶梯结构。形成沟道结构以及阻挡结构，沟道结构与阻挡结构中的每一个垂直延伸并贯穿介电质交替堆叠。阻挡结构将介电质交替堆叠分隔成第一部分与第二部分，第一部分被至少阻挡结构环绕，且第二部分包括第一阶梯结构。在沟道结构的上端形成蚀刻停止层。形成狭缝。通过狭缝将设置于介电质交替堆叠的第二部分中的第一介电层替代为导体层，以形成包括多个导体/介电层对的导体/介电质交替堆叠。通过在狭缝中填入导体以形成狭缝结构。形成多个第一接触。设置于第一阶梯结构中的导体/介电质交替堆叠的第一导体层、蚀刻停止层以及狭缝结构中的每一个是与第一接触中的一个相接触的。
在一些实施例中，形成多个第二接触。第二接触中的一个第二接触垂直延伸并贯穿介电质交替堆叠中被至少阻挡结构环绕的第一部分，且第二接触中的另一个第二接触与第一阶梯结构中的导体/介电质交替堆叠的第二导体层相接触。
在一些实施例中，形成包括多个第三接触的接触层。在接触层上形成互连导体层。设置于第一阶梯结构中的导体/介电质交替堆叠的第一导体层、沟道结构以及狭缝结构中的每一个可通过对应的第一接触以及第三接触中的相应一个第三接触电连接至互连导体层。
在一些实施例中，各第二接触通过第三接触中的相应一个第三接触电连接至互连导体层。
在一些实施例中，在形成狭缝之前，在衬底中形成掺杂区。狭缝结构可以与掺杂区相接触。
在一些实施例中，在与阻挡结构相邻的介电质交替堆叠中形成第二阶梯结构。
在一些实施例中，蚀刻停止层包括多晶硅、钛、氮化钛与钨中的一或多者。阻挡结构可以包括氧化硅与氮化硅。各介电层对可以包括氧化硅层与氮化硅层。各导体/介电层对可以包括金属层与氧化硅层。
附图说明
所附图式并入本文并构成说明书的一部分，其例示出了本公开内容的实施例，并且进一步与具体实施方式一起用于解释本公开内容的原理，以使相关领域的技术人员能够制作及使用本公开所揭示的内容。
图1A至图1C图依据本案公开的一些实施例，示出3D存储器设备的不同区域的平面示意图。
图2依据本案公开的一些实施例示出了3D存储器设备的剖面图。
图3依据本案公开的一些实施例示出了形成3D存储器设备的示例性方法的流程图。
图4至图10依据本案公开的一些实施例示出了形成3D存储器设备的示例性制造过程。
图11依据本案公开的一些实施例示出了形成3D存储器设备的示例性方法的流程图。
图12依据本案公开的一些实施例示出了形成3D存储器设备的另一示例性方法的流程图。
本公开内容的实施例将参照附图进行说明。
具体实施方式
尽管本文讨论了具体的结构及配置，但应该理解，这仅仅是为了说明及示例的目的而完成的。相关领域的技术人员应可理解，在不脱离本公开的精神及范围的情况下，可以使用其他结构及配置。对于相关领域的技术人员显而易见的是，本公开还可以用于各种其他应用中。
值得注意的是，在说明书中对「一个实施例」、「实施例」、「示例性实施例」、「一些实施例」等的引用表示所描述的实施例可以包括特定的特征、结构或特性，但并非每个实施例都一定需要包括此特定的特征、结构或特性，而且这些用语不一定指相同的实施例。此外，当特定特征、结构或特性结合实施例描述时，无论是否于文中明确教导，结合其他实施例来实现这些特征、结构或特性皆属于相关领域的技术人员的知识范围所及。
一般而言，术语可以至少部分地根据上下文中的用法来理解。例如，如本文所使用的术语「一个或多个」可用于以单数意义描述任何特征、结构或特性，或可用于描述特征、结构或特征的复数组合，至少可部分取决于上下文。类似地，术语诸如「一」、「一(an)」或「该」也可以被理解为表达单数用法或传达复数用法，至少可部分取决于上下文。
应该容易理解的是，本文中的「在...上面(on)」、「在...之上(above)」及「在...上方(over)」的含义应该以最宽泛的方式来解释，使得「在...上面」不仅意味着「直接在某物上」，而且还包括在某物上且两者之间具有中间特征或中间层，并且「在...之上」或「在...上方」不仅意味着在某物之上或在某物上方的含义，而且还可以包括两者之间没有中间特征或中间层(即，直接在某物上)的含义。
此外，为了便于描述，可以在说明书使用诸如「在...下面(beneath)」、「在...之下(below)」、「较低(lower)」、「在...之上(above)」、「较高(upper)」等空间相对术语来描述一个元件或特征与另一个或多个元件或特征的关系，如附图中所表示的。除了附图中描绘的方向之外，这些空间相对术语旨在涵盖使用或操作中的设备的不同方位或方向。该装置可以其他方式进行定向(例如以旋转90度或以其它方向来定向)，并且同样能相应地以说明书中所使用的空间相关描述来解释。
如本文所使用的，术语「衬底」是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语「层」是指材料部分，其包括具有厚度的区域。层的范围可以在整个下层或上层结构上延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以为均匀或不均匀连续结构的区域，其厚度可小于该连续结构的厚度。例如，层可以设置于该连续结构的上表面及下表面之间，或在该连续结构的上表面及下表面之间的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以为层，衬底可以包括其一层或多层，和/或可以在其上、其上面和/或下面具有一层或多层。层可以包含多层。例如，互连层可以包括一个或多个导体及接触层(其中形成有接触、互联线和/或通孔)以及一个或多个介电层。
如本文所使用的，术语「标称上(nominal)/标称地(nominally)」是指在产品或过程的设计时间期间设定的组件或过程操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的数值范围。数值范围可能由于制造工艺或公差而有轻微变化。如本文所使用的术语「约/大约」表示可能会随着与对象半导体设备相关联的特定技术点而改变的给定量数值。基于特定的技术点，术语「约/大约」可以指示出给定量的数值，例如在该数值的10-30％内变化(例如，该数值的±10％、±20％或±30％)。
如本文所使用的，术语「3D存储器设备」是指一种于横向定向的衬底上具有垂直定向的存储器单元晶体管串(例如称为「存储器串」，诸如NAND串)的半导体设备，使得存储器串相对于衬底在垂直方向上延伸。如本文所使用的，术语「垂直/垂直地」标称上是指垂直于衬底的横向表面。
本公开的各式实施例提供一种具有互连结构以作为存储器阵列(于本文也被称为「阵列设备」)的3D存储器设备，互连结构可在有限的步骤中(在单一步骤或两个步骤中)制造而使其接触于各种存储器阵列结构(例如NAND串、栅极线狭缝(gate line slit)以及字线(word line)等)，从而降低过程复杂度以及制造成本。在一些实施例中，本文所公开的互连结构包括设置于上互连导体层中的位线，上互连结构适用于3D存储器架构，3D存储器架构中，形成在不同的衬底上的阵列设备与***设备是以面对面方式通过混和接合(hybrid bonding)的方式彼此连结的。
本文所公开的互连结构可以包括用以在堆叠阵列设备与***设备之间提供垂直互连(例如用于电源总线与金属布线)的TAC，从而减少金属层级以及缩减晶粒尺寸。在一些实施例中，本文所公开在互连结构中的TAC贯穿形成于介电层的交替堆叠中，其与导体和介电层的交替堆叠相比可以更容易地被蚀刻而形成穿孔。
图1A至图1C依据本公开内容的一些实施例示出了3D存储器设备的不同区域的平面示意图。图1示出3D存储器设备的字线(WL)TAC区102，其中包含有NAND串区110、TAC区120以及顶选择栅极(TSG)阶梯区130。NAND串区110可以包括多个NAND串112所构成的阵列，各NAND串112包括多个堆叠的存储器单元。TSG阶梯区130在平面图上可设置于NAND串区110的两侧并邻近TAC区120。TSG阶梯区130可以包括形成在阶梯结构(例如具有两阶层)上的TSG接触132所构成的阵列，用以与NAND串区110中的NAND串112的顶选择栅极达到电连接。
在一些实施例中，TAC区120设置于3D存储器设备的字线方向(在图1A至图1C中标示为「WL」)上的两TSG阶梯区130。TAC区120可通过阻挡结构124定义出，且TAC区120中可形成有多个TAC 126，TAC区120由阻挡结构124横向环绕。在一些实施例中，TAC区120外侧可形成有虚设沟道结构122，以对存储器阵列结构提供机构上的支撑。可理解的是，虚设沟道结构122可形成于TAC区120外侧的任一区域中，例如NAND串区110邻近TSG阶梯区130的边缘。如图1A所示，WL TAC区102也可以包括多个狭缝结构114，各狭缝结构沿着字线方向延伸。至少一些狭缝结构114可作为用于NAND串区110中的NAND串112阵列的共享源极接触。狭缝结构114也可将3D存储器设备分隔成多个存储器块和/或多个指存储区。
图1B示出3D存储器设备的位线(BL)TAC区104，其中包含有NAND串区110以及TAC区120。NAND串区110可以包括NAND串112的阵列，且各NAND串112包括多个堆叠的存储器单元。在一些实施例中，TAC区120在3D存储器设备的位线方向(在图1A至图1C中标示为「BL」)上设置于两NAND串区110之间。TAC区120可通过阻挡结构124结合3D存储器设备的BL TAC区104的边缘定义出。TAC区120中可形成有多个TAC 126，TAC区120被阻挡结构124以及BL TAC区104的边缘横向环绕。如图1B所示，BL TAC区104还可以包括狭缝结构114，各狭缝结构114沿着字线方向延伸。至少一些狭缝结构114可作为用于NAND串区110中NAND串112的阵列的共享源极接触。狭缝结构114也可将3D存储器设备分隔成多个存储器块和/或多个指存储区。在一些实施例中，虚设沟道结构122可以部分形成于NAND串区110中，例如形成于在位线方向上邻近TAC区120的指存储区中。
图1C示出3D存储器设备的阶梯TAC区106，其中包含有NAND串区110、阶梯区140以及TAC区120。NAND串区110可以包括多个NAND串112的阵列，且各NAND串112包括多个堆叠的存储器单元。阶梯区140可以包括阶梯结构和形成于阶梯结构上的字线接触142的阵列。在一些实施例中，TAC区120设置于阶梯区140中。阶梯区120可通过阻挡结构独自或结合3D存储器设备的阶梯TAC区106的边缘定义出。TAC区120中可形成有多个TAC 126，TAC区120被至少阻挡结构124横向环绕。如图1C所示，阶梯TAC区106可另包括狭缝结构114，且各狭缝结构114沿着字线方向延伸。至少一些狭缝结构114可作为用于NAND串区110中NAND串112所构成的阵列的共享源极接触。狭缝结构114也可将存储器设备分隔成多个存储器块和/或多个指存储区。在一些实施例中，虚设沟道结构可形成于TAC区120外侧的阶梯区140中。
图2依据本案公开的一些实施例示出了3D存储器设备200的剖面示意图。3D存储器设备200可以包括衬底202，其中衬底202可以包括硅(例如单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、硅覆绝缘层(silicon on insulator,SOI)、锗覆绝缘层(germanium oninsulator,GOI)或其适合的组合。在一些实施例中，通过磨削、湿/干蚀刻、化学机械抛光(CMP)或其组合将衬底202薄化为薄化衬底(例如半导体层)。
3D存储器设备200可以包括设置于衬底202之上的阵列设备。值得注意的是，在图2中所增加的x轴与y轴用于进一步示出3D存储器设备200中的组件的空间关系。衬底202包括沿着x方向(横向方向)横向延伸的两个横向表面(例如上表面与下表面)。本文所使用的，当衬底(例如衬底202)设置于半导体设备(例如3D存储器设备200)在y方向上的最底层平面中时，无论半导体设备中的一个组件(例如层或设备)是在另一组件(例如层或设备)「上面」、「上方」或「下方」，皆是以在y方向(垂直方向)上与半导体设备的衬底相对的关系来决定。贯穿本公开以相同的概念来描述空间关系。
3D存储器设备200可以是非单片式(non-monolithic)的3D存储器设备的一部分，其中组件(例如***设备与阵列设备)可分别形成于不同的衬底上，然后以面对面的方式彼此接合。在一些实施例中，阵列设备衬底(例如衬底202)仍可作为被接合的非单片式3D存储器设备的衬底，且为了混和接合，***设备(例如任何适合的用于帮助3D存储器设备200操作的数字、模拟和/或数字模拟混合信号的***电路，3D存储器设备200例如页面缓冲器(page buffer)、解码器与锁存器(latch)；未示出)被翻转至面朝下，以面向3D存储器设备200。可理解的是，在一些实施例中，为了混和接合，3D存储器设备200被翻转至面朝下，以面向***设备，使得在接合的非单片式3D存储器设备中，阵列设备设置于***设备的上方。阵列设备衬底(例如衬底202)可以是薄化衬底(其并非接合的非单片式3D存储器设备的衬底)，且非单片式3D存储器设备的生产线后段(back-end-of-line,BEOL)互联线可形成于薄化阵列设备衬底202的背侧。
然而，无论3D存储器设备200设置于非单片式3D存储器设备中的***设备的上方或下方，3D存储器设备200都可以是非单片式3D存储器设备的一部分。为方便参考，不管衬底202是非单片式3D存储器设备的衬底还是非单片式3D存储器设备的BEOL互联线形成于其上的薄化衬底，图2示出3D存储器设备200的这样的状态：其中，衬底202(阵列设备衬底)在y方向上设置于阵列设备下方。
在一些实施例中，3D存储器设备200是NAND闪存设备，其中存储器单元以垂直延伸于衬底202上方的NAND串204的阵列的形式提供。阵列设备可以包括：多个NAND串204，其垂直贯穿多个导体层206与介电层208对。本文所指的多个导体/介电层对也可称为「导体/介电质交替堆叠」210。导体/介电质交替堆叠中导体/介电层对的数量(例如32、64或96个)可决定3D存储器设备200中存储器单元的数量。导体/介电质交替堆叠210中的导体层206与介电层208是在垂直方向上交替配置的。换句话说，除了在导体/介电质交替堆叠210的最上层或最下层的那些之外，每个导体层206可在其两侧紧邻两个介电层208，且每个介电层208可在其两侧紧邻两个导体层206。导体层206可具有相同的厚度或不同的厚度。同样地，介电层208可具有相同的厚度或不同的厚度。导体层206可以包括导体材料，其包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或上述的任何组合。介电层208可以包括介电材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或上述的任何组合。在一些实施例中，导体层206包括金属层，例如钨，介电层208包括氧化硅。
如图2所示，导体/介电质交替堆叠210在横向方向上的至少一侧可以包括阶梯结构212。阶梯结构212的各「阶层」213可以包括一或多个导体/介电层对，其中各导体/介电层对包括导体层206与介电层208。阶梯结构212的各阶层213中的顶层可以是导体层206，用以在垂直方向上互连。在一些实施例中，阶梯结构212的每两个相邻阶层213是以在垂直方向上标称相同的距离以及在横向方向上标称相同的距离彼此错开的。针对阶梯结构212的每两个相邻阶层213而言，较接近衬底202的第一阶层(以及其中的导体层与介电层)可较第二阶层(以及其中的导体层与介电层)横向延伸更多，从而于第一阶层上形成「平台区域」，以在垂直方向上达到互连。
如图2所示，各NAND串204可以包括延伸贯穿导体/介电质交替堆叠210的沟道结构218。沟道结构218可以包括填有半导体材料(例如半导体沟道220)以及介电材料(例如为存储器薄膜222)的沟道孔。在一些实施例中，半导体沟道220包括硅，例如非晶硅(amorphoussilicon)、多晶硅或单晶硅。在一些实施例中，存储器薄膜222为复合层，其包括隧穿层、储存层(也可理解为「电荷捕捉/储存层」)以及阻挡层。各NAND串204可具有圆柱形状(例如柱状)。依据一些实施例，半导体沟道220、隧穿层、储存层与阻挡层是沿着从圆柱中心朝向圆柱外表面的方向排列的。隧穿层可以包括氧化硅、氮化硅或上述的任何组合。储存层可以包括氮化硅、氮氧化硅、硅或上述的任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)介电质或上述的任何组合。
在一些实施例中，NAND串204包括针对NAND串204的多个控制栅极(各控制栅极为字线的一部分)。在导体/介电质交替堆叠210中的导体层206可作为用于NAND串204的存储器单元的控制栅极。导体层206可以包括针对多个NAND串204的多个控制栅极，且导体层206可横向延伸作为阶梯结构212中的字线端点。
在一些实施例中，NAND串204在垂直方向上相应的一端处包括磊晶插塞224以及蚀刻停止插塞226。磊晶插塞224与蚀刻停止插塞226中的每一个可与沟道结构218相应的一端相接触。磊晶插塞224可以包括：从衬底202磊晶成长而成的半导体材料，例如硅。磊晶插塞224可以作为由NAND串204的源选择栅极控制的沟道。蚀刻停止插塞226可设置于NAND串204的上端并与沟道结构218相接触(例如在沟道结构218的上端)。当衬底202设置于3D存储器设备200的最低平面时，本文所使用的组件(例如NAND串204)的「上端」是指在y方向上较远离衬底202的端点，而组件(例如NAND串204)的「下端」是指在y方向上较接近衬底202的端点。
蚀刻停止插塞226可以包括半导体材料(例如多晶硅)或导体材料(例如金属)。在一些实施例中，蚀刻停止插塞226包括填有钛(Ti)/氮化钛(TiN)(以钛/氮化钛作为阻挡层)以及钨(作为导体)的开口。通过在制作3D存储器设备200的过程中将蚀刻停止插塞226覆盖沟道结构218的上端，蚀刻停止插塞226可作为蚀刻停止层，以避免对填入沟道结构218中的介电质进行蚀刻，其中介电质例如氧化硅与氮化硅。在一些实施例中，蚀刻停止插塞226作为NAND串204的漏极。
在一些实施例中，阵列设备另包括多个狭缝结构228。各狭缝结构228可垂直延伸贯穿导体/介电质交替堆叠210。狭缝结构228也可横向延伸，以将导体/介电质交替堆叠210分隔成多个块。狭缝结构228可以包括填有导体材料的狭缝，导体材料包括但不限于钨、钴、铜、铝、硅化物或上述的任何组合。狭缝结构228可另包括设置于所填入的导体材料与导体/介电质交替堆叠210之间并具有任何适合的介电材料的介电层，以将所填入的导体材料与导体/介电质交替堆叠210中环绕的导体层206电绝缘。因此，狭缝结构228可将3D存储器设备200分隔成多个存储器块和/或指存储区(例如如图1A至图1C所示的平面图)。
在一些实施例中，狭缝结构228作为针对共享相同的阵列共同源极的相同存储器块或相同指存储区中的NAND串204的源极接触。因此，狭缝结构228可称为多个NAND串204的「共同源极接触」。在一些实施例中，衬底202包括掺杂区230(包括具有预期掺杂浓度的p型或n型掺杂物)，且狭缝结构228的下端与衬底202的掺杂区230相接触。狭缝结构228因此可通过掺杂区230电连接至NAND串204。
如图2所示，导体/介电质交替堆叠210可以是交替堆叠层216的一部分，且交替堆叠层216还可以包括设置于衬底202上的介电质交替堆叠214。介电质交替堆叠214可以包括多个介电层对，例如第一介电层232与不同于第一介电层232的第二介电层234的交替堆叠。在一些实施例中，第一介电层232与第二介电层234中的每一个包括氮化硅与氧化硅。介电质交替堆叠214中的第一介电层232可与导体/介电质交替堆叠210中的介电层208相同。在一些实施例中，介电质交替堆叠214中的介电层对的数量与导体/介电质交替堆叠中的导体/介电层对的数量相同。
在一些实施例中，3D存储器设备200包括：阻挡结构235，其垂直延伸并贯穿交替堆叠层216。阻挡结构235可将交替堆叠层216横向分隔成导体/介电质交替堆叠210与介电质交替堆叠214。也就是说，阻挡结构235可以是导体/介电质交替堆叠210与介电质交替堆叠214之间的边界。介电质交替堆叠214可被至少阻挡结构235横向环绕。在一些实施例中，阻挡结构235在平面图上为封闭形状(例如矩形、正方形、圆形等)，以完全环绕介电质交替堆叠214。举例来说，如图1A所示，阻挡结构124在平面图上为矩形，以完全环绕TAC区120中的介电质交替堆叠。在一些实施例中，阻挡结构214在平面图上并非封闭形状，而是可与交替堆叠层216的一个或多个边缘结合以环绕介电质交替堆叠214。举例来说，如图1B与图1C，阻挡结构124与3D存储器设备的边缘结合以环绕TAC区120中的介电质交替堆叠。
如图2所示，3D存储器设备200另包括TAC 236，其中各TAC垂直延伸并贯穿介电质交替堆叠214。TAC 236可以仅形成于被至少阻挡结构235横向环绕的区域中，此区域包括多个介电层对。也就是说，TAC 236可垂直延伸并贯穿介电层(例如第一介电层232与第二介电层234)，但并未贯穿任何导电层(例如导电层206)。各TAC 236可延伸贯穿介电质交替堆叠214的整个厚度(例如贯穿在垂直方向上的所有介电层对)。在一些实施例中，TAC 236另延伸通过至少部分的衬底202。
TAC 236可利用缩短的互连布线携带从3D存储器设备200(例如部分电源总线)进出的电子信号。在一些实施例中，TAC 236可在3D存储器设备200与***设备(例如设置于CMOS芯片上；未示出)之间和/或在BEOL互联线(未示出)与***设备之间提供电连接。TAC236还可向交替堆叠层216提供机构上的支撑。各TAC 236可以包括贯穿介电质交替堆叠214的垂直开口，其中填有导体材料，导体材料包括但不限于钨、钴、铜、铝、硅化物或上述的任何组合。在一些实施例中，当TAC 236形成于介电质交替堆叠214中(被介电层所环绕)时，TAC 236与介电质交替堆叠214之间并不需要额外的介电层用于绝缘的目的。
在一些实施例中，3D存储器设备200包括与本文所公开的各种存储器阵列结构(例如NAND串204、狭缝结构228以及阶梯结构212中的字线206)相接触的多个局部接触。本文的接触在与存储器阵列结构直接接触时可称为「局部接触」。如图2所示，局部接触可以包括NAND串接触238、狭缝结构接触240以及字线接触242。在本公开中，TAC 236还可被认为是局部接触。本文所使用的术语「接触」可广泛地包括任何形式的互连，其中互连形式包括垂直互连通道(例如通孔)以及横向线路(例如互联线)。
在一些实施例中，各局部接触的一端(例如上端)彼此齐平，例如与其中形成有局部接触的介电层的上表面齐平。各局部接触的另一端(例如下端)可与相应的存储器阵列结构相接触。举例来说，NAND串接触238的下端可与NAND串204的蚀刻停止插塞226相接触，且狭缝结构接触240的下端可与狭缝结构228的上端相接触。每个字线接触242的下端可与设置于阶梯结构212的相应阶层中的上导体层206(字线)相接触。各局部接触可以包括填有导体材料的开口(例如通孔或沟槽)，导体材料包括但不限于钨、钴、铜、铝、硅化物或上述的任何组合。可以在下文详细描述的单接触形成过程中同时形成一些或所有的局部接触。
如图2所示，3D存储器设备200除了局部接触之外另包括接触层244以及作为其互连结构的一部分的互连导体层246。接触层244可以包括介电层以及设置于介电层中的多个接触248(例如通孔)。互连导体层246可形成于接触层244上，并可以包括介电层和设置于介电层中的多个接触250(例如互联线)。本文中的局部接触、接触层244中的接触248以及互连导体层246中的接触250可共同称为3D存储器设备200的互连结构。
在一些实施例中，接触层244中的每个接触248的一端(例如上端)彼此齐平，例如在其中形成接触248的介电层的上表面上；接触层244的每个接触248的另一端(例如下端)彼此齐平，例如与形成有接触248的介电层的下表面齐平。每个接触248的下端可与相应的局部接触的上端相接触。每个接触248可以包括填有导体材料的开口(例如通孔)，导体材料包括但不限于钨、钴、铜、铝、硅化物或上述的任何组合。可以在下文详细描述的单接触形成过程中同时形成所有的接触248。
在一些实施例中，互连导体层246中的每个接触250的一端(例如上端)彼此齐平，例如在其中形成接触250的介电层的上表面上；互连导体层246中的每个接触250的另一端(例如下端)彼此齐平，例如在互连导体层246中的介电层的下表面上。每个接触250的下端可以与相应的接触248的上端相接触。每个接触250包括填有导体材料的开口(例如沟槽)，导体材料包括但不限于钨、钴、铜、铝、硅化物或上述的任何组合。可以在下文详细描述的单接触形成过程中同时形成所有的接触250。
在一些实施例中，互连导体层246中的接触250包括位线252，其中位线252分别通过对应的接触248与NAND串接触238电连接至NAND串204，以单独定位对应的NAND串204。接触250可另包括电连接至狭缝结构228(源极接触)的源极线、电连接至TAC 236的互联线以及电连接至阶梯结构212中的字线206的互联线。可理解的是3D存储器设备200中的互连层的数量并不限于图2所示的示例。可形成具有接触的额外互连层，以提供3D存储器设备200所需的互连结构。
图3依据本案公开的一些实施例示出了形成3D存储器设备的示例性方法300的流程图。图4至图10依据本案公开的一些实施例示出了形成3D存储器设备的示例性制造过程。示出于图3至图10中的3D存储器设备的示例是示出于图2中的3D存储器设备200。应该理解的是，方法300所示的操作并非全部，且所示出的操作之前、之后或之间还可执行其他操作。
参考图3，方法300从步骤302开始，其中介电质交替堆叠形成于衬底上，衬底可以是硅衬底。如图4所示，介电质交替堆叠214形成于衬底202上。可以在衬底202上形成多个第一介电层232与第二介电层234对，以形成介电质交替堆叠214。在一些实施例中，每个介电层对包括氮化硅层与氧化硅层。介电质交替堆叠214可通过一个或多个薄膜沉积过程所形成，该一个或多个薄膜沉积过程包括但不限于CVD、PVD、ALD或上述的任何组合。
方法300进行到步骤304，如图3所示，其中阶梯结构形成于介电质交替堆叠中。在一些实施例中，可以在介电质交替堆叠214的至少一侧上(在横向方向上)执行修剪-蚀刻过程，以形成具有多个阶层的阶梯结构。每个阶层可以包括具有交替的第一介电层232与第二介电层234的一或多个介电层对。
方法300进行到步骤306，如图3所示，其中形成沟道结构与阻挡结构。沟道结构与阻挡结构的每一个可垂直延伸并贯穿介电质交替堆叠。如在图4中所示，穿过介电质交替堆叠214形成沟道结构218。在一些实施例中，磊晶插塞224通过从衬底202磊晶成长单晶硅而形成。沟道结构218可形成于磊晶插塞224上。
在一些实施例中，用于形成沟道结构218的制造过程另包括通过例如湿蚀刻和/或干蚀刻形成沟道孔，其中沟道孔垂直延伸并贯穿介电质交替堆叠214。在一些实施例中，用于形成沟道结构218的过程另包括：形成半导体沟道220以及存储器薄膜222，存储器薄膜222位于半导体沟道220与在介电质交替堆叠214中的介电层对之间。半导体沟道220可以包括半导体材料，例如多晶硅。存储器薄膜222可以是复合介电层，例如隧穿层、储存层与阻挡层的组合。
隧穿层可以包括介电材料，其可以包括但不限于氧化硅、氮化硅、氮氧化硅或上述的任何组合。来自半导体沟道的电子或空穴可通过隧穿层隧穿至储存层中。储存层可以包括为了达到记忆功能而能储存电荷的材料。储存层的材料可以包括但不限于氮化硅、氮氧化硅、氧化硅与氮化硅的组合或上述的任何组合。阻挡层可以包括介电材料，其包括但不限于氧化硅或氧化硅/氮化硅/氧化硅(ONO)的组合。阻挡层可另包括high-k介电层(如氧化铝(Al2O3)层)。半导体沟道220与存储器薄膜222可通过一或多个薄膜沉积过程来形成，该一个或多个薄膜沉积过程例如为ALD、CVD、PVD、任何其他适合的过程或其任何组合。
在一些实施例中，用于形成阻挡结构235的制造过程与用于形成沟道结构218的制造过程相似且同时进行，从而可降低过程复杂度与制作成本。在形成贯穿介电质交替堆叠214的沟道结构218的开口与阻挡结构235的开口之后，可进行一或多个薄膜沉积过程，以同时填入沟道结构218的开口与阻挡结构235的开口中。因此，阻挡结构235可以包括填充沟道结构218的材料中的一种或多种，例如多晶硅、氧化硅、氮化硅以及high-k介电质。在一些实施例中，阻挡结构235填入氧化硅与氮化硅。可理解的是，在一些实施例中，沟道结构218与阻挡结构235于不同的步骤中形成，使阻挡结构235可填有与填入沟道结构218的材料不同的材料。通过形成阻挡结构235，介电质交替堆叠214可被分隔为两个区域：被至少阻挡结构235横向环绕(在一些实施例中可与介电质交替堆叠214的边缘结合)的内部区域402以及其中形成沟道结构218的外部区域404。
在一些实施例中，同时形成虚设沟道结构(未示出于图4至图10中；例如图1A至图1B中所示的虚设沟道结构122)与沟道结构218。虚设沟道结构可垂直延伸并贯穿交替堆叠层，且可填入与填至沟道结构218中的材料相同的材料。不同于沟道结构218，在虚设沟道结构上未形成用于提供与3D存储器设备的其他组件的电连接的接触。因此，虚设沟道结构并不能用于形成3D存储器设备中的存储器单元。
方法300进行到步骤308，如图3所示，其中蚀刻停止层形成于沟道结构上。如图5所示，在每个沟道结构218上形成凹陷502。凹陷502可通过对沟道结构218的介电层(例如氧化硅层)和上部进行湿蚀刻和/或干蚀刻而形成。如图6所示，通过使用一或多个薄膜沉积过程填充凹陷502，来在沟道结构218上形成蚀刻停止层226(在本文中称为针对每个沟道结构218的「蚀刻停止插塞」)，其中该一个或多个薄膜沉积过程例如为ALD、CVD、PVD、任何其他适合的过程或上述的任何组合。在一些实施例中，可沉积多晶硅，以填入凹陷502中，随后进行CMP过程，以移除多余的多晶硅，并使顶介电层的上表面平坦。在一些实施例中，可沉积复合金属层，例如Ti/TiN/W，以填入凹陷502中，随后进行CMP过程，以移除多余的金属层，并使顶介电层的上表面平坦。
方法300进行到步骤310，如图3所示，其中形成狭缝，且通过此狭缝将介电质交替堆叠的一部分中的第一介电层替代为导体层。举例来说，可先通过对介电质(例如氧化硅与氮化硅)的湿蚀刻和/或干蚀刻形成狭缝结构228中的狭缝(如图7所示)，其贯穿外部区域404(如图6所示)中的介电质交替堆叠214。在一些实施例中，然后可以通过例如离子植入和/或热扩散穿过狭缝于各狭缝下的衬底202中形成掺杂区230。可理解的是，掺杂区230可形成于较早的制造阶段，例如依据一些实施例，可早于形成狭缝的步骤。
在一些实施例中，所形成的狭缝用于栅极替换过程(也可称为「字线替换」过程)，栅极替换过程将介电质交替堆叠214的外部区域404中的第二介电层234(如图6所示；例如氮化硅)替代为导体层206(如图7所示；例如钨)。如图7所示，由于阻挡结构235已形成，因此栅极替换只发生在介电质交替堆叠214的外部区域404中，而非内部区域402中。并且，因为阻挡结构235填有无法被栅极替换过程的蚀刻步骤所蚀刻的材料，故阻挡结构235可避免第二介电层234的蚀刻进入介电质交替堆叠214的内部区域402中。因此，于栅极替换过程之后，图1至图6中所示的介电质交替堆叠214变成交替堆叠层216，交替堆叠层216包含设置于外部区域404中的导体/介电质交替堆叠210以及设置于内部区域402中的介电质交替堆叠214。将第二介电层234替代为导体层206的替换可以通过以下操作来执行：相对于第一介电层232(例如氧化硅)选择性地对第二介电层234(例如氮化硅)进行湿蚀刻，而非，然后用导体层206(例如钨)填充此结构。导体层206可通过PVD、CVD、ALD、任何其他适合的过程或上述的任何组合。导体层206可以包括导体材料，其包括但不限于钨、钴、铜、铝、多晶硅、硅化物或上述的任何组合。在栅极替换之后，可形成NAND串204，其中各NAND串204可以包括沟道结构218、磊晶插塞224、蚀刻停止插塞226以及多个控制栅极与多个选择栅极(例如环绕导体层206)。
方法300进行到步骤312，如图3所示，其中形成狭缝结构。如图7所示，狭缝结构228可通过将导体材料填入(例如沉积)狭缝来形成，填入导体材料的方法可利用PVD、CVD、ALD、任何其他适合的过程或上述的任何组合。狭缝结构228可以包括导体材料，其包括但不限于钨、钴、铜、铝、多晶硅、硅化物或上述的任何组合。在一些实施例中，为了绝缘的目的，可于狭缝结构228的导体材料与导体/介电质交替堆叠210中环绕狭缝结构228的导体层206之间先形成介电层(例如氧化硅层)。狭缝结构228的下端可与掺杂区230相接触。在一些实施例中，狭缝结构228可作为源极接触，其通过衬底202的掺杂区230电连接至NAND串204。如图7所示，依据一些实施例，各狭缝结构228的上端与各蚀刻停止插塞226的上端齐平(例如与其中形成有蚀刻停止插塞226和狭缝结构228的介电层的上表面齐平)。
方法300进行到步骤314，如图3所示，其中形成多个第一接触(例如局部接触)。如图8所示，介电层802可通过一或多个薄膜沉积过程形成，该一个或多个薄膜沉积过程例如为ALD、CVD、PVD、任何其他适合的过程或上述的任何组合。介电层802可以包括介电材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或上述的任何组合。可以通过以下操作来贯穿介电层802形成局部接触(包括NAND串接触238、栅狭缝接触240与上字线接触242-1)：首先蚀刻垂直开口(例如通过湿蚀刻和/或干蚀刻)，然后利用ALD、CVD、PVD、任何其他适合的过程或上述的任何组合用导电材料填充开口。用于填充局部接触的导体材料包括但不限于钨、钴、铜、铝、多晶硅、硅化物或上述的任何组合。在一些实施例中，也可用其他导体材料填入开口中，以作为阻挡层、黏着层、和/或晶种层。蚀刻介电层以形成局部接触的开口的方法可通过蚀刻停止在不同的材料来控制。举例来说，针对NAND串接触238而言，填有半导体和/或金属材料的蚀刻停止层226可避免进一步对沟道结构218蚀刻。关于狭缝结构接触240与上字线接触242-1，对介电层的蚀刻可以在达到狭缝结构228的上端与字线206的上端时停止。
如图8所示，NAND串接触238、狭缝结构接触240以及一或多个上字线接触242-1靠近介电层802的上表面(也就是相较于其他字线接触242而言具有较小的长度)。NAND串接触238的下端可与蚀刻停止插塞226的上端相接触，且狭缝结构接触240的下端可与狭缝结构228的上端相接触。图8还示出在栅极替换之后在各阶层中具有导体层206的阶梯结构212。各上字线接触242-1的下端可与设置于阶梯结构212的一个阶层中对应的导体层206(字线)相接触。
局部接触(包括NAND串接触238、狭缝结构接触240以及上字线接触242-1)可于相同的接触形成过程中同时形成。可理解的是，接触形成过程可以包括多个过程，例如光刻、蚀刻、薄膜沉积以及CMP。在一些实施例中，在接触形成过程中的每一个过程可需针对所有的NAND串接触238、狭缝结构接触240与上字线接触242-1进行一次。举例来说，可进行单一光刻过程，以图案化用于所有的NAND串接触238、狭缝结构接触240与上字线接触242-1的掩模；然后，可进行单一蚀刻过程，以蚀刻所有NAND串接触238、狭缝结构接触240与上字线接触242-1的开口；接着，可进行单一沉积过程，以将相同的导体材料填入所有NAND串接触238、狭缝结构接触240与上字线接触242-1的开口。
如图9所示，在一些实施例中，在形成局部接触的第一组合(包括如图8所示的NAND串接触238、狭缝结构接触240以及上字线接触242-1)之后，可形成局部接触的第二组合，其包括TAC 236与接近衬底202的下字线接触242-2(也就是，相较于上字线接触242-1，下字线接触242-1具有较长的长度)。可以通过以下操作来贯穿介电层802形成TAC 236和下字线接触242-2：首先蚀刻出垂直开口(例如通过湿蚀刻和/或干蚀刻)，然后利用ALD、CVD、PVD、任何其他适合的过程或上述的任何组合将导电材料填入开口中。用于填入局部接触的导体材料包括但不限于钨、钴、铜、铝、多晶硅、硅化物或上述的任何组合。在一些实施例中，也可用其他导体材料填入开口中，以作为阻挡层、黏着层、和/或晶种层。
TAC 236可通过蚀穿介电质交替堆叠214的整个厚度形成。由于介电质交替堆叠214包括介电质层的交替堆叠，其中介电质例如为氧化硅与氮化硅，因此TAC 236的开口可通过对介电材料的深蚀刻来形成(例如通过深反应性离子蚀刻(DRIE)过程或其他适合的非等向性蚀刻过程)。在一些实施例中，虽然TAC 236形成于栅极替换之后，但通过在保留介电质交替堆叠214的不被栅极替换过程影响的区域(不转换为导体/介电质堆叠210的区域)的情况下，形成贯穿介电层的TAC 236(不贯穿任何导体层)可简化过程并降低成本。再者，由于在栅极替换之后可相对更容易形成TAC 236，因此TAC 236可与一些或所有其他局部接触在相同的接触形成过程中形成，以进一步降低过程复杂度与制作成本。
在一些实施例中，TAC 236的下端可与衬底202相接触。如图9所示，TAC 236可延伸并进一步通过至少一部分的衬底202。各下字线接触242-2的下端可与阶梯结构212的一阶层中的对应的导体层206(字线)相接触。所有局部接触(包括形成在图8与图9中的局部接触的第一与第二集合二者)的上端可彼此齐平，并设置于介电层802的上表面。局部接触的第二集合(包括TAC 236与下字线接触242-2)可在局部接触的第一集合形成之后于相同的接触形成过程中同时形成。也就是说，所有的局部接触(包括局部接触的第一与第二集合二者)可于图8与图9所示的两个接触形成过程中形成。
可理解的是，在一些实施例中，所有的局部接触(包括局部接触的第一与第二集合二者)可于单一接触形成过程中同时形成。也就是说，如图8与图9所示的两个接触形成过程可结合为单一接触形成过程。在一些实施例中，在接触形成过程中的每一个过程需对所有的NAND串接触238、狭缝结构接触240、TAC 236、上字线接触242-1与下字线接触242-2进行一次。举例来说，可进行单一光刻过程，以图案化用于所有的NAND串接触238、狭缝结构接触240、TAC 236以及上字线接触242-1与下字线接触242-2的屏蔽；然后，可进行单一蚀刻过程，以蚀刻所有NAND串接触238、狭缝结构接触240、TAC 236以及上字线接触242-1与下字线接触242-2的开口；接着，可进行单一沉积过程，以将相同的导体材料填入所有NAND串接触238、狭缝结构接触240、TAC 236以及上字线接触242-1与下字线接触242-2的开口。
方法300进行到步骤316，如图3所示，其中形成多个第二接触于接触层中。如图10所示，接触层244(包括介电层1002与接触248)形成于介电层802之上。每个接触248的上端可彼此齐平，并设置于介电层1002的下表面。介电层1002可通过一或多个薄膜过程形成，其中一或多个薄膜过程例如为ALD、CVD、PVD、任何其他适合的过程或上述的任何组合。介电层1002可以包括介电材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或上述的任何组合。可以通过以下操作来贯穿介电层1002形成接触248：首先蚀刻出垂直开口(例如通过湿蚀刻和/或干蚀刻)，然后利用ALD、CVD、PVD、任何其他适合的过程或上述的任何组合将导电材料填入开口中。用于填入接触248的导体材料包括但不限于钨、钴、铜、铝、多晶硅、硅化物或上述的任何组合。在一些实施例中，也可用其他导体材料填入开口中，以作为阻挡层、黏着层、和/或晶种层。
如图10所示，每个接触248的下端可与对应的局部接触的上端相接触，例如与NAND串接触238、狭缝结构接触240、TAC 236或字线接触242相接触。在一些实施例中，所有在接触层244中的接触248可在相同的接触形成过程中同时形成。在一些实施例中，每个接触248为一通孔，且接触层244可称为3D存储器设备200的互连结构的第「V0」阶层。
方法300进行到步骤318，如图3所示，其中形成多个第三接触于互连导体层中。如图10所示，互连导体层246(包括介电层1004与接触250)形成于接触层244之上。每个接触250的上端可彼此齐平，并设置于介电层1004的上表面。介电层1004可通过一或多个薄膜沉积过程所形成，该一个或多个薄膜沉积过程例如为ALD、CVD、PVD、任何其他适合的过程或上述的任何组合。介电层1004可以包括介电材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或上述的任何组合。可以通过以下操作贯穿介电层1004形成接触250：首先蚀刻垂直开口(例如通过湿蚀刻和/或干蚀刻)，然后利用ALD、CVD、PVD、任何其他适合的过程或上述的任何组合将导电材料填入开口中。用于填入接触250的导体材料包括但不限于钨、钴、铜、铝、多晶硅、硅化物或上述的任何组合。在一些实施例中，也可用其他导体材料填入开口中，以作为阻挡层、黏着层、和/或晶种层。
如图10所示，每个接触250的下端可与接触层244中对应的接触248的上端相接触，使得每个接触250可电连接至对应的存储器阵列结构，例如NAND串204、狭缝结构228、衬底202以及字线206。在一些实施例中，所有在互连导体层246中的接触250可在相同的接触形成过程中同时形成。在一些实施例中，每个接触250为互联线，且互连导体层246可称为3D存储器设备200的互连结构的第「M0」阶层。可理解的是，在一些实施例中，接触248与接触250是在单一接触形成过程中形成的，单一接触形成过程可例如是用于形成铜接触的双镶嵌(dual damascene)过程。然而，如图8与图9所示，包含有局部接触与接触248以及接触250的互连结构可在有限数量的过程步骤中形成，以降低过程复杂度与制作成本。
图11依据本案公开的一些实施例示出了形成3D存储器设备的方法示例流程图。图11中所描述的3D存储器设备的示例为图2所示出的3D存储器设备200。可理解的是，方法1100所示的步骤并非全部，且所示出的步骤之前、之后或之间还可进行其他步骤。
参考图11，方法1100从步骤1102开始，其中形成导体/介电质交替堆叠。导体/介电质交替堆叠可以包括阶梯结构。方法1100进行到步骤1104，其中形成NAND串与狭缝结构。NAND串与狭缝结构中的每一个可垂直延伸并贯穿导体/介电质交替堆叠。方法1100进行到步骤1106，其中形成多个第一接触(例如局部接触)，且各第一接触的相应第一端彼此齐平。阶梯结构中的导体/介电质交替堆叠的第一导体层、NAND串以及狭缝结构中的每一个与第一接触的相应第二端相接触。方法1100进行到步骤1108，其中形成包含有多个第二接触的接触层。各第二接触的第一端可彼此齐平，且各第二接触的相应第二端可彼此齐平。各第二接触可与第一接触中的相应一个相接触。方法1100进行到步骤1110，其中形成包含有多个互联线(例如位线)的互连导体层。各第二接触可与互联线中的相应一个相接触。
图12依据本案公开的一些实施例示出了形成3D存储器设备的另一方法示例流程图。图12中所描述的3D存储器设备的示例为图2所示出的3D存储器设备200。可理解的是，方法1200所示的步骤并非全部，且所示出的步骤之前、之后或之间还可进行其他步骤。
参考图12，方法1200从步骤1202开始，其中形成交替堆叠层于衬底上。方法1200进行步骤1204，其中形成阻挡结构。阻挡结构可垂直延伸并贯穿交替堆叠层，使得交替堆叠层被横向分隔成包括多个介电层对的介电质交替堆叠以及包括多个导体/介电层对的导体/介电质交替堆叠。方法1200进行步骤1206，其中形成NAND串。NAND串可垂直延伸并贯穿导体/介电质交替堆叠。方法1200进行步骤1208，其中形成第一接触。第一接触可以包括两端，其中一端与NAND串相接触。方法1200进行步骤1210，其中形成一TAC。TAC可垂直延伸并贯穿介电质交替堆叠。并且，TAC可以包括一端与第一接触的一端齐平。
依据本公开的各种实施例提供一种具有作为存储器阵列的互连结构的3D存储器设备。互连结构可使各种存储器阵列结构(例如NAND串、栅极线狭缝、字线等)之间具有接触，这些接触是在有限数量的步骤中(例如在一个步骤或两个步骤中)所形成，从而可降低过程复杂度与制作成本。在一些实施例中，本文所公开的互连结构包括设置于上互连导体层中的位线，此互连结构适用于3D存储器架构，且此3D存储器架构中设置于不同衬底上的阵列设备与***设备通过面对面混和接合的方式彼此连结。
再者，本文所公开的互连结构可以包括TAC以用于在堆叠阵列设备与***设备之间提供垂直互连(例如用于电源总线与金属布线)，从而可降低金属阶层与缩小晶粒尺寸。在一些实施例中，本所所公开的设置于互连结构中的TAC形成至贯穿介电层的交替堆叠，相较于导体与介电层的交替堆叠而言，介电层的交替堆叠可更容易被蚀穿而形成穿孔。
在一些实施例中，NAND存储器设备包括衬底、设置于衬底上并包括阶梯结构的交替堆叠层，以及垂直贯穿交替堆叠层的阻挡结构。交替堆叠层包括介电质交替堆叠以及导体/介电质交替堆叠，介电质交替堆叠包括被至少阻挡结构横向环绕的多个介电层对，且导体/介电质交替堆叠包括多个导体/介电层对。存储器设备另包括沟道结构、狭缝结构、蚀刻停止层以及多个第一接触，沟道结构以及狭缝结构中的每一个垂直延伸并贯穿导体/介电质交替堆叠，且蚀刻停止层设置于沟道结构的一端上。阶梯结构上的一导电层、蚀刻停止层以及狭缝结构中的每一个与第一接触中的相应一个相接触。
在一些实施例中，3D存储器设备包括衬底、导体/介电质交替堆叠、NAND串、狭缝结构以及多个第一接触，其中导体/介电质交替堆叠设置于衬底上并包括阶梯结构，NAND串与狭缝结构中的每一个垂直延伸并贯穿导体/介电质交替堆叠，第一接触的相应第一端彼此齐平。阶梯结构中的导体/介电质交替堆叠的导体层、NAND串以及狭缝结构中的每一个与第一接触中相应的第二端相接触。
在一些实施例中，3D存储器设备包括衬底、交替堆叠层以及阻挡结构，其中交替堆叠层设置于衬底上，且阻挡结构垂直延伸并贯穿交替堆叠层。阻挡结构横向将交替堆叠层分隔成包括多个介电层对的介电质交替堆叠以及包括多个导体/介电层对的导体/介电质交替堆叠。存储器设备另包括垂直延伸并贯穿导体/介电质交替堆叠的NAND串、垂直延伸并贯穿介电质交替堆叠的TAC以及第一接触，其中第一接触包括与TAC第一端齐平的第一端以及与NAND串相接触的第二端。
在一些实施例中，公开了形成NAND存储器设备的方法。在衬底上形成介电质交替堆叠。介电质交替堆叠包括多个介电层对，各介电层对包括第一介电层与不同于第一介电层的第二介电层。在介电质交替堆叠中形成第一阶梯结构。形成沟道结构以及阻挡结构，其中沟道结构与阻挡结构中的每一者垂直延伸并贯穿介电质交替堆叠。阻挡结构将介电质交替堆叠分隔出第一部分与第二部分，第一部分被至少阻挡结构横向环绕，且第二部分包括第一阶梯结构。在沟道结构的上端形成蚀刻停止层。形成狭缝。通过狭缝将设置于介电质交替堆叠的第二部分中的第一介电层替代为多个导体层，以形成导体/介电质交替堆叠，且该导体/介电质交替堆叠包括多个导体/介电层对。通过于狭缝中沉积导体，以形成狭缝结构。形成多个第一接触。设置于阶梯结构中的导体/介电质交替堆叠的第一导体层、蚀刻停止层以及狭缝结构中的每一个与第一接触中的一个第一接触相接触。
在一些实施例中，公开了形成3D存储器设备的方法。形成包括阶梯结构的导体/介电质交替堆叠。形成NAND串与狭缝结构，其中NAND串与狭缝结构中的每一个垂直延伸并贯穿导体/介电质交替堆叠。形成多个第一接触，其中第一接触的相应第一端彼此齐平。阶梯结构中的导体/介电质交替堆叠的第一导体层、NAND串以及狭缝结构中的每一个与第一接触中相应的第二端相接触。
在一些实施例中，公开了形成NAND存储器设备的方法。于衬底上形成交替堆叠层。形成垂直延伸并贯穿交替堆叠层的阻挡结构，使交替堆叠层被横向分隔成包括多个介电层对的介电质交替堆叠以及包括多个导体/介电层对的导体/介电质交替堆叠。形成包括垂直延伸并贯穿导体/介电质交替堆叠的NAND串。形成包括第一端以及与NAND串相接触的第二端的第一接触。形成垂直延伸并贯穿介电质交替堆叠的TAC。TAC包括与第一接触的第一端齐平的第一端。
以上对具体实施例的描述将充分揭示本公开内容的一般性质，其他人可以通过应用相关领域技术范围内的知识，轻易地将特定实施例调整和/或修改于各种应用，而无需过度实验与背离本公开内容的一般概念。因此，基于这里给出的教导及指导，这样的修改及调整仍应属于本公开的实施例的均等意涵及范围内。应该理解的是，本文中的措辞或术语是为了描述的目的而非限制的目的，使得本说明书的术语或措辞将由相关领域技术人员根据教导及指导来解释。
以上本公开的实施例已借助于功能构建块来描述，该功能构建块示出了特定功能及其关系的实现。为了描述的方便，这些功能构建块的边界/范围在本文中被任意的定义，在适当地实现所指定的功能及关系时，可以定义出替代边界/范围。
发明内容及摘要部分可以阐述出发明人所设想的本公开的一个或多个的示例性实施例，但并非全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容及所附权利要求范围。
本公开的广度及范围不应受上述任何示例性实施例所限制，而应仅根据所附权利要求及其均等物来限定。

Claims (13)

1.一种三维(3D)NAND存储器设备，包括：
衬底；
位于所述衬底上的交替堆叠层，所述交替堆叠层包括阶梯结构；
阻挡结构，其垂直延伸穿过所述交替堆叠层，其中，所述交替堆叠层包括导体/介电质交替堆叠，其包括多个导体/介电层对；
沟道结构和狭缝结构，其均垂直延伸穿过所述导体/介电质交替堆叠；
蚀刻停止层，其位于所述沟道结构的一端上；以及
多个第一接触，其中，以下各项中的每一项是与所述多个第一接触中的一个相接触的：(i)位于所述阶梯结构中的所述导体/介电质交替堆叠中的导体层、(ii)所述蚀刻停止层以及(iii)所述狭缝结构。
2.根据权利要求1所述的存储器设备，其中，所述蚀刻停止层包括多晶硅、钛、氮化钛以及钨中的一者或多者。
3.根据权利要求1或2所述的存储器设备，其中，所述阻挡结构包括氧化硅和氮化硅。
4.根据权利要求1或2所述的存储器设备，还包括：虚设沟道结构，其垂直延伸穿过所述导体/介电质交替堆叠。
5.根据权利要求1或2所述的存储器设备，其中，所述多个导体/介电层对中的每个导体/介电层对包括金属层以及氧化硅层。
6.根据权利要求1或2所述的存储器设备，还包括互连导体层以及接触层，所述接触层包括多个第二接触，其中，以下各项中的每一项是通过对应的第一接触以及所述多个第二接触中的相应第二接触，电连接至所述互连导体层的：(i)位于所述阶梯结构中的所述导体/介电质交替堆叠中的所述导体层、(ii)所述沟道结构以及(iii)所述狭缝结构。
7.根据权利要求1或2所述的存储器设备，还包括：第三接触，其垂直延伸穿过至少被所述阻挡结构横向环绕的所述介电质交替堆叠。
8.一种三维(3D)存储器设备，包括：
衬底；
位于所述衬底上的交替堆叠层；
阻挡结构，其垂直延伸穿过所述交替堆叠层，其中，所述交替堆叠层包括导体/介电质交替堆叠，其包括多个导体/介电层对；
NAND串，其垂直延伸穿过所述导体/介电质交替堆叠；
贯穿阵列接触(TAC)，其垂直延伸穿过所述介电质交替堆叠；以及
第一接触，其包括与所述贯穿阵列接触的第一端齐平的第一端、以及与所述NAND串相接触的第二端。
9.根据权利要求8所述的存储器设备，还包括：
狭缝结构，其垂直延伸穿过所述导体/介电质交替堆叠并且将所述导体/介电质交替堆叠横向分隔成多个块；以及
第二接触，其包括与所述贯穿阵列接触的所述第一端和所述第一接触的所述第一端齐平的第一端、以及与所述狭缝结构相接触的第二端。
10.根据权利要求8或9所述的存储器设备，其中，所述导体/介电质交替堆叠包括阶梯结构。
11.根据权利要求10所述的存储器设备，还包括：第三接触，其包括与所述贯穿阵列接触的所述第一端和所述第一接触的所述第一端齐平的第一端；以及第二端，其与在所述阶梯结构中的所述导体/介电质交替堆叠中的导体层相接触。
12.根据权利要求8或9所述的存储器设备，还包括：位线，其通过所述第一接触电连接到所述NAND串。
13.根据权利要求8或9所述的存储器设备，其中，所述NAND串包括与所述第一接触相接触的插塞。
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