KR102244929B1 - 3 차원 메모리 디바이스의 상호접속 구조 - Google Patents

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Abstract

3D NAND 메모리 디바이스(200)는 기판(202)과, 기판(202) 상의 계단 구조(212)를 포함하는 교번하는 층 스택(216)과, 교번하는 층 스택(216)을 통해 수직으로 연장되는 장벽 구조(124, 235)를 포함한다. 교번하는 층 스택(216)은 교번하는 유전체 스택(214) 및 교번하는 도체/유전체 스택(210)을 포함한다. 교번하는 유전체 스택(214)은 적어도 장벽 구조(124, 235)에 의해 둘러싸인 유전체 층 페어를 포함한다. 교번하는 도체/유전체 스택(210)은 도체/유전체 층 페어를 포함한다. 메모리 디바이스(200)는 교번하는 도체/유전체 스택(210)을 통해 각각 수직으로 연장되는 채널 구조(218) 및 슬릿 구조(228)와, 채널 구조(218)의 단부 상의 에칭 정지 층(226)과, 제 1 컨택을 더 포함한다. 계단 구조(212) 내의 교번하는 도체/유전체 스택(210)의 도체 층(206), 에칭 정지 층(226) 및 슬릿 구조(228)의 각각은 제 1 컨택 중 하나와 접촉한다.

Description

3 차원 메모리 디바이스의 상호접속 구조
이 출원은 2017년 3월 8일에 출원된 중국 특허 출원 제201710134788.9호에 대한 우선권을 주장하며, 이는 그 전체가 본원에 참고로 포함된다.
본 개시의 실시예는 3 차원(3D) 메모리 디바이스 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘, 및 제조 공정을 개선함으로써 더 작은 크기로 조정될 수 있다. 그러나, 메모리 셀의 특징 크기가 하한에 접근할수록, 평면 공정 및 제조 기술은 도전에 직면하고 비용이 많이 든다. 결과적으로, 평면 메모리 셀에 대한 메모리 밀도는 상한에 접근한다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이와, 메모리 어레이로의 신호 및 그로부터의 신호를 제어하는 주변 디바이스를 포함된다.
3D 메모리 상호접속부 및 그 제조 방법의 실시예가 여기에 개시된다.
본 개시의 몇몇 실시예에 따르면, 3D NAND 메모리 디바이스는, 기판과, 기판 상에 계단 구조를 포함하는 교번하는 층 스택과, 교번하는 층 스택을 통해 수직으로 연장되는 장벽 구조를 포함한다. 교번하는 층 스택은 교번하는 유전체 스택 및 교번하는 도체/유전체 스택을 포함한다. 교번하는 유전체 스택은 적어도 장벽 구조에 의해 둘러싸인 복수의 유전체 층 페어를 포함한다. 교번하는 도체/유전체 스택은 복수의 도체/유전체 층 페어를 포함한다. 메모리 디바이스는, 교번하는 도체/유전체 스택을 통해 각각 수직으로 연장되는 채널 구조 및 슬릿 구조와, 채널 구조의 단부 상의 에칭 정지 층과, 복수의 제 1 컨택을 더 포함한다. 계단 구조 내의 교번하는 도체/유전체 스택의 도체 층, 에칭 정지 층 및 슬릿 구조의 각각은 복수의 제 1 컨택 중 하나와 접촉한다.
몇몇 실시예에서, 에칭 정지 층은 폴리실리콘, 티타늄, 티타늄 질화물 및 텅스텐 중 하나 이상을 포함한다. 장벽 구조는 실리콘 산화물 및 실리콘 질화물을 포함할 수 있다. 복수의 유전체 층 페어의 각각은 실리콘 산화물 층 및 실리콘 질화물 층을 포함할 수 있다. 복수의 도체/유전체 층 페어의 각각은 금속 층 및 실리콘 산화물 층을 포함할 수 있다.
몇몇 실시예에서, 메모리 디바이스는 교번하는 도체/유전체 스택을 통해 수직으로 연장되는 더미 채널 구조를 더 포함한다.
몇몇 실시예에서, 메모리 디바이스는 상호접속 도체 층 및 컨택 층을 더 포함한다. 컨택 층은 복수의 제 2 컨택을 포함할 수 있다. 계단 구조 내의 교번하는 도체/유전체 스택의 도체 층, 채널 구조 및 슬릿 구조의 각각은 대응하는 제 1 컨택 및 복수의 제 2 컨택의 각 컨택에 의해 상호접속 도체 층에 전기적으로 접속될 수 있다.
몇몇 실시예에서, 메모리 디바이스는 적어도 장벽 구조에 의해 둘러싸인 교번하는 유전체 스택을 통해 수직으로 연장되는 제 3 컨택(예컨대, 관통 어레이 컨택(through array contact: TAC))을 더 포함한다.
본 개시의 몇몇 실시예에 따르면, 3D NAND 메모리 디바이스를 형성하기 위한 방법이 개시된다. 교번하는 유전체 스택이 기판 상에 형성된다. 교번하는 유전체 스택은 복수의 유전체 층 페어를 포함하는데, 이들 각각은 제 1 유전체 층 및 제 1 유전체 층과 상이한 제 2 유전체 층을 포함한다. 교번하는 유전체 스택 내에는 제 1 계단 구조가 형성된다. 교번하는 유전체 스택을 통해 각각 수직으로 연장되는 채널 구조 및 장벽 구조가 형성된다. 장벽 구조는 교번하는 유전체 스택을, 적어도 장벽 구조에 의해 둘러싸인 제 1 부분과, 제 1 계단 구조를 포함하는 제 2 부분으로 분리한다. 채널 구조의 상단부에는 에칭 정지 층이 형성된다. 슬릿이 형성된다. 교번하는 유전체 스택의 제 2 부분 내의 제 1 유전체 층은 슬릿을 통해 도체 층으로 대체되어 복수의 도체/유전체 층 페어를 포함하는 교번하는 도체/유전체 스택을 형성한다. 슬릿을 도체로 충진함으로써 슬릿 구조가 형성된다. 복수의 제 1 컨택이 형성된다. 제 1 계단 구조 내의 교번하는 도체/유전체 스택의 제 1 도체 층, 에칭 정지 층 및 슬릿 구조의 각각은 복수의 제 1 컨택 중 하나와 접촉한다.
몇몇 실시예에서, 복수의 제 2 컨택이 형성된다. 복수의 제 2 컨택 중 하나는 적어도 장벽 구조에 의해 둘러싸인 교번하는 유전체 스택의 제 1 부분을 통해 수직으로 연장될 수 있다. 복수의 제 2 컨택 중 다른 하나는 제 1 계단 구조 내의 교번하는 도체/유전체 스택의 제 2 도체 층과 접촉할 수 있다.
몇몇 실시예에서, 복수의 제 3 컨택을 포함하는 컨택 층이 형성된다. 컨택 층 위에 상호접속 도체 층이 형성된다. 제 1 계단 구조 내의 교번하는 도체/유전체 스택의 제 1 도체 층, 채널 구조 및 슬릿 구조의 각각은 대응하는 제 1 컨택 및 복수의 제 3 컨택의 각 컨택에 의해 상호접속 도체 층에 전기적으로 접속될 수 있다.
몇몇 실시예에서, 복수의 제 2 컨택의 각각은 복수의 제 3 컨택의 각 컨택에 의해 상호접속 도체 층에 전기적으로 접속된다.
몇몇 실시예에서, 슬릿을 형성하기 전에, 기판 내에 도핑 영역이 형성된다. 슬릿 구조는 도핑 영역과 접촉할 수 있다.
몇몇 실시예에서, 장벽 구조에 인접한 교번하는 유전체 스택 내에 제 2 계단 구조가 형성된다.
몇몇 실시예에서, 에칭 정지 층은 폴리실리콘, 티타늄, 티타늄 질화물 및 텅스텐 중 하나 이상을 포함한다. 장벽 구조는 실리콘 산화물 및 실리콘 질화물을 포함할 수 있다. 복수의 유전체 층 페어의 각각은 실리콘 산화물 층 및 실리콘 질화물 층을 포함할 수 있다. 복수의 도체/유전체 층 페어의 각각은 금속 층 및 실리콘 산화물 층을 포함할 수 있다.
여기에 포함되어 명세서의 일부를 형성하는 첨부 도면은 상세한 설명과 함께 본 개시의 실시예를 예시하고, 또한 본 개시의 원리를 설명하는 역할을 하며, 본 기술 분야의 기술자로 하여금 본 개시의 제조 및 사용을 가능하게 한다.
도 1a 내지 도 1c는 본 개시의 몇몇 실시예에 따른 3D 메모리 디바이스의 다양한 영역을 평면도로 도시한다.
도 2는 본 개시의 몇몇 실시예에 따른 3D 메모리 디바이스의 단면을 도시한다.
도 3은 본 개시의 몇몇 실시예에 따른, 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도이다.
도 4 내지 도 10은 본 개시의 몇몇 실시예에 따른, 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 공정을 도시한다.
도 11은 본 개시의 몇몇 실시예에 따른, 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도이다.
도 12는 본 개시의 몇몇 실시예에 따른, 3D 메모리 디바이스를 형성하기 위한 다른 예시적인 방법의 흐름도이다.
본 개시의 실시예는 첨부 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 설명되지만 이는 단지 설명의 목적으로 행해진 것임이 이해되어야 한다. 본 기술 분야의 기술자는 본 개시의 정신 및 범위에서 벗어나지 않으면서 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시가 다양한 다른 애플리케이션에 사용될 수도 있음이 본 기술 분야의 기술자에게는 명백할 것이다.
주목되는 것은, 본 명세서에서의 "일 실시예", "실시예", "예시적인 실시예" "몇몇 실시예" 등의 언급은 설명된 실시예가 특정의 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정의 특징, 구조 또는 특성을 포함하는 것은 아님을 나타낸다는 것이다. 또한, 이러한 문구들은 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정의 특징, 구조 또는 특성이 일 실시예와 관련하여 설명될 때, 명시적으로 기술되든 아니든 간에 그러한 특징, 구조 또는 특성을 다른 실시예들과 관련하여 수행하는 것은 본 기술 분야의 기술자의 지식 범위 내에 속하는 것일 것이다.
일반적으로, 용어는 문맥상 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본원에 사용된 용어 "하나 이상"은, 문맥에 적어도 부분적으로 의존하여, 임의의 특징, 구조 또는 특성을 단일 의미로 설명하기 위해 사용될 수 있거나 특징, 구조 또는 특성의 조합을 복수의 의미로 설명하기 위해 사용될 수 있다. 유사하게, 단수 형태의 용어는 또한 적어도 문맥에 따라 단수의 사용을 표현하거나 복수의 사용을 표현하는 것으로 이해될 수 있다.
본 개시에서 "상에", "위의" 및 "위에"의 의미는 가장 넓은 방식으로 해석되어야 하며, 그에 따라 "상에"는 무엇인가의 "바로 위에"를 의미할 뿐만 아니라 중간 특징 또는 사이에 층을 갖는 무엇인가의 "상에"의 의미를 포함하고, "위의" 또는 "위에"는 무엇인가의 "위의" 또는 "위에"를 의미할 뿐만 아니라 중간 특징 또는 사이에 층을 갖지 않는 무엇인가의 "위의" 또는 "위에" 있다는 것(즉, 무엇인가의 바로 위에 있다는 것)을 포함할 수도 있다는 것을 이해할 수 있다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 특징의 다른 요소(들) 또는 특징(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 상이한 방향을 포함하도록 의도된다. 장치는 이와는 다르게 배향(90도 회전되거나 다른 배향)될 수 있고, 그에 따라 본원에서 사용되는 공간 관련 서술자는 마찬가지로 해석될 수 있다.
본원에 사용된 용어 "기판"은 후속 재료 층이 추가되는 재료를 지칭한다. 기판 그 자체는 패터닝될 수 있다. 기판의 상단에 추가된 재료는 패터닝되거나 패터닝되지 않은 채로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비화물, 인듐 인화물 등과 같은 광범위한 반도체 재료를 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기적 비도전성 재료로 제조될 수 있다.
본원에 사용된 용어 "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 하부 또는 상부 구조 전체에 걸쳐 연장될 수 있거나, 하부 또는 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 동종(homogeneous) 또는 이종(inhomogeneous) 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상단 표면과 하단 표면에 또는 그 사이에서의 임의의 수평 평면 페어(any pair of horizontal planes) 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 내부에 하나 이상의 층을 포함할 수 있고, 및/또는 그 기판 상에, 그 기판 위에, 및/또는 그 기판 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호접속 층은 (내부에 컨택, 상호접속 라인, 및/또는 비아가 형성되는) 하나 이상의 도체 및 컨택 층과, 하나 이상의 유전체 층을 포함할 수 있다.
본원에 사용되는 용어 "공칭/명목상"은 제품 또는 공정의 설계 단계 동안 설정되는 컴포넌트 또는 공정 동작에 대한 특성 또는 파라미터의 원하는 또는 목표 값과 더불어, 원하는 값의 위 및/또는 아래의 값 범위를 지칭한다. 값의 범위는 제조 공정 또는 공차에서의 약간의 변동으로 인한 것일 수 있다. 본원에 사용된 용어 "약"은 본 반도체 디바이스와 관련된 특정 기술 노드에 기초하여 변동될 수 있는 주어진 수량의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은, 예를 들어, 값의 10 내지 30 % 내에서 변동하는 주어진 수량의 값을 나타낸다(예컨대, 값의 ± 10 %, ± 20 %, 또는 ± 30 %).
본원에 사용되는 용어 "3D 메모리 디바이스"는 측 방향 배향 기판 상에 수직 배향된 메모리 셀 트랜지스터 스트링(본원에서 NAND 스트링과 같은 "메모리 스트링"으로 지칭됨)을 갖는 반도체 디바이스를 지칭하며, 그에 따라 메모리 스트링은 기판에 대해 수직 방향으로 연장된다. 본원에 사용되는 바와 같이, "수직/수직으로"라는 용어는 기판의 측 방향 표면에 대해 공칭상 수직인 것을 의미한다.
본 개시에 따른 다양한 실시예는 메모리 어레이(여기에서는 "어레이 디바이스"로도 지칭됨)를 위한 상호접속 구조를 갖는 3D 메모리 디바이스를 제공한다.　 상호접속 구조는 제한된 수의 단계(예컨대, 단일 단계 또는 2 단계)로 제조되는 다양한 메모리 어레이 구조(예컨대, NAND 스트링, 게이트 라인 슬릿, 워드 라인 등)에 대한 컨택을 허용함으로써 공정 복잡성 및 제조 비용을 절감한다. 몇몇 실시예에서, 여기에 개시된 상호접속 구조는 상단 상호접속 도체 층 내에 비트 라인을 포함하는데, 이는 상이한 기판 상에 형성된 어레이 디바이스와 주변 디바이스가 마주보는(face-to-face) 방식으로 하이브리드 본딩에 의해 결합되는 3D 메모리 아키텍처에 적합하다.
또한, 여기에 개시된 "상호접속 구조"는 (예컨대, 전력 버스 및 금속 라우팅을 위해) 스택 어레이 디바이스와 주변 디바이스 사이에 수직 상호접속을 제공하기 위한 TAC를 포함함으로써 금속 레벨을 감소시키고 다이 크기를 축소시킨다. 　몇몇 실시예에서, 여기에 개시된 상호접속 구조 내의 TAC는 교번하는 유전체 층의 스택(stack)을 통해 형성되는데, 교번하는 유전체 층의 스택은 교번하는 도체 및 유전체 층의 스택에 비해 더 쉽게 에칭되어 그 내부에 관통 홀을 형성할 수 있다.
도 1a 내지 도 1c는 본 개시의 몇몇 실시예에 따른 3D 메모리 디바이스의 다양한 영역을 평면도로 도시한다. 　도 1a는 NAND 스트링 영역(110), TAC 영역(120), 및 상단 선택적 게이트(top selective gate: TSG) 계단 영역(130)을 포함하는 3D 메모리 디바이스의 워드 라인(WL) TAC 영역(102)을 도시한다. 　NAND 스트링 영역(110)은 NAND 스트링(112)의 어레이를 포함할 수 있는데, 각각의 NAND 스트링(112)은 복수의 스택 메모리 셀을 포함한다. 　TSG 계단 영역(130)은 평면도에서 NAND 스트링 영역(110)의 측면에서 TAC(120) 영역에 인접하게 배치될 수 있다. TSG 계단 영역(130)은 NAND 스트링 영역(110) 내의 NAND 스트링(112)의 상단 선택적 게이트와의 전기적 접속을 만들기 위해 계단 구조(예컨대, 2개의 레벨을 가짐) 상에 형성된 TSG 컨택(132)의 어레이를 포함할 수 있다.
몇몇 실시예에서, TAC 영역(120)은 3D 메모리 디바이스의 워드 라인 방향(도 1a 내지 도 1c에서 "WL"로 표시됨)의 2개의 TSG 계단 영역(130) 사이에 있다. 　TAC 영역(120)은 장벽 구조(124)에 의해 정의될 수 있다. 　다수의 TAC(126)가 TAC 영역(120)에서 형성될 수 있는데, TAC 영역(120)은 장벽 구조(124)에 의해 측 방향으로 둘러싸인다. 　몇몇 실시예에서는, 메모리 어레이 구조를 위한 기계적 지지를 제공하기 위해 TAC 영역(120) 외부에 더미 채널 구조(122)가 형성된다. 　더미 채널 구조(122)는 TAC 영역(120) 외부의 임의의 영역에, 예컨대, TSG 계단 영역(130)에 인접한 NAND 스트링 영역(110)의 에지를 따라 형성될 수 있다는 것이 이해된다. 도 1a에 도시된 바와 같이, WL TAC 영역(102)은 또한 워드 라인 방향으로 각각 연장되는 복수의 슬릿 구조(114)를 포함할 수 있다. 　적어도 일부 슬릿 구조(114)는 NAND 스트링 영역(110) 내의 NAND 스트링(112)의 어레이에 대한 공통 소스 컨택으로서 기능할 수 있다. 　슬릿 구조(114)는 또한 3D 메모리 디바이스를 다수의 메모리 블록 및/또는 다수의 메모리 핑거로 분할할 수 있다.
도 1b는 NAND 스트링 영역(110) 및 TAC 영역(120)을 포함하는 3D 메모리 디바이스의 비트 라인(BL) TAC 영역(104)을 도시한다. NAND 스트링 영역(110)은 NAND 스트링(112)의 어레이를 포함할 수 있는데, 각각의 NAND 스트링(112)은 복수의 스택 메모리 셀을 포함한다. 몇몇 실시예에서, TAC 영역(120)은 3D 메모리 디바이스의 비트 라인 방향(도 1a 내지 도 1c에서 "BL"로 표시됨)의 2개의 NAND 스트링 영역(110) 사이에 있다. TAC 영역(120)은 3D 메모리 디바이스의 BL TAC 영역(104)의 에지와 함께 장벽 구조(124)에 의해 정의될 수 있다. TAC 영역(120)에는 다수의 TAC(126)가 형성될 수 있는데, TAC 영역(120)은 장벽 구조(124) 및 BL TAC 영역(104)의 에지에 의해 측 방향으로 둘러싸인다. 도 1b에 도시된 바와 같이, BL TAC 영역(104)은 또한 워드 라인 방향으로 각각 연장되는 슬릿 구조(114)를 포함할 수 있다. 적어도 일부 슬릿 구조(114)는 NAND 스트링 영역(110) 내의 NAND 스트링(112)의 어레이에 대한 공통 소스 컨택으로서 기능할 수 있다. 슬릿 구조(114)는 또한 3D 메모리 디바이스를 다수의 메모리 블록 및/또는 다수의 메모리 핑거로 분할할 수 있다. 몇몇 실시예에서는, 더미 채널 구조(122)가 NAND 스트링 영역(110)의 일부에, 예컨대, 비트 라인 방향으로 TAC 영역(120)에 인접하는 메모리 핑거에 형성된다.
도 1c는 NAND 스트링 영역(110), 계단 영역(140) 및 TAC 영역(120)을 포함하는, 3D 메모리 디바이스의 계단 TAC 영역(106)을 도시한다. NAND 스트링 영역(110)은 NAND 스트링(112)의 어레이를 포함할 수 있는데, 각각의 NAND 스트링(112)은 복수의 스택 메모리 셀을 포함한다. 계단 영역(140)은 계단 구조와, 계단 구조 상에 형성된 워드 라인 컨택(142)의 어레이를 포함할 수 있다. 몇몇 실시예에서, TAC 영역(120)은 계단 영역(140) 내에 있다. TAC 영역(120)은, 오로지 장벽 구조(124)에 의해 또는 3D 메모리 디바이스의 계단 TAC 영역(106)의 에지와 함께 장벽 구조(124)에 의해 정의될 수 있다. 다수의 TAC(126)가 TAC 영역(120)에 형성될 수 있는데, TAC 영역(120)은 적어도 장벽 구조(124)에 의해 측 방향으로 둘러싸인다. 도 1c에 도시된 바와 같이, 계단 TAC 영역(106)은 또한 워드 라인 방향으로 각각 연장되는 슬릿 구조(114)를 포함할 수 있다. 적어도 일부 슬릿 구조(114)는 NAND 스트링 영역(110) 내의 NAND 스트링(112)의 어레이에 대한 공통 소스 컨택으로서 기능할 수 있다. 슬릿 구조(114)는 또한 메모리 디바이스를 다수의 메모리 블록 및/또는 다수의 메모리 핑거로 분할할 수 있다. 몇몇 실시예에서는, 더미 채널 구조가 TAC 영역(120) 외부의 계단 영역(140)에 형성된다.
도 2는 본 개시의 몇몇 실시예에 따른 3D 메모리 디바이스(200)의 단면을 도시한다. 3D 메모리 디바이스(200)는 실리콘(예컨대, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), SOI(silicon on insulator), GOI(germanium on insulator), 또는 임의의 다른 적합한 재료를 포함할 수 있는 기판(202)을 포함할 수 있다. 몇몇 실시예에서, 기판(202)은 그라인딩(grinding), 습식/건식 에칭, 화학적 기계적 연마(CMP), 또는 이들의 임의의 조합에 의해 얇아진 박형 기판(예컨대, 반도체 층)이다.
3D 메모리 디바이스(200)는 기판(202) 위에 어레이 디바이스를 포함할 수 있다. 주목되는 것은, 도 2에는 3D 메모리 디바이스(200)의 컴포넌트들의 공간 관계를 추가로 설명하기 위해 x 및 y 축이 추가되어 있다는 것이다. 기판(202)은 x 방향(측 방향)으로 측 방향으로 연장되는 2개의 측면 표면(예컨대, 상단 표면 및 하단 표면)을 포함한다. 여기에서 사용될 때, 반도체 디바이스(예컨대, 3D 메모리 디바이스(200))의 하나의 컴포넌트(예컨대, 층 또는 디바이스)가 다른 컴포넌트(예컨대, 층 또는 디바이스) "상에", "위에" 또는 "아래에" 있는지는 기판이 y 방향(수직 방향)으로 반도체 디바이스의 가장 낮은 평면에 위치될 경우 y 방향으로 반도체 디바이스의 기판(예컨대, 기판(202))에 대해 상대적으로 결정된다. 공간 관계를 설명하기 위한 동일한 개념은 본 개시 전반에 적용된다.
3D 메모리 디바이스(200)는, 컴포넌트들(예컨대, 주변 디바이스 및 어레이 디바이스)이 상이한 기판에서 개별적으로 형성된 후에 마주보는 방식으로 본딩될 수 있는 비-모놀리식(non-monolithic) 3D 메모리 디바이스의 일부일 수 있다. 몇몇 실시예에서, 어레이 디바이스 기판(예컨대, 기판(202))은 본딩된 비-모놀리식 3D 메모리 디바이스의 기판으로 유지되고, 주변 디바이스(예컨대, 페이지 버퍼, 디코더, 래치와 같이, 3D 메모리 디바이스(200)의 동작을 용이하게 하기 위해 사용되는 임의의 적합한 디지털, 아날로그 및/또는 혼합형 신호 주변 회로; 도시되지 않음)는 하이브리드 본딩을 위해 3D 메모리 디바이스(200) 쪽으로 뒤집혀 아래를 향한다. 몇몇 실시예에서는, 3D 메모리 디바이스(200)가 하이브리드 본딩을 위해 주변 디바이스(도시되지 않음) 쪽으로 뒤집혀 아래를 향하므로, 본딩된 비-모놀리식 3D 메모리 디바이스에서, 어레이 디바이스는 주변 디바이스 위에 있다. 어레이 디바이스 기판(예컨대, 기판(202))은 (본딩된 비-모놀리식 3D 메모리 디바이스의 기판이 아닌) 박형 기판일 수 있으며, 비-모놀리식 3D 메모리 디바이스의 BEOL(back-end-of-line) 상호접속은 박형 어레이 디바이스 기판(202)의 후면에 형성될 수 있다.
그럼에도 불구하고, 3D 메모리 디바이스(200)가 비-모놀리식 3D 메모리 디바이스에서 주변 디바이스 위에 있든지 또는 아래에 있든지에 관계없이, 3D 메모리 디바이스(200)는 비-모놀리식 3D 메모리 디바이스의 일부일 수 있다. 참조의 용이성을 위해, 도 2는 3D 메모리 디바이스(200)의 하나의 상태를 도시하는데, 여기에서는 기판(202)이 비-모놀리식 3D 메모리 디바이스의 기판인지 또는 비-모놀리식 3D 메모리 디바이스의 BEOL 상호접속이 형성되는 박형 기판인지에 관계없이, 기판(202)은 y 방향으로 어레이 디바이스 아래에 위치한다.
몇몇 실시예에서, 3D 메모리 디바이스(200)는, 메모리 셀이 기판(202) 위로 수직으로 연장되는 NAND 스트링의 어레이의 형태로 제공되는 NAND 플래시 메모리 디바이스이다. 어레이 디바이스는 복수의 도체 층(206) 및 유전체 층(208) 페어를 통해 연장되는 복수의 NAND 스트링(204)을 포함할 수 있다. 복수의 도체/유전체 층 페어는 여기에서 "교번하는 도체/유전체 스택"(210)으로도 지칭된다. 교번하는 도체/유전체 스택(210) 내의 도체/유전체 층 페어의 수(예컨대, 32, 64, 또는 96)는 3D 메모리 디바이스(200) 내의 메모리 셀의 수를 설정할 수 있다. 교번하는 도체/유전체 스택(210) 내의 도체 층(206) 및 유전체 층(208)은 수직 방향으로 교대로 존재한다. 즉, 교번하는 도체/유전체 스택(210)의 상단 또는 하단에 있는 것을 제외하고, 각 도체 층(206)은 양 측면에서 2개의 유전체 층(208)에 인접할 수 있고, 각 유전체 층(208)은 양 측면에서 2개의 도체 층(206)에 인접할 수 있다. 도체 층들(206)은 각각 동일한 두께를 갖거나 다른 두께를 가질 수 있다. 유사하게, 유전체 층들(208)은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 도체 층(206)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 다결정 실리콘(폴리실리콘), 도핑된 실리콘, 규화물(silicide), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도체 재료를 포함할 수 있다. 유전체 층(208)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 몇몇 실시예에서, 도체 층(206)은 W와 같은 금속 층을 포함하며, 유전체 층(208)은 실리콘 산화물을 포함한다.
도 2에 도시된 바와 같이, 적어도 하나의 측면 상에서 측 방향으로, 교번하는 도체/유전체 스택(210)은 계단 구조(212)를 포함할 수 있다. 계단 구조(212)의 각각의 "레벨"(213)은 하나 이상의 도체/유전체 층 페어를 포함할 수 있는데, 각 페어는 도체 층(206) 및 유전체 층(208)을 포함한다. 계단 구조(212)의 각 레벨(213)의 상단 층은 수직 방향으로의 상호접속을 위해 도체 층(206)일 수 있다. 몇몇 실시예에서, 계단 구조(212)의 매 2개의 인접 레벨(213)은 수직 방향으로 공칭적으로 동일한 거리 및 측 방향으로 공칭적으로 동일한 거리만큼 오프셋된다. 계단 구조(212)의 매 2개의 인접 레벨(213)에 대해, 기판(202)에 더 근접한 제 1 레벨(및 그 내부의 도체 층 및 유전체 층)은 제 2 레벨(및 그 내부의 도체 층 및 유전체 층)보다 더 측 방향으로 연장됨으로써 수직 방향에서의 상호접속에 대해 제 1 레벨 상에 "랜딩 영역"을 형성할 수 있다.
도 2에 도시된 바와 같이, 각각의 NAND 스트링(204)은 교번하는 도체/유전체 스택(210)을 통해 연장되는 채널 구조(218)를 포함할 수 있다. 채널 구조(218)는 반도체 재료(예컨대, 반도체 채널(220)로서) 및 유전체 재료(예컨대, 메모리 필름(222)으로서)로 충진된 채널 홀을 포함할 수 있다. 몇몇 실시예에서, 반도체 채널(220)은 비결정 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함한다. 몇몇 실시예에서, 메모리 필름(222)은 터널링 층, 저장 층("충진 트랩/저장 층"으로도 알려져 있음) 및 차단 층을 포함하는 복합 층이다. 각각의 NAND 스트링(204)은 실린더 형상(예컨대, 기둥 형상)을 가질 수 있다. 몇몇 실시예에 따르면, 반도체 채널(220), 터널링 층, 저장 층 및 차단 층은, 기둥의 중심에서 외부 표면을 향해 이 순서로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산-질화물, 실리콘 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 질화물, 높은 유전 상수(하이-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다.
몇몇 실시예에서, NAND 스트링(204)은 NAND 스트링(204)에 대한 복수의 제어 게이트(각각 워드 라인의 일부임)를 포함한다. 교번하는 도체/유전체 스택(210) 내의 도체 층(206)은 NAND 스트링(204)의 메모리 셀에 대한 제어 게이트로서 기능할 수 있다. 도체 층(206)은 다수의 NAND 스트링(204)에 대한 다수의 제어 게이트를 포함할 수 있으며, 계단 구조(212)에서 끝나는 워드 라인으로서 측 방향으로 연장될 수 있다.
몇몇 실시예에서, NAND 스트링(204)은 수직 방향으로 각각의 단부에 에피택셜 플러그(224) 및 에칭 정지 플러그(226)를 포함한다. 에피택셜 플러그(224)와 에칭 정지 플러그(226)의 각각은 채널 구조(218)의 각각의 단부와 접촉할 수 있다. 에피택셜 플러그(224)는 기판(202)으로부터 에피택셜 성장된 실리콘과 같은 반도체 재료를 포함할 수 있다. 에피택셜 플러그(224)는 NAND 스트링(204)의 소스 선택적 게이트에 의해 제어되는 채널로서 기능할 수 있다. 에칭 정지 플러그(226)는 NAND 스트링(204)의 상단부에 위치할 수 있고, (예컨대, 채널 구조(218)의 상단부에서) 채널 구조(218)와 접촉할 수 있다. 여기서 사용될 때, 기판(202)이 3D 메모리 디바이스(200)의 가장 낮은 평면에 위치하는 경우, 컴포넌트(예컨대, NAND 스트링(204))의 "상단부"는 y 방향으로 기판(202)으로부터 더 먼 단부이고, 컴포넌트(예컨대, NAND 스트링(204))의 "하단부"는 기판(202)에 더 가까운 단부이다.
에칭 정지 플러그(226)는 반도체 재료(예컨대, 폴리실리콘) 또는 도체 재료(예컨대, 금속)를 포함할 수 있다. 몇몇 실시예에서, 에칭 정지 플러그(226)는 티타늄/티타늄 질화물(Ti/TiN, 장벽 층으로서) 및 W(도체로서)로 충진된 개방부(opening)를 포함한다. 3D 메모리 디바이스(200)의 제조 동안 채널 구조(218)의 상단부를 덮음으로써, 에칭 정지 플러그(226)는 실리콘 산화물 및 실리콘 질화물과 같은 채널 구조(218) 내에 충진된 유전체의 에칭을 방지하는 에칭 정지 층으로서 기능할 수 있다. 몇몇 실시예에서, 에칭 정지 플러그(226)는 NAND 스트링(204)의 드레인으로서 기능한다.
몇몇 실시예에서, 어레이 디바이스는 슬릿 구조(228)를 더 포함한다. 각각의 슬릿 구조(228)는 교번하는 도체/유전체 스택(210)을 통해 수직으로 연장될 수 있다. 슬릿 구조(228)는 또한 교번하는 도체/유전체 스택(210)을 다수의 블록으로 분리하기 위해 측 방향으로 연장될 수 있다. 슬릿 구조(228)는, W, Co, Cu, Al, 규화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도체 재료로 충진된 슬릿을 포함할 수 있다. 슬릿 구조(228)는, 교번하는 도체/도체 스택(210) 내의 주변 도체 층(206)으로부터 충진된 도체 재료를 전기적으로 절연시키기 위해, 충진된 도체 재료와 교번하는 도체/유전체 스택(210) 사이에 임의의 적합한 유전체 재료를 갖는 유전체 층을 더 포함할 수 있다. 결과적으로, 슬릿 구조(228)는 (예컨대, 도 1a 내지 도 1c에서 평면도로 도시된 바와 같이) 3D 메모리 디바이스(200)를 다수의 메모리 블록 및/또는 메모리 핑거로 분리할 수 있다.
몇몇 실시예에서, 슬릿 구조(228)는 동일 어레이 공통 소스를 공유하는 동일 메모리 블록 또는 동일 메모리 핑거 내의 NAND 스트링(204)에 대한 소스 컨택으로서 기능한다. 슬릿 구조(228)는 다수의 NAND 스트링(204)의 "공통 소스 컨택"으로서 지칭될 수 있다. 몇몇 실시예에서, 기판(202)은 도핑 영역(230)(원하는 도핑 레벨에서 p 형 또는 n 형 도펀트를 포함함)을 포함하고, 슬릿 구조(228)의 하단부는 기판(202)의 도핑 영역(230)과 접촉한다. 따라서, 슬릿 구조(228)는 도핑 영역(230)에 의해 NAND 스트링(204)에 전기적으로 접속될 수 있다.
도 2에 도시된 바와 같이, 교번하는 도체/유전체 스택(210)은 교번하는 층 스택(216)의 일부일 수 있는데, 교번하는 층 스택(216)은 또한 기판(202) 상의 교번하는 유전체 스택(214)을 포함할 수 있다. 교번하는 유전체 스택(214)은 복수의 유전체 층 페어, 예를 들어, 제 1 유전체 층(232) 및 제 1 유전체 층(232)과 상이한 제 2 유전체 층(234)을 포함할 수 있다. 몇몇 실시예에서, 제 1 유전체 층(232) 및 제 2 유전체 층(234)은 각각 실리콘 질화물 및 실리콘 산화물을 포함한다. 교번하는 유전체 스택(214) 내의 제 1 유전체 층(232)은 교번하는 도체/유전체 스택(210) 내의 유전체 층(208)과 동일할 수 있다. 몇몇 실시예에서, 교번하는 유전체 스택(214) 내의 유전체 층 페어의 수는 교번하는 도체/유전체 스택(210) 내의 도체/유전체 층 페어의 수와 동일하다.
몇몇 실시예에서, 3D 메모리 디바이스(200)는 교번하는 층 스택(216)을 통해 수직으로 연장되는 장벽 구조(235)를 포함한다. 장벽 구조(235)는 교번하는 층 스택(216)을, 교번하는 도체/유전체 스택(210)과 교번하는 유전체 스택(214)으로 분리할 수 있다. 즉, 장벽 구조(235)는 교번하는 도체/유전체 스택(210)과 교번하는 유전체 스택(214) 사이의 경계가 될 수 있다. 교번하는 유전체 스택(214)은 적어도 장벽 구조(235)에 의해 측 방향으로 둘러싸일 수 있다. 몇몇 실시예에서, 장벽 구조(235)는 평면도에서 교번하는 유전체 스택(214)을 완전히 둘러싸는 폐쇄된 형태(예컨대, 직사각형, 정사각형, 원, 등)이다. 예를 들어, 도 1a에 도시된 바와 같이, 장벽 구조(124)는 평면도에서 TAC 영역(120) 내의 교번하는 유전체 스택을 완전히 둘러싸는 직사각형의 형태이다. 몇몇 실시예에서, 장벽 구조(235)는 평면도에서 폐쇄된 형태는 아니지만, 교번하는 층 스택(216)의 하나 이상의 에지와 함께 교번하는 유전체 스택(214)을 둘러쌀 수 있다. 예를 들어, 도 1b 및 도 1c에 도시된 바와 같이, 장벽 구조(124)는 3D 메모리 디바이스의 에지(들)와 함께 TAC 영역(120) 내에서 교번하는 유전체 스택을 둘러싼다.
도 2에 도시된 바와 같이, 3D 메모리 디바이스(200)는 교번하는 유전체 스택(214)을 통해 각각 수직으로 연장되는 TAC(236)를 더 포함한다. TAC(236)는, 복수의 유전체 층 페어를 포함하는, 적어도 장벽 구조(235)에 의해 측 방향으로 둘러싸인 영역 내에만 형성될 수 있다. 즉, TAC(236)는 유전체 층(예컨대, 제 1 유전체 층(232) 및 제 2 유전체 층(234))을 통해 수직으로 연장될 수 있지만, 도체 층(예컨대, 도체 층(206))을 통해서는 연장되지 않는다. 각각의 TAC(236)는 교번하는 유전체 스택(214)의 전체 두께(예컨대, 수직 방향으로 모든 유전체 층 페어)를 통해 연장될 수 있다. 몇몇 실시예에서, TAC(236)는 기판(202)의 적어도 일부를 통해 더 연장된다.
TAC(236)는 전력 버스의 일부와 같은 단축된 상호접속 라우팅을 사용하여 3D 메모리 디바이스(200)로부터 및/또는 3D 메모리 디바이스(200)로 전기 신호를 전달할 수 있다. 몇몇 실시예에서, TAC(236)는 3D 메모리 디바이스(200)와 주변 디바이스(예컨대, CMOS 칩 상에 있음, 도시되지 않음) 사이에 및/또는 BEOL 상호접속(도시되지 않음)과 주변 디바이스 사이에 전기 접속을 제공할 수 있다. TAC(236)는 또한 교번하는 층 스택(216)에 대한 기계적 지지를 제공할 수 있다. 각각의 TAC(236)는 교번하는 유전체 스택(214)을 통한 수직 개방부를 포함할 수 있는데, 이는 W, Co, Cu, Al, 도핑된 실리콘, 규화물, 또는 이들의 조합을 포함하지만 이에 제한되지 않는 도체 재료로 충진된다. 몇몇 실시예에서, TAC(236)는 교번하는 유전체 스택(214) 내에 형성되므로(유전체 층에 의해 둘러싸임), 절연 목적으로 TAC(236)와 교번하는 유전체 스택(214) 사이의 부가적인 유전체 층은 필요하지 않다.
몇몇 실시예에서, 3D 메모리 디바이스(200)는, NAND 스트링(204), 슬릿 구조(228), 및 계단 구조(212) 내의 워드 라인(206)과 같은, 여기에 개시된 다양한 메모리 어레이 구조와 접촉하는 다수의 로컬 컨택을 포함한다. 여기서 "컨택"은 이들이 메모리 어레이 구조와 직접 접촉할 경우 "로컬 컨택"으로 지칭된다. 도 2에 도시된 바와 같이, 로컬 컨택은 NAND 스트링 컨택(238), 슬릿 구조 컨택(240), 워드 라인 컨택(242)을 포함할 수 있다. TAC(236)는 또한 본 개시에서 로컬 컨택으로 간주될 수 있다. 여기에서 사용될 때, "컨택"이라는 용어는 수직 상호접속 액세스(예컨대, 비아) 및 횡 방향 라인(예컨대, 상호접속 라인)을 포함하는 임의의 적합한 유형의 상호접속을 광범위하게 포함할 수 있다.
몇몇 실시예에서, 각각의 로컬 컨택의 단부(예컨대, 상단부)는, 예컨대, 로컬 컨택이 형성되는 유전체 층의 상단 표면 상에서 서로 같은 높이가 된다. 각 로컬 컨택의 다른 단부(예컨대, 하단부)는 각 메모리 어레이 구조와 접촉할 수 있다. 예를 들어, NAND 스트링 컨택(238)의 하단부는 NAND 스트링(204)의 에칭 정지 플러그(226)와 접촉할 수 있고, 슬릿 구조 컨택(240)의 하단부는 슬릿 구조(228)의 하단부와 접촉할 수 있다. 각각의 워드 라인 컨택(242)의 하단부는 계단 구조(212)의 각 레벨에서 상단 도체 층(206)(워드 라인)과 접촉할 수 있다. 각각의 로컬 컨택은 W, Co, Cu, Al, 규화물, 또는 이들의 조합을 포함하지만 이에 제한되지 않는 도체 재료로 충진된 개방부(예컨대, 비아 홀 또는 트렌치)를 포함할 수 있다. 로컬 컨택의 일부 또는 전부는 아래에 상세히 설명되는 바와 같이 단일 컨택 형성 공정에서 동시에 형성될 수 있다.
도 2에 도시된 바와 같이, 로컬 컨택에 추가하여, 3D 메모리 디바이스(200)는 상호접속 구조의 일부로서 컨택 층(244) 및 상호접속 도체 층(246)을 더 포함한다. 컨택 층(244)은 유전체 층 및 유전체 층 내의 복수의 컨택(248)(예컨대, 비아)을 포함할 수 있다. 상호접속 도체 층(246)은 컨택 층(244) 상에 형성될 수 있고, 유전체 층 및 유전체 층 내의 복수의 컨택(250)(예컨대, 상호접속 라인)을 포함할 수 있다. 로컬 컨택, 컨택 층(244) 내의 컨택(248), 상호접속 도체 층(246) 내의 컨택(250)은 여기에서 집합적으로 3D 메모리 디바이스(200)의 상호접속 구조로 지칭될 수 있다.
몇몇 실시예에서, 컨택 층(244) 내의 각 컨택(248)의 단부(예컨대, 상단부)는, 예컨대, 컨택(248)이 형성되는 유전체 층의 상단 표면 상에서 서로 같은 높이가 되고, 컨택 층(244) 내의 각 컨택(248)의 다른 단부(예컨대, 하단부)는, 예컨대, 컨택 층(244) 내의 유전체 층의 하단 표면 상에서 서로 같은 높이가 된다. 각각의 컨택(248)의 하단부는 각각의 로컬 컨택의 상단부와 접촉할 수 있다. 각각의 컨택(248)은 W, Co, Cu, Al, 규화물, 또는 이들의 조합을 포함하지만 이에 제한되지 않는 도체 재료로 충진된 개방부(예컨대, 비아 홀)를 포함할 수 있다. 모든 컨택(248)은 아래에 상세히 설명되는 바와 같이 단일 컨택 형성 공정에서 동시에 형성될 수 있다.
몇몇 실시예에서, 상호접속 도체 층(246) 내의 각 컨택(250)의 단부(예컨대, 상단부)는, 예컨대, 컨택(250)이 형성되는 유전체 층의 상단 표면 상에서 서로 같은 높이가 되고, 상호접속 도체 층(246) 내의 각 컨택(250)의 다른 단부(예컨대, 하단부)는, 예컨대, 상호접속 도체 층(246) 내의 유전체 층의 하단 표면 상에서 서로 같은 높이가 된다. 각각의 컨택(250)의 하단부는 각각의 컨택(248)과 접촉할 수 있다. 각각의 컨택(250)은 W, Co, Cu, Al, 규화물, 또는 이들의 조합을 포함하지만 이에 제한되지 않는 도체 재료로 충진된 개방부(예컨대, 트렌치)를 포함할 수 있다. 모든 컨택(250)은 아래에 상세히 설명되는 바와 같이 단일 컨택 형성 공정에서 동시에 형성될 수 있다.
몇몇 실시예에서, 상호접속 도체 층(246) 내의 컨택(250)은, 대응하는 NAND 스트링(204)을 개별적으로 어드레싱하기 위해 대응하는 컨택(248) 및 NAND 스트링 컨택(238)에 의해 NAND 스트링(204)에 각각 전기적으로 접속된 비트 라인(252)을 포함한다. 컨택(250)은 슬릿 구조(228)(소스 컨택)에 전기적으로 접속된 소스 라인, TAC(236)에 전기적으로 접속된 상호접속 라인, 및 계단 구조(212) 내의 워드 라인(206)에 전기적으로 접속된 상호접속 라인을 더 포함할 수 있다. 3D 메모리 디바이스(200) 내의 상호접속 층의 수는 도 2의 예에 의해 제한되지 않음이 이해되어야 한다. 3D 메모리 디바이스(200)의 원하는 상호접속 구조를 제공하기 위해 컨택을 갖는 추가적인 상호접속 층(들)이 형성될 수 있다.
도 3은 본 개시의 몇몇 실시예에 따른 3D 메모리 디바이스를 형성하기 위한 예시적인 방법(300)의 흐름도이다. 도 4 내지 도 10은 본 개시의 몇몇 실시예에 따른 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 공정을 도시한다. 도 3 내지 도 10에 도시된 3D 메모리 디바이스의 예는 도 2에 도시된 3D 메모리 디바이스(200)이다. 방법(300)에 도시된 동작은 완전한 것이 아니며, 도시된 동작들 중 임의의 동작 전, 후 또는 사이에 다른 동작이 수행될 수 있음이 이해되어야 한다.
도 3을 참조하면, 방법(300)은 교번하는 유전체 스택이 기판 상에 형성되는 동작 302에서 시작한다. 기판은 실리콘 기판일 수 있다. 도 4에 도시된 바와 같이, 교번하는 유전체 스택(214)은 기판(202) 상에 형성될 수 있다. 복수의 제 1 유전체 층(232) 및 제 2 유전체 층(234) 페어는 기판(202) 상에 형성되어 교번하는 유전체 스택(214)을 형성할 수 있다. 몇몇 실시예에서, 각각의 유전체 층 페어는 실리콘 질화물 층 및 실리콘 산화물 층을 포함한다. 교번하는 유전체 스택(214)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
방법(300)은 도 3에 도시된 바와 같이 교번하는 유전체 스택 내에 계단 구조가 형성되는 동작 304로 진행한다. 몇몇 실시예에서, 교번하는 유전체 스택(214)의 (측 방향의) 적어도 하나의 측면 상에서 트림-에칭 공정이 수행되어 다중 레벨을 갖는 계단 구조를 형성할 수 있다. 각각의 레벨은 교번하는 제 1 유전체 층(232) 및 제 2 유전체 층(234)을 갖는 하나 이상의 유전체 층 페어를 포함할 수 있다.
방법(300)은 도 3에 도시된 바와 같이 채널 구조 및 장벽 구조가 형성되는 동작 306으로 진행한다. 채널 구조 및 장벽 구조의 각각은 교번하는 유전체 스택을 통해 수직으로 연장될 수 있다. 도 4에 도시된 바와 같이, 교번하는 유전체 스택(214)을 통해 채널 구조(218)가 형성된다. 몇몇 실시예에서, 기판(202)으로부터 단결정 실리콘의 에피택셜 성장에 의해 에피택셜 플러그(224)가 형성된다. 에피택셜 플러그(224) 상에는 채널 구조(218)가 형성될 수 있다.
몇몇 실시예에서, 채널 구조(218)를 형성하기 위한 제조 공정은, 예를 들어 습식 에칭 및/또는 건식 에칭에 의해 교번하는 유전체 스택(214)을 통해 수직으로 연장되는 채널 홀을 형성하는 단계를 더 포함한다. 몇몇 실시예에서, 채널 구조(218)를 형성하기 위한 제조 공정은 반도체 채널(220), 및 반도체 채널(220)과 교번하는 유전체 스택(214) 내의 유전체 층 페어 사이의 메모리 막(222)을 형성하는 단계를 더 포함한다. 반도체 채널(220)은 폴리실리콘과 같은 반도체 재료를 포함할 수 있다. 메모리 막(222)은 터널링 층, 저장 층 및 차단 층의 조합과 같은 복합 유전체 층일 수 있다.
터널링 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 반도체 채널로부터의 전자 또는 홀은 터널링 층을 통해 저장 층으로 터널링할 수 있다. 저장 층은 메모리 동작을 위해 전하를 저장하기 위한 재료를 포함할 수 있다. 저장 층 재료는 실리콘 질화물, 실리콘 산-질화물, 실리콘 산화물과 실리콘 질화물의 조합, 또는 이들의 임의의 조합을 포함하지만, 이에 제한되지 않는다. 차단 층은 실리콘 산화물 또는 실리콘 산화물/실리콘 질화물/실리콘 산화물(ONO)의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 차단 층은 알루미늄 산화물(Al2O3) 층과 같은 하이-k 유전체 층을 더 포함할 수 있다. 반도체 채널(220) 및 메모리 막(222)은 ALD, CVD, PVD와 같은 하나 이상의 박막 증착 공정, 임의의 다른 적합한 공정, 또는 이들의 임의의 조합에 의해 형성될 수 있다.
몇몇 실시예에서, 장벽 구조(235)를 형성하기 위한 제조 공정은 채널 구조(218)를 형성하기 위한 제조 공정과 유사하고 동시에 수행되므로, 제조 복잡성 및 비용을 감소시킨다. 채널 구조(218) 및 장벽 구조(235)의 개방부가 교번하는 유전체 스택(214)을 통해 형성된 후에, 채널 구조(218) 및 장벽 구조(235)의 개방부를 동시에 충진하도록 하나 이상의 박막 증착 공정이 수행될 수 있다. 결과적으로, 장벽 구조(235)는 폴리실리콘, 실리콘 산화물, 실리콘 질화물, 및 하이-k 유전체와 같은 채널 구조(218)를 충진하는 재료들 중 하나 이상을 포함할 수 있다. 몇몇 실시예에서, 장벽 구조(235)는 실리콘 산화물 및 실리콘 질화물로 충진된다. 몇몇 실시예에서, 채널 구조(218) 및 장벽 구조(235)는, 장벽 구조(235)가 채널 구조(218)를 충진하는 재료와 상이한 재료로 충진될 수 있도록 상이한 제조 단계에서 형성된다는 것이 이해된다. 장벽 구조(235)를 형성함으로써, 교번하는 유전체 스택(214)은 2개의 영역, 즉, 적어도 장벽 구조(235)에 의해 (몇몇 실시예에서는 교번하는 유전체 스택(214)의 에지(들)와 함께) 측 방향으로 둘러싸인 내부 영역(402)과 채널 구조(218)가 형성되는 외부 영역(404)으로 분리될 수 있다.
몇몇 실시예에서는, 더미 채널 구조(도 4 내지 도 10에는 도시되지 않음, 예컨대, 도 1a 내지 도 1b의 더미 채널 구조(122))가 채널 구조(218)와 동시에 형성된다. 더미 채널 구조는 교번하는 층 스택을 통해 수직으로 연장될 수 있고, 채널 구조(218)에서와 동일한 재료로 충진될 수 있다. 채널 구조(218)와는 달리, 더미 채널 구조 상에는 3D 메모리 디바이스의 다른 컴포넌트와의 전기적 접속을 제공하기 위한 컨택이 형성되지 않는다. 따라서, 더미 채널 구조는 3D 메모리 디바이스에서 메모리 셀을 형성하는데 사용될 수 없다.
방법(300)은 도 3에 도시된 바와 같이 채널 구조 상에 에칭 정지 층이 형성되는 동작 308로 진행한다. 도 5에 도시된 바와 같이, 각각의 채널 구조(218) 상에는 리세스(502)가 형성된다. 리세스(502)는 유전체 층(예컨대, 실리콘 산화물 층) 및 채널 구조(218)의 상단 부분의 습식 에칭 및/또는 건식 에칭에 의해 형성될 수 있다. 도 6에 도시된 바와 같이, ALD, CVD, PVD, 임의의 다른 적합한 공정, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정을 사용하여 리세스(502)를 충진함으로써 채널 구조(218) 상에 에칭 정지 층(226)(본 명세서에서 각 채널 구조(218)에 대한 "에칭 정지 플러그"로 지칭됨)이 형성된다. 몇몇 실시예에서는, 리세스(502)를 충진하도록 폴리실리콘이 증착되고, 이어서 과잉 폴리실리콘을 제거하고 상단 유전체 층의 상단 표면을 평탄화하기 위해 CMP 공정이 수행된다. 몇몇 실시예에서는, 리세스(502)를 충진하도록 Ti/TiN/W와 같은 복합 금속 층이 증착되고, 이어서 과잉 금속 층을 제거하고 상단 유전체 층의 상단 표면을 평탄화하기 위한 CMP 공정이 수행된다.
방법(300)은 도 3에 도시된 바와 같이 동작 310으로 진행하는데, 여기에서는 슬릿이 형성되고, 슬릿을 통해 교번하는 유전체 스택의 일부 내의 제 1 유전체 층은 도체 층으로 대체된다. 예를 들어, 먼저, 외부 영역(404)(예컨대, 도 6에 도시됨) 내의 교번하는 유전체 스택(214)을 통한 유전체(예컨대, 실리콘 산화물 및 실리콘 질화물)의 습식 에칭 및/또는 건식 에칭에 의해 슬릿 구조(228)(도 7에 도시됨)의 슬릿이 형성될 수 있다. 몇몇 실시예에서는, 그 다음에, 예를 들어 슬릿을 통한 이온 주입 및/또는 열 확산에 의해 각각의 슬릿 아래의 기판(202) 내에 도핑 영역(230)이 형성된다. 몇몇 실시예에 따르면, 도핑 영역(230)은 예를 들어 슬릿의 형성 이전에 초기 제조 단계에서 형성될 수 있는 것으로 이해된다.
몇몇 실시예에서, 형성된 슬릿은 교번하는 유전체 스택(214)의 외부 영역(404)에서 제 2 유전체 층(234)(도 6에 도시됨, 예컨대, 실리콘 질화물)을 도체 층(206)(도 7에 도시됨, 예컨대, W)으로 대체하는 게이트 대체 공정("워드 라인 대체" 공정으로도 알려져 있음)에 사용된다. 도 7에 도시된 바와 같이, 게이트 대체는 장벽 구조(235)의 형성으로 인해 교번하는 유전체 스택(214)의 외부 영역(404)에서만 발생하고 내부 영역(402)에서는 발생하지 않는다. 장벽 구조(235)는 게이트 대체 공정의 에칭 단계에 의해 에칭될 수 없는 재료로 충진되기 때문에, 교번하는 유전체 스택(214)의 내부 영역(402)에서 제 2 유전체 층(234)(예컨대, 실리콘 질화물)의 에칭을 방지할 수 있다. 결과적으로, 게이트 대체 공정 후에, 도 1 내지 도 6의 교번하는 유전체 스택(214)은, 외부 영역(404) 내에 교번하는 도체/유전체 스택(210)을 포함하고 내부 영역(402) 내에 교번하는 유전체 스택(214)을 포함하는 교번하는 층 스택(216)이 된다. 제 2 유전체 층(234)을 도체 층(206)으로 대체하는 것은, 제 1 유전체 층(232)(예컨대, 실리콘 산화물)에 대해 선택적으로 제 2 유전체 층(234)(예컨대, 실리콘 질화물)을 습식 에칭하고 그 구조를 도체 층(206)(예컨대, W)으로 충진함으로써 수행될 수 있다. 도체 층(206)은 PVD, CVD, ALD, 임의의 다른 적합한 공정, 또는 이들의 임의의 조합에 의해 충진될 수 있다. 도체 층(206)은 W, Co, Cu, Al, 폴리실리콘, 규화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도체 재료를 포함할 수 있다. 게이트 대체 후, NAND 스트링(204)이 형성될 수 있는데, 이들 각각은 채널 구조(218), 에피택셜 플러그(224), 에칭 정지 플러그(226) 및 다수의 제어 게이트 및 선택적 게이트(예컨대, 주변 도체 층(206))를 포함할 수 있다.
방법(300)은 도 3에 도시된 바와 같이 슬릿 구조가 형성되는 동작 312로 진행한다. 도 7에 도시된 바와 같이, PVD, CVD, ALD, 임의의 다른 적합한 공정, 또는 이들의 임의의 조합에 의해 도체 재료를 슬릿에 충진(예컨대, 증착)함으로써 슬릿 구조(228)가 형성될 수 있다. 슬릿 구조(228)는 W, Co, Cu, Al, 폴리실리콘, 규화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도체 재료를 포함할 수 있다. 몇몇 실시예에서는, 절연 목적으로 교번하는 도체/유전체 스택(210) 내에서 슬릿 구조(228)의 도체 재료와 슬릿 구조(228)를 둘러싸는 도체 층(206) 사이에 유전체 층(예컨대, 실리콘 산화물 층)이 먼저 형성된다. 슬릿 구조(228)의 하단부는 도핑 영역(230)과 접촉할 수 있다. 몇몇 실시예에서, 슬릿 구조(228)는 기판(202)의 도핑 영역(230)에 의해 NAND 스트링(204)에 전기적으로 접속된 소스 컨택으로서 기능한다. 도 7에 도시된 바와 같이, 몇몇 실시예에 따라, (예컨대, 에칭 정지 플러그(226) 및 슬릿 구조(228)가 형성되는 유전체 층의 상단 표면 상에서) 각각의 슬릿 구조(228)의 상단부는 각각의 에칭 정지 플러그(226)의 상단부와 같은 높이가 된다.
방법(300)은 도 3에 도시된 바와 같이 복수의 제 1 컨택(예컨대, 로컬 컨택)이 형성되는 동작 314로 진행한다. 도 8에 도시된 바와 같이, ALD, CVD, PVD와 같은 하나 이상의 박막 증착 공정, 임의의 다른 적합한 공정, 또는 이들의 임의의 조합에 의해 유전체 층(802)이 형성될 수 있다. 유전체 층(802)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 먼저 (예컨대, 습식 에칭 및/또는 건식 에칭에 의해) 수직 개방부를 에칭하고, 이어서 ALD, CVD, PVD, 임의의 다른 적합한 공정, 또는 이들의 임의의 조합을 사용하여 개방부를 도체 재료로 충진함으로써, 유전체 층(802)을 통해 로컬 컨택(NAND 스트링 컨택(238), 게이트 슬릿 컨택(240) 및 상부 워드 라인 컨택(242-1)을 포함)이 형성될 수 있다. 로컬 컨택을 충진하는 데 사용된 도체 재료는 W, Co, Cu, Al, 폴리실리콘, 규화물, 또는 이들의 임의의 조합을 포함할 수 있지만 이에 제한되지 않는다. 몇몇 실시예에서는, 다른 도체 재료가 개방부 내에 충진되어 장벽 층, 접착 층 및/또는 시드 층으로서 기능한다. 로컬 컨택의 개방부를 형성하기 위한 유전체 층의 에칭은 상이한 재료에서의 에칭 정지에 의해 제어될 수 있다. 예를 들어, NAND 스트링 컨택(238)의 경우, 반도체 및/또는 금속 재료로 충진된 에칭 정지 층(226)은 채널 구조(218)로의 추가 에칭을 방지할 수 있다. 게이트 슬릿 컨택(240) 및 상부 워드 라인 컨택(242-1)에 대해, 유전체 층의 에칭은 슬릿 구조(228) 및 워드 라인(206)의 상단부에 도달할 때 정지될 수 있다.
도 8에 도시된 바와 같이, NAND 스트링 컨택(238), 슬릿 구조 컨택(240) 및 하나 이상의 상부 워드 라인 컨택(242-1)은 유전체 층(802)의 상단 표면에 가깝다(즉, 다른 워드 라인 컨택(242)에 비해 더 작은 길이를 가짐). NAND 스트링 컨택(238)의 하단부는 에칭 정지 플러그(226)의 상단부와 접촉할 수 있고, 슬릿 구조 컨택(240)의 하단부는 슬릿 구조(228)의 상단부와 접촉할 수 있다. 도 8은 또한 게이트 대체 후에 각 레벨에서 도체 층(206)을 갖는 계단 구조(212)를 도시한다. 각각의 상부 워드 라인 컨택(242-1)의 하단부는 계단 구조(212)의 한 레벨에서 대응하는 도체 층(206)(워드 라인)과 접촉할 수 있다.
로컬 컨택(NAND 스트링 컨택(238), 슬릿 구조 컨택(240) 및 상부 워드 라인 컨택(242-1) 포함)은 동일한 컨택 형성 공정에서 동시에 형성될 수 있다. 컨택 형성 공정은 다수의 공정, 예를 들어, 포토리소그래피, 에칭, 박막 증착 및 CMP를 포함할 수 있는 것으로 이해된다. 몇몇 실시예들에서, 컨택 형성 공정 내의 각각의 공정은 NAND 스트링 컨택(238), 슬릿 구조 컨택(240) 및 상부 워드 라인 컨택(242-1) 모두에 대해 한 번만 수행될 필요가 있다. 예를 들어, NAND 스트링 컨택(238), 슬릿 구조 컨택(240) 및 상부 워드 라인 컨택(242-1)의 모든 개방부에 대한 마스크를 패터닝하기 위해 단일 리소그래피 공정이 수행될 수 있고, NAND 스트링 컨택(238), 슬릿 구조 컨택(240) 및 상부 워드 라인 컨택(242-1)의 모든 개방부를 에칭하기 위해 단일 에칭 공정이 수행될 수 있으며, NAND 스트링 컨택(238), 슬릿 구조 컨택(240) 및 상부 워드 라인 컨택(242-1)의 모든 개방부를 동일한 도체 재료로 충진하기 위해 단일 증착 공정이 수행될 수 있다.
도 9에 도시된 바와 같이, 몇몇 실시예에서, 제 1 로컬 컨택 세트(도 8에 도시된 바와 같이 NAND 스트링 컨택(238), 슬릿 구조 컨택(240) 및 상부 워드 라인 컨택(242-1)을 포함함)를 형성한 후, 기판(202)에 가까운(즉, 상부 워드 라인 컨택(242-1)에 비해 더 큰 길이를 갖는) TAC(236) 및 하부 워드 라인 컨택(242-2)을 포함하는제 2 로컬 컨택 세트가 형성된다. TAC(236) 및 하부 워드 라인 컨택(242-2)은, 먼저 (예컨대, 습식 에칭 및/또는 건식 에칭에 의해) 수직 개방부를 에칭하고, 이어서 ALD, CVD, PVD, 임의의 다른 적합한 공정, 또는 이들의 임의의 조합을 사용하여 개방부를 도체 재료로 충진함으로써, 유전체 층(802)을 통해 형성될 수 있다. 로컬 컨택을 충진하는 데 사용되는 도체 재료는 W, Co, Cu, Al, 폴리실리콘, 규화물, 또는 이들의 임의의 조합을 포함할 수 있지만 이에 제한되지 않는다. 몇몇 실시예에서는, 다른 도체 재료가 또한 개방부를 충진하는 데 사용되어 장벽 층, 접착 층 및/또는 시드 층으로서 기능한다.
TAC(236)는 교번하는 유전체 스택(214)의 전체 두께를 통해 에칭함으로써 형성될 수 있다. 교번하는 유전체 스택(214)은 실리콘 산화물 및 실리콘 질화물과 같은 교번하는 유전체 층을 포함하기 때문에, TAC(236)의 개방부는 유전체 재료의 깊은 에칭에 의해(예컨대, 깊은 반응성 이온 에칭(DRIE) 공정 또는 임의의 다른 적합한 이방성 에칭 공정에 의해) 형성될 수 있다. 몇몇 실시예에서, TAC(236)는 게이트 대체 후에 형성되지만, 게이트 대체 공정에 의해 영향을 받지 않는(교번하는 도체/유전체 스택(210)으로 바뀌지 않는) 교번하는 유전체 스택(214)의 영역을 확보함으로써 TAC(236)는 여전히 (어떠한 도체 층도 통하지 않고) 유전체 층을 통해 형성되는데, 이는 제조 공정을 단순화하고 비용을 절감한다. 또한, TAC(236)는 게이트 대체 후에도 비교적 용이하게 형성될 수 있기 때문에, TAC(236)는 동일한 컨택 형성 공정에서 다른 로컬 컨택의 일부 또는 전부와 함께 형성되어 제조 복잡성 및 비용을 추가로 감소시킬 수 있다.
몇몇 실시예에서, TAC(236)의 하단부는 기판(202)과 접촉할 수 있다. 도 9에 도시된 바와 같이, TAC(236)는 기판(202)의 적어도 일부를 통해 더 연장될 수 있다. 각각의 하부 워드 라인 컨택(242-2)의 하단부는 계단 구조(212)의 한 레벨에서 대응하는 도체 층(206)(워드 라인)과 접촉할 수 있다. 모든 로컬 컨택(도 8 및 도 9에서 형성된 제 1 및 제 2 로컬 컨택 세트 모두를 포함함)의 상단부는 유전체 층(802)의 상단 표면에서 서로 같은 높이가 된다. 제 2 로컬 컨택 세트(TAC(236) 및 상부 워드 라인 컨택(242-2)을 포함함)는 제 1 로컬 컨택 세트의 형성 후에 동일한 컨택 형성 공정에서 동시에 형성될 수 있다. 즉, 모든 로컬 컨택(제 1 및 제 2 로컬 컨택 세트를 모두 포함함)은 도 8 및 도 9에 도시된 바와 같은 2개의 컨택 형성 공정에서 형성될 수 있다.
몇몇 실시예에서, 모든 로컬 컨택(제 1 및 제 2 로컬 컨택 세트를 모두 포함함)은 단일 컨택 형성 공정에서 동시에 형성될 수 있는 것으로 이해된다. 즉, 도 8 및 도 9에 도시된 2개의 컨택 형성 공정은 단일 컨택 형성 공정으로 결합될 수 있다. 몇몇 실시예에서, 컨택 형성 공정 내의 각각의 공정은 NAND 스트링 컨택(238), 슬릿 구조 컨택(240), TAC(236), 상부 워드 라인 컨택(242-1) 및 하부 워드 라인 컨택(242-2) 모두에 대해 한 번만 수행될 필요가 있다. 예를 들어, NAND 스트링 컨택(238), 슬릿 구조 컨택(240), TAC(236), 및 상부 및 하부 워드 라인 컨택(242-1 및 242-2)의 모든 개방부에 대한 마스크를 패터닝하기 위해 단일 리소그래피 공정이 수행될 수 있고, NAND 스트링 컨택(238), 슬릿 구조 컨택(240), TAC(236), 및 상부 및 하부 워드 라인 컨택(242-1 및 242-2)의 모든 개방부를 에칭하기 위해 단일 에칭 공정이 수행될 수 있으며, NAND 스트링 컨택(238), 슬릿 구조 컨택(240), TAC(236), 및 상부 및 하부 워드 라인 컨택(242-1 및 242-2)의 모든 개방부를 동일한 도체 재료로 충진하기 위해 단일 증착 공정이 수행될 수 있다.
방법(300)은 도 3에 도시된 바와 같이 컨택 층 내에 복수의 제 2 컨택이 형성되는 동작 316으로 진행한다. 도 10에 도시된 바와 같이, 컨택 층(244)(유전체 층(1002) 및 컨택(248)을 포함함)은 유전체 층(802) 위에 형성된다. 각각의 컨택(248)의 상단부는 유전체 층(1002)의 상단 표면에서 서로 같은 높이가 되고, 각각의 컨택(248)의 하단부는 유전체 층(1002)의 하단 표면에서 서로 같은 높이가 될 수 있다. 유전체 층(1002)은 ALD, CVD, PVD, 임의의 다른 적합한 공정, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 형성될 수 있다. 유전체 층(1002)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 컨택(248)은, 먼저 (예컨대, 습식 에칭 및/또는 건식 에칭에 의해) 수직 개방부를 에칭하고, 이어서 개방부를 ALD, CVD, PVD, 임의의 다른 적합한 공정, 또는 임의의 조합을 사용하여 도체 재료로 충진함으로써, 유전체 층(1002)을 통해 형성될 수 있다. 컨택(248)을 충진하는 데 사용되는 도체 재료는 W, Co, Cu, Al, 폴리실리콘, 규화물, 또는 이들의 임의의 조합을 포함할 수 있지만 이에 제한되지 않는다. 몇몇 실시예에서는, 다른 도체 재료가 개방부를 충진하는 데 사용되어, 장벽 층, 접착 층 및/또는 시드 층으로서 기능한다.
도 10에 도시된 바와 같이, 각각의 컨택(248)의 하단부는 대응하는 로컬 컨택, 예를 들어, NAND 스트링 컨택(238), 슬릿 구조 컨택(240), TAC(236) 또는 워드 라인 컨택(242)의 상단부와 접촉할 수 있다. 몇몇 실시예에서, 컨택 층(244) 내의 컨택(248)은 동일한 컨택 형성 공정에서 동시에 형성될 수 있다. 몇몇 실시예에서, 각각의 컨택(248)은 비아이고, 컨택 층(244)은 3D 메모리 디바이스(200)의 상호접속 구조의 "V0" 레벨로 지칭될 수 있다.
방법(300)은 도 3에 도시된 바와 같이 상호접속 도체 층 내에 복수의 제 3 컨택이 형성되는 동작 318로 진행한다. 도 10에 도시된 바와 같이, 상호접속 도체 층(246)(유전체 층(1004) 및 컨택(250)을 포함함)은 컨택 층(244) 위에 형성된다. 각각의 컨택(250)의 상단부는 유전체 층(1004)의 상단 표면에서 서로 같은 높이가 될 수 있고, 각각의 컨택(250)의 하단부는 유전체 층(1004)의 하단 표면에서 서로 같은 높이가 될 수 있다. 유전체 층(1004)은 ALD, CVD, PVD, 임의의 다른 적합한 공정, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 형성될 수 있다. 유전체 층(1004)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 컨택(250)은, 먼저 (예컨대, 습식 에칭 및/또는 건식 에칭에 의해) 수직 개방부를 에칭하고, 이어서 ALD, CVD, PVD, 임의의 다른 적합한 공정, 또는 이들의 임의의 조합을 사용하여 개방부를 도체 재료로 충진함으로써, 유전체 층(1004)을 통해 형성될 수 있다. 컨택(250)을 충진하는 데 사용된 도체 재료는 W, Co, Cu, Al, 폴리실리콘, 규화물, 또는 이들의 임의의 조합을 포함할 수 있지만 이에 제한되지 않는다. 몇몇 실시예에서는, 다른 도체 재료가 개방부를 충진하는 데 사용되어, 장벽 층, 접착 층 및/또는 시드 층으로서 기능한다.
도 10에 도시된 바와 같이, 각각의 컨택(250)의 하단부는 컨택 층(244) 내의 대응하는 컨택(248)의 상단부와 접촉할 수 있으므로, 각각의 컨택(250)은 NAND 스트링(204), 슬릿 구조(228), 기판(202) 및 워드 라인(206)과 같은 대응하는 메모리 어레이 구조에 전기적으로 접속될 수 있다. 몇몇 실시예에서, 상호접속 도체 층(246) 내의 모든 컨택(250)은 동일한 컨택 형성 공정에서 동시에 형성될 수 있다. 몇몇 실시예에서, 각각의 컨택(250)은 상호접속 라인이고, 상호접속 도체 층(246)은 3D 메모리 디바이스(200)의 상호접속 구조의 "M0" 레벨로 지칭될 수 있다. 몇몇 실시예에서, 컨택(248) 및 컨택(250)은 Cu 컨택을 형성하기 위한 이중 다마신 공정(dual damascene process)과 같은 단일 컨택 형성 공정에서 형성된다. 그럼에도 불구하고, 도 8 및 도 9에 도시된 바와 같이, 로컬 컨택 및 컨택(248 및 250)을 포함하는 상호접속 구조는 제한된 수의 제조 단계로 형성되어 제작 복잡성 및 비용을 감소시킬 수 있다.
도 11은 본 개시의 몇몇 실시예에 따른, 3D 메모리 디바이스를 형성하기 위한 예시적인 방법(1100)의 흐름도이다. 도 11에 설명된 3D 메모리 디바이스의 예는 도 2에 도시된 3D 메모리 디바이스(200)이다. 방법(1100)에 도시된 동작들은 완전한 것이 아니며, 도시된 동작들 중 임의의 동작 전, 후 또는 사이에 다른 동작이 또한 수행될 수 있음이 이해되어야 한다.
도 11을 참조하면, 방법(1100)은 교번하는 도체/유전체 스택이 형성되는 동작 1102에서 시작한다. 교번하는 도체/유전체 스택은 계단 구조를 포함할 수 있다. 방법(1100)은 NAND 스트링 및 슬릿 구조가 형성되는 동작 1104으로 진행한다. NAND 스트링 및 슬릿 구조의 각각은 교번하는 도체/유전체 스택을 통해 수직으로 연장될 수 있다. 방법(1100)은 각각의 제 1 컨택의 각각의 제 1 단부에서 같은 높이가 되는 복수의 제 1 컨택(예컨대, 로컬 컨택)이 형성되는 동작 1106으로 진행한다. 계단 구조 내의 교번하는 도체/유전체 스택의 제 1 도체 층, NAND 스트링 및 슬릿 구조의 각각은 복수의 제 1 컨택의 각각의 제 2 단부와 접촉한다. 방법(1100)은 복수의 제 2 컨택을 포함하는 컨택 층이 형성되는 동작 1108로 진행한다. 복수의 제 2 컨택은 각각의 제 2 컨택의 각각의 제 1 단부 및 각각의 제 2 단부에서 서로 같은 높이가 될 수 있다. 복수의 제 2 컨택의 각각은 복수의 제 1 컨택의 각각과 접촉할 수 있다. 방법(1100)은 복수의 상호접속 라인(예컨대, 비트 라인)을 포함하는 상호접속 도체 층이 형성되는 동작 1110으로 진행한다. 복수의 제 2 컨택의 각각은 복수의 상호접속 라인의 각 라인과 접촉할 수 있다.
도 12는 본 개시의 몇몇 실시예에 따른, 3D 메모리 디바이스를 형성하기 위한 다른 예시적인 방법(1200)의 흐름도이다. 도 12에 설명된 3D 메모리 디바이스의 예는 도 2에 도시된 3D 메모리 디바이스(200)이다. 방법(1200)에 도시된 동작들은 완전한 것이 아니며, 도시된 동작들 중 임의의 동작 전, 후 또는 사이에 다른 동작이 또한 수행될 수 있음이 이해되어야 한다.
도 12를 참조하면, 방법(1200)은 교번하는 층 스택이 기판 상에 형성되는 동작 1202에서 시작된다. 방법(1200)은 장벽 구조가 형성되는 동작 1204로 진행한다. 장벽 구조는 교번하는 층 스택을 통해 수직으로 연장되므로, 교번하는 층 스택은, 복수의 유전체 층 페어를 포함하는 교번하는 유전체 스택과, 복수의 도체/유전체 층 페어를 포함하는 교번하는 도체/유전체 스택으로 측 방향으로 분리될 수 있다. 방법(1200)은 NAND 스트링이 형성되는 동작 1206으로 진행한다. NAND 스트링은 교번하는 도체/유전체 스택을 통해 수직으로 연장될 수 있다. 방법(1200)은 제 1 컨택이 형성되는 동작 1208로 진행한다. 제 1 컨택은 2개의 단부를 포함할 수 있는데, 그 중 하나는 NAND 스트링과 접촉할 수 있다. 방법(1200)은 TAC가 형성되는 동작 1210으로 진행한다. TAC는 교번하는 유전체 스택을 통해 수직으로 연장될 수 있다. TAC는 제 1 컨택의 단부와 같은 높이가 되는 단부를 포함할 수 있다.
본 개시에 따른 다양한 실시예는 메모리 어레이에 대한 상호접속 구조를 갖는 3D 메모리 디바이스를 제공한다. 상호접속 구조는 다양한 메모리 어레이 구조(예컨대, NAND 스트링, 게이트 라인 슬릿, 워드 라인 등)에 대한 컨택이 제한된 수의 단계(예컨대, 단일 단계 또는 2 단계)로 제조될 수 있게 하므로, 공정 복잡성 및 제조 비용을 감소시킬 수 있다. 몇몇 실시예에서, 여기에 개시된 상호접속 구조는 상단 상호접속 도체 층 내에 비트 라인을 포함하는데, 이는 상이한 기판 상에 형성된 어레이 디바이스와 주변 디바이스가 마주보는 방식으로 하이브리드 본딩에 의해 결합되는 3D 메모리 아키텍처에 적합하다.
또한, 본 명세서에 개시된 상호접속 구조는, 스택 어레이 디바이스와 주변 디바이스 사이에 (예컨대, 전력 버스 및 금속 라우팅을 위해) 수직 상호접속을 제공하여 금속 레벨을 감소시키고 다이 크기를 축소시키는 TAC를 포함할 수 있다. 몇몇 실시예에서, 여기에 개시된 상호접속 구조 내의 TAC는, 교번하는 도체 및 유전체 층의 스택에 비해 보다 쉽게 에칭되어 관통 홀을 형성할 수 있는 교번하는 유전체 층의 스택을 통해 형성된다.
몇몇 실시예에서, NAND 메모리 디바이스는, 기판과, 계단 구조를 포함하는 기판 상의 교번하는 층 스택과, 교번하는 층 스택을 통해 수직으로 연장되는 장벽 구조를 포함한다. 교번하는 층 스택은, 적어도 장벽 구조에 의해 측 방향으로 둘러싸인 복수의 유전체 층 페어를 포함하는 교번하는 유전체 스택과, 복수의 도체/유전체 층 페어를 포함하는 교번하는 도체/유전체 스택을 포함한다. 메모리 디바이스는, 교번하는 도체/유전체 스택을 통해 각각 수직으로 연장되는 채널 구조 및 슬릿 구조와, 채널 구조의 단부 상의 에칭 정지 층과, 복수의 제 1 컨택을 더 포함한다. 계단 구조, 에칭 정지 층 및 슬릿 구조 내의 각각의 도체 층은 복수의 제 1 컨택의 각 컨택과 접촉한다.
몇몇 실시예에서, 3D 메모리 디바이스는, 기판과, 기판 상의 계단 구조를 포함하는 교번하는 도체/유전체 스택과, 교번하는 도체/유전체 스택을 통해 각각 수직으로 연장되는 NAND 스트링 및 슬릿 구조와, 각각의 제 1 컨택의 각각의 제 1 단부에서 서로 같은 높이가 되는 복수의 제 1 컨택을 포함한다. 계단 구조 내의 교번하는 도체/유전체 스택의 도체 층, NAND 스트링 및 슬릿 구조의 각각은 복수의 제 1 컨택의 각각의 제 2 단부와 접촉한다.
몇몇 실시예에서, 3D 메모리 디바이스는, 기판과, 기판 상의 교번하는 층 스택과, 교번하는 층 스택을 통해 수직으로 연장되는 장벽 구조를 포함한다. 장벽 구조는 교번하는 층 스택을, 복수의 유전체 층 페어를 포함하는 교번하는 유전체 스택과, 복수의 도체/유전체 층 페어를 포함하는 교번하는 도체/유전체 스택으로 측 방향으로 분리한다. 메모리 디바이스는, 교번하는 도체/유전체 스택을 통해 수직으로 연장되는 NAND 스트링과, 교번하는 유전체 스택을 통해 수직으로 연장되는 TAC와, TAC의 제 1 단부와 같은 높이가 되는 1 단부 및 NAND 스트링과 접촉하는 제 2 단부를 포함하는 제 1 컨택을 더 포함한다.
몇몇 실시예에서, NAND 메모리 디바이스를 형성하는 방법이 개시된다. 교번하는 유전체 스택이 기판 상에 형성된다. 교번하는 유전체 스택은 복수의 유전체 층 페어를 포함하는데, 이들 각각은 제 1 유전체 층 및 제 1 유전체 층과 상이한 제 2 유전체 층을 포함한다. 교번하는 유전체 스택 내에는 제 1 계단 구조가 형성된다. 교번하는 유전체 스택을 통해 각각 수직으로 연장되는 채널 구조 및 장벽 구조가 형성된다. 장벽 구조는 교번하는 유전체 스택을, 적어도 장벽 구조에 의해 측 방향으로 둘러싸인 제 1 부분과, 제 1 계단 구조를 포함하는 제 2 부분으로 분리한다. 채널 구조의 상단부 상에는 에칭 정지 층이 형성된다. 슬릿이 형성된다. 교번하는 유전체 스택의 제 2 부분 내의 제 1 유전체 층은 슬릿을 통해 도체 층으로 대체되어 복수의 도체/유전체 층 페어를 포함하는 교번하는 도체/유전체 스택을 형성한다. 슬릿 구조는 슬릿 내에 도체를 증착함으로써 형성된다. 복수의 제 1 컨택이 형성된다. 제 1 계단 구조 내의 교번하는 도체/유전체 스택의 제 1 도체 층, 에칭 정지 층 및 슬릿 구조의 각각은 복수의 제 1 컨택 중 하나와 접촉한다.
몇몇 실시예에서, 3D 메모리 디바이스를 형성하는 방법이 개시된다. 계단 구조를 포함하는 교번하는 도체/유전체 스택이 형성된다. 교번하는 도체/유전체 스택을 통해 각각 수직으로 연장되는 NAND 스트링 및 슬릿 구조가 형성된다. 각각의 제 1 컨택의 각각의 제 1 단부에서 서로 같은 높이가 되는 복수의 제 1 컨택이 형성된다. 계단 구조 내의 교번하는 도체/유전체 스택의 제 1 도체 층, NAND 스트링 및 슬릿 구조의 각각은 복수의 제 1 컨택의 각각의 제 2 단부와 접촉한다.
몇몇 실시예에서, 3D 메모리 디바이스를 형성하는 방법이 개시된다. 교번하는 층 스택이 기판 상에 형성된다. 교번하는 층 스택을 통해 수직으로 연장되는 장벽 구조가 형성되어, 교번하는 층 스택은, 복수의 유전체 층 페어를 포함하는 교번하는 유전체 스택과, 복수의 도체/유전체 층 페어를 포함하는 교번하는 도체/유전체 스택으로 측 방향으로 분리된다. 교번하는 도체/유전체 스택을 통해 수직으로 연장되는 NAND 스트링이 형성된다. NAND 스트링과 접촉하는 제 1 단부 및 제 2 단부를 포함하는 제 1 컨택이 형성된다. 교번하는 유전체 스택을 통해 수직으로 연장되는 TAC가 형성된다. TAC는 제 1 컨택의 제 1 단부와 같은 높이가 되는 제 1 단부를 포함한다.
특정 실시예의 전술한 설명은 본 개시의 일반적 특성을 충분히 나타낼 것이므로 당업자는 본 기술분야의 지식을 적용함으로써, 다양한 애플리케이션을 위해 본 개시의 일반적 개념을 벗어나지 않으면서 과도한 실험 없이 이러한 특정 실시예를 쉽게 수정하고/하거나 조정할 수 있을 것이다. 따라서, 이러한 조정 및 수정은, 여기에 제시된 교시 및 지침에 기초하여, 개시된 실시예의 균등물의 의미 및 범위 내에 있도록 의도된다. 여기에서의 문구 또는 용어는 설명의 목적을 위한 것이지 제한하려는 것이 아니므로, 본 명세서의 용어 또는 문구는 교시 및 지침의 관점에서 당업자에 의해 해석되어야 함이 이해되어야 한다.
본 개시의 실시예는 특정 기능들 및 그 관계의 구현을 도시한 기능적 빌딩 블록의 도움으로 설명되었다. 이들 기능적 빌딩 블록의 경계는 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 특정 기능들 및 그 관계가 적절히 수행되는 한 다른 경계가 정의될 수 있다.
개요 및 요약 섹션은 본 발명자(들)에 의해 고려되는 본 개시의 하나 이상의 그러나 전부는 아닌 예시적인 실시예를 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구범위를 어떠한 방식으로도 제한하려는 것이 아니다.
본 개시의 폭 및 범위는 전술한 예시적인 실시예 중 어떠한 것에 의해서도 제한되어서는 안되며, 다음의 청구범위 및 그 균등물에 따라서만 정의되어야 한다.

Claims (53)

  1. 3 차원(3D) NAND 메모리 디바이스로서,
    기판과,
    기판 상의 교번하는 층 스택 － 상기 교번하는 층 스택은 계단 구조를 포함함 － 과,
    상기 교번하는 층 스택을 통해 수직으로 연장되는 장벽 구조 － 상기 교번하는 층 스택은 (i) 적어도 상기 장벽 구조에 의해 측 방향으로 둘러싸인 복수의 유전체 층 페어(pair)를 포함하는 교번하는 유전체 스택과, (ii) 복수의 도체/유전체 층 페어를 포함하는 교번하는 도체/유전체 스택을 포함함 － 와,
    상기 교번하는 도체/유전체 스택을 통해 각각 수직으로 연장되는 채널 구조 및 슬릿 구조와,
    상기 채널 구조의 단부 상의 에칭 정지 층과,
    복수의 제 1 컨택(contact) － (i) 상기 계단 구조 내의 상기 교번하는 도체/유전체 스택의 도체 층, (ii) 상기 에칭 정지 층, 및 (iii) 상기 슬릿 구조의 각각은, 상기 복수의 제 1 컨택 중 하나와 접촉함 － 을 포함하는
    3D NAND 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 에칭 정지 층은 폴리실리콘, 티타늄, 티타늄 질화물 및 텅스텐 중 하나 이상을 포함하는
    3D NAND 메모리 디바이스.
  3. 제 1 항에 있어서,
    상기 장벽 구조는 실리콘 산화물 및 실리콘 질화물을 포함하는
    3D NAND 메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 교번하는 도체/유전체 스택을 통해 수직으로 연장되는 더미 채널 구조를 더 포함하는
    3D NAND 메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 복수의 유전체 층 페어의 각각은 실리콘 산화물 층 및 실리콘 질화물 층을 포함하고, 상기 복수의 도체/유전체 층 페어의 각각은 금속 층 및 실리콘 산화물 층을 포함하는
    3D NAND 메모리 디바이스.
  6. 제 1 항에 있어서,
    상호접속 도체 층과, 복수의 제 2 컨택을 포함하는 컨택 층을 더 포함하되, (i) 상기 계단 구조 내의 상기 교번하는 도체/유전체 스택의 도체 층, (ii) 상기 채널 구조, 및 (iii) 상기 슬릿 구조의 각각은, 대응하는 제 1 컨택 및 상기 복수의 제 2 컨택의 각 컨택에 의해 상기 상호접속 도체 층에 전기적으로 접속되는
    3D NAND 메모리 디바이스.
  7. 제 1 항에 있어서,
    적어도 상기 장벽 구조에 의해 측 방향으로 둘러싸인 상기 교번하는 유전체 스택을 통해 수직으로 연장되는 제 3 컨택을 더 포함하는
    3D NAND 메모리 디바이스.
  8. 3 차원(3D) NAND 메모리 디바이스를 형성하는 방법으로서,
    기판 상에, 복수의 유전체 층 페어를 포함하는 교번하는 유전체 스택을 형성하는 단계 － 상기 복수의 유전체 층 페어의 각각은 제 1 유전체 층 및 상기 제 1 유전체 층과 상이한 제 2 유전체 층을 포함함 － 와,
    상기 교번하는 유전체 스택 내에 제 1 계단 구조를 형성하는 단계와,
    상기 교번하는 유전체 스택을 통해 각각 수직으로 연장되는 채널 구조 및 장벽 구조를 형성하는 단계 － 상기 장벽 구조는 상기 교번하는 유전체 스택을, 적어도 상기 장벽 구조에 의해 측 방향으로 둘러싸인 제 1 부분과, 상기 제 1 계단 구조를 포함하는 제 2 부분으로 분리함 － 와,
    상기 채널 구조의 상단부에 에칭 정지 층을 형성하는 단계와,
    슬릿을 형성하고, 상기 슬릿을 통해 상기 교번하는 유전체 스택의 상기 제 2 부분 내의 제 1 유전체 층을 도체 층으로 대체하여 복수의 도체/유전체 층 페어를 포함하는 교번하는 도체/유전체 스택을 형성하는 단계와,
    상기 슬릿 내에 도체를 증착함으로써 슬릿 구조를 형성하는 단계와,
    복수의 제 1 컨택을 형성하는 단계 － (i) 상기 제 1 계단 구조 내의 상기 교번하는 도체/유전체 스택의 제 1 도체 층, (ii) 상기 에칭 정지 층, 및 (iii) 상기 슬릿 구조의 각각은, 상기 복수의 제 1 컨택 중 하나와 접촉함 － 를 포함하는
    방법.
  9. 제 8 항에 있어서,
    복수의 제 2 컨택을 형성하는 단계를 더 포함하되, 상기 복수의 제 2 컨택 중 하나는 적어도 상기 장벽 구조에 의해 측 방향으로 둘러싸인 상기 교번하는 유전체 스택의 제 1 부분을 통해 수직으로 연장되고, 상기 복수의 제 2 컨택 중 다른 하나는 상기 제 1 계단 구조 내의 상기 교번하는 도체/유전체 스택의 제 2 도체 층과 접촉하는
    방법.
  10. 제 9 항에 있어서,
    복수의 제 3 컨택을 포함하는 컨택 층과, 상기 컨택 층 위의 상호접속 도체 층을 더 포함하되, 상기 (i) 상기 제 1 계단 구조 내의 상기 교번하는 도체/유전체 스택의 제 1 도체 층, (ii) 상기 채널 구조, 및 (iii) 상기 슬릿 구조의 각각은, 대응하는 제 1 컨택 및 상기 복수의 제 3 컨택의 각 컨택에 의해 상기 상호접속 도체 층에 전기적으로 접속되는
    방법.
  11. 제 8 항에 있어서,
    상기 슬릿을 형성하기 전에, 상기 기판 내에 도핑 영역을 형성하는 단계를 더 포함하되, 상기 슬릿 구조는 상기 도핑 영역과 접촉하는
    방법.
  12. 제 8 항에 있어서,
    상기 장벽 구조에 인접한 상기 교번하는 유전체 스택 내에 제 2 계단 구조를 형성하는 단계를 더 포함하는
    방법.
  13. 3 차원(3D) 메모리 디바이스로서,
    기판과,
    기판 상의 교번하는 도체/유전체 스택 － 상기 교번하는 도체/유전체 스택은 계단 구조를 포함함 － 과,
    상기 교번하는 도체/유전체 스택을 통해 각각 수직으로 연장되는 NAND 스트링 및 슬릿 구조와,
    복수의 제 1 컨택 － 상기 복수의 제 1 컨택은 각각의 제 1 컨택의 각각의 제 1 단부에서 서로 같은 높이가 되고(flush), (i) 상기 계단 구조 내의 상기 교번하는 도체/유전체 스택의 도체 층, (ii) 상기 NAND 스트링, 및 (iii) 상기 슬릿 구조의 각각은, 상기 복수의 제 1 컨택의 각각의 제 2 단부와 접촉함 - 과,
    복수의 제 2 컨택을 포함하는 컨택 층 - 상기 복수의 제 2 컨택은 각각의 제 2 컨택의 각각의 제 1 단부 및 각각의 제 2 단부에서 서로 같은 높이가 되고, 상기 복수의 제 2 컨택의 각각은 상기 복수의 제 1 컨택의 각 컨택과 접촉함 - 과,
    복수의 상호접속 라인을 포함하는 상호접속 도체 층 - 상기 복수의 제 2 컨택의 각각은 상기 복수의 상호접속 라인의 각 라인과 접촉함 - 을 포함하는
    3D 메모리 디바이스.
  14. 삭제
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  16. 제 13 항에 있어서,
    상기 복수의 상호접속 라인은, 대응하는 제 1 컨택 및 대응하는 제 2 컨택에 의해 상기 NAND 스트링에 전기적으로 접속된 비트 라인을 포함하는
    3D 메모리 디바이스.
  17. 제 13 항에 있어서,
    장벽 구조와,
    상기 장벽 구조에 의해 상기 교번하는 도체/유전체 스택으로부터 측 방향으로 분리된 교번하는 유전체 스택을 더 포함하는
    3D 메모리 디바이스.
  18. 제 17 항에 있어서,
    상기 복수의 제 1 컨택은 상기 교번하는 유전체 스택을 통해 수직으로 연장되는 관통 어레이 컨택(through array contact: TAC)을 포함하는
    3D 메모리 디바이스.
  19. 제 13 항에 있어서,
    상기 NAND 스트링은 대응하는 제 1 컨택과 접촉하는 플러그를 포함하는
    3D 메모리 디바이스.
  20. 제 19 항에 있어서,
    상기 플러그는 폴리실리콘과 금속 중 적어도 하나를 포함하는
    3D 메모리 디바이스.
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