KR20220017027A - 반도체 장치 - Google Patents

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KR20220017027A
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임태수
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판 상에 제공되며, 회로 소자들을 포함하는 주변 회로 영역, 상기 주변 회로 영역 상에 배치되는 제2 기판 상에 제공되며, 교대로 적층되는 게이트 전극들 및 층간 절연층들을 포함하는 적층 구조물, 상기 적층 구조물을 관통하며 채널층을 포함하는 채널 구조물, 상기 적층 구조물을 관통하는 분리 구조물, 상기 분리 구조물은 제1 분리 패턴 및 상기 제1 분리 패턴과 나란하게 배치되는 한 쌍의 제2 분리 패턴들을 포함하고, 상기 한 쌍의 제2 분리 패턴들 사이에 배치되며, 상기 제2 기판을 관통하는 하부 관통 절연층, 상기 하부 관통 절연층 상에 교대로 적층된 상기 층간 절연층들 및 희생 절연층들을 포함하는 관통 영역, 및 상기 관통 영역을 관통하여 연장되며 상기 주변 회로 영역의 상기 회로 소자들과 전기적으로 연결되는 관통 콘택 플러그들을 포함하고, 상기 희생 절연층들은 상기 게이트 전극들과 마주하는 측면들을 갖고, 상기 제1 분리 패턴의 단부는 상기 측면들의 적어도 일부보다 상기 관통 영역을 향하여 돌출된다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
반도체 장치{SEMICONDUCTOR DEVICES}
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 상에 제공되며, 회로 소자들을 포함하는 주변 회로 영역, 상기 주변 회로 영역 상에 배치되는 제2 기판 상에 제공되며, 상기 제2 기판의 제1 영역에서 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제2 기판의 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들 및 상기 게이트 전극들과 교대로 적층되는 층간 절연층들을 포함하는 적층 구조물, 상기 적층 구조물을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물, 상기 적층 구조물을 관통하며 상기 제1 방향에 수직한 제2 방향으로 연장되는 분리 구조물, 상기 분리 구조물은 제1 분리 패턴 및 상기 제1 분리 패턴과 평행하게 배치되는 한 쌍의 제2 분리 패턴들을 포함하고, 상기 한 쌍의 제2 분리 패턴들 사이에 배치되며, 상기 제2 기판을 관통하는 하부 관통 절연층, 상기 하부 관통 절연층 상에 교대로 적층된 상기 층간 절연층들 및 희생 절연층들을 포함하는 관통 영역, 및 상기 관통 영역을 관통하여 상기 제1 방향으로 연장되며 상기 주변 회로 영역의 상기 회로 소자들과 전기적으로 연결되는 관통 콘택 플러그들을 포함하고, 상기 희생 절연층들은 상기 게이트 전극들과 마주하는 측면들을 갖고, 상기 제1 분리 패턴의 단부는 상기 측면들의 적어도 일부보다 상기 관통 영역을 향하여 돌출될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들 상의 제2 기판 상에 배치되고, 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 제2 기판을 관통하는 하부 관통 절연층 상에 배치되고, 상기 제1 방향을 따라 서로 이격되어 적층되고, 상기 게이트 전극들과 마주하는 측면들을 갖는 희생 절연층들, 상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물들, 상기 게이트 전극들을 관통하고, 제1 방벽 패턴 및 상기 제1 방벽 패턴으로부터 상기 제1 방향에 수직한 제2 방향으로 연장되는 제1 패턴 부분을 포함하는 제1 분리 패턴, 및 상기 게이트 전극들을 관통하며, 상기 제1 분리 패턴과 평행하게 배치되고 상기 제2 방향으로 연장되는 제2 분리 패턴을 포함하고, 상기 희생 절연층들의 상기 측면들 중 적어도 일부는 상기 제1 분리 패턴의 상기 제1 방벽 패턴과 상기 제1 및 제2 방향에 수직한 제3 방향에서 중첩할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들 상의 제2 기판 상에 배치되며, 상기 제2 기판의 제1 영역에서 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제2 기판의 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물들, 상기 제2 기판의 상기 제2 영역에서 상기 게이트 전극들을 관통하는 제1 방벽 패턴들 및 제2 방벽 패턴들, 상기 제2 기판의 상기 제2 영역에서 상기 제2 기판을 관통하는 하부 관통 절연층, 및 상기 하부 관통 절연층 상에 교대로 적층된 희생 절연층들 및 층간 절연층들을 포함하는 절연 영역, 및 상기 절연 영역을 관통하여 상기 제1 방향으로 연장되며 상기 회로 소자들과 전기적으로 연결되는 관통 콘택 플러그들을 포함하고, 상기 절연 영역은 평행하게 연장되는 제2 방벽 패턴들 사이에 배치되고, 상기 제1 방벽 패턴들은 상기 제2 방벽 패턴들과 이격되고, 상기 절연 영역의 상기 희생 절연층들은 상기 제1 및 제2 방벽 패턴들 중 적어도 하나와 직접 접촉할 수 있다.
분리 영역들을 형성할 개구부 내에 방벽 패턴을 배치함으로써, 개구부를 통해 식각제가 전달되는 수평 거리를 조절하여, 게이트 전극을 형성하는 도전성 물질의 언필(unfill) 문제를 개선하고, 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 3 및 도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 5a, 도 5b, 및 도 5c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 6a, 도 6b, 도 6c, 및 도 6d는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 단면도들이다.
도 7, 도 8a, 및 도 8b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 평면도들이다.
도 9a, 도 9b, 도 9c, 도 9d, 도 9e, 도 9f, 및 도 9g는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 및 도 15는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 16a, 도 16b, 및 도 16c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 평면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 입출력 버퍼(35), 제어 로직(36), 및 전압 발생기(37)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(34)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
로우 디코더(32)는 입력된 어드레스(ADDR)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(32)는 제어 로직(36)의 제어에 응답하여 전압 발생기(37)로부터 발생된 워드 라인 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
페이지 버퍼(34)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)와 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 상기 컬럼 디코더는 메모리 셀 어레이(20)의 비트 라인들(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
입출력 버퍼(35)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(34)에 전달하고, 읽기 동작 시 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다. 입출력 버퍼(35)는 입력되는 어드레스 또는 명령어를 제어 로직(36)에 전달할 수 있다.
제어 로직(36)은 로우 디코더(32) 및 페이지 버퍼(34)의 동작을 제어할 수 있다. 제어 로직(36)은 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(36)은 상기 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
전압 발생기(37)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성할 수 있다. 전압 발생기(37)에 의해서 생성되는 전압은 로우 디코더(32)를 통해서 메모리 셀 어레이(20)에 전달될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 2를 참조하면, 예시적인 실시예들에 따른 반도체 장치(100)는 비트라인(BL), 공통 소스라인(CSL), 워드라인들(WL), 상부 게이트 라인들(UL1, UL2), 하부 게이트 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 셀 스트링(CSTR)을 포함할 수 있다.
셀 스트링(CSTR)은 공통 소스라인(CSL)에 인접하는 하나 또는 복수의 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 하나 또는 복수의 상부 트랜지스터들(UT1, UT2), 하나 또는 복수의 하부 트랜지스터들(LT1, LT2)과 하나 또는 복수의 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다.
하나 또는 복수의 하부 트랜지스터들(LT1, LT2), 복수의 메모리 셀 트랜지스터들(MCT) 및 하나 또는 복수의 상부 트랜지스터들(UT1, UT2)은 직렬로 연결될 수 있다.
예시적인 실시예에서, 하나 또는 복수의 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하나 또는 복수의 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다.
예시적인 실시예에서, 하나 또는 복수의 하부 트랜지스터들(LT1, LT2)은 복수개일 수 있고, 복수개의 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 접지 선택 트랜지스터(LT2)는 하부 소거 제어 선택 트랜지스터(LT1) 상에 배치될 수 있다.
예시적인 실시예에서, 하나 또는 복수의 상부 트랜지스터들(UT1, UT2)은 복수개일 수 있고, 복수개의 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 상부 소거 제어 트랜지스터(UT2)는 스트링 선택 트랜지스터(UT1) 상에 배치될 수 있다.
하부 게이트 라인들(LL1, LL2)은 제1 하부 게이트 라인(LL1) 및 제2 하부 게이트 라인(LL2)을 포함할 수 있고, 상부 게이트 라인들(UL1, UL2)은 제1 상부 게이트 라인(UL1) 및 제2 상부 게이트 라인(UL2)을 포함할 수 있다.
제1 하부 게이트 라인(LL1)은 하부 소거 트랜지스터(LT1)의 게이트 전극일 수 있고, 제2 하부 게이트 라인(LL2)은 접지 선택 트랜지스터(LT1)의 게이트 전극일 수 있고, 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 제1 상부 게이트 라인(UL1)은 스트링 선택 트랜지스터(UT1)의 게이트 전극일 수 있고, 제2 상부 게이트 라인(UL2)은 상부 소거 트랜지스터(UT2)의 게이트 전극일 수 있다.
메모리 셀 트랜지스터들(MCT) 내에 저장된 정보(data)를 소거하기 위한 소거 동작은 하부 및 상부 소거 트랜지스터들(LT1, UT2)에서 발생하는 GIDL(Gate Induced Drain Leakage) 현상을 이용할 수 있다. 예를 들어, 하부 및 상부 소거 트랜지스터들(LT1, UT2)에서 GIDL(Gate Induced Drain Leakage) 현상에 의해 발생하는 정공(hole)이 메모리 셀 트랜지스터들(MCT)의 채널로 주입되고, 메모리 셀 트랜지스터들(MCT)의 채널에 주입된 정공에 의해 메모리 셀 트랜지스터들(MCT)의 데이터가 소거될 수 있다. 예를 들어, 메모리 셀 트랜지스터들(MCT)의 채널에 주입된 정공은 메모리 셀 트랜지스터들(MCT)의 정보 저장 층 내에 트랩된 전자(electron)를 메모리 셀 트랜지스터들(MCT)의 채널로 빠져 나가게 할 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 3은 예시적인 실시예들에 따른 반도체 장치의 일부 구성만을 도시한다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다. 도 4는 도 3의 'A' 영역 및 'B' 영역을 확대하여 도시한다.
도 5a, 도 5b, 및 도 5c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 5a, 도 5b, 및 도 5c는 각각 도 3의 절단선 I-I', II-II', 및 III-III'를 따른 단면들을 도시한다.
도 6a, 도 6b, 도 6c, 및 도 6d는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 단면도들이다. 도 6a, 도 6b, 도 6c, 및 도 6d는 각각 도 5a의 'D' 영역, 'E' 영역, 'F' 영역, 및 'G' 영역을 확대하여 도시한다.
도 3 내지 도 6c를 참조하면, 반도체 장치(100)는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예에서, 이와 반대로 메모리 셀 영역(CELL)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
메모리 셀 영역(CELL)은, 제1 영역(R1) 및 제2 영역(R2)을 갖는 기판(101), 기판 상에 교대로 적층된 층간 절연층들(120) 및 게이트 전극들(130)을 포함하는 적층 구조물(GS), 적층 구조물(GS)을 관통하며 연장되는 분리 구조물(MS1, MS2a, MS2b), 적층 구조물(GS)과 기판(101)을 관통하여 주변 회로 영역(PERI)과 연결되는 관통 영역(TB), 적층 구조물(GS)의 일부를 관통하는 상부 분리 영역들(SS), 및 적층 구조물(GS)을 관통하도록 배치되는 채널 구조물들(CH)을 포함할 수 있다. 메모리 셀 영역(CELL)은, 게이트 콘택 플러그들(172), 관통 콘택 플러그들(174), 배선 라인(176), 더미 채널 구조물들(DCH), 및 캡핑 절연층(190)을 더 포함할 수 있다.
기판(101)의 제1 영역(R1)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 도 1의 셀 어레이(20)에 해당하는 영역일 수 있으며, 제2 영역(R2)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로 도 1의 메모리 셀 어레이(20)와 주변 회로(30)를 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(R2)은 적어도 일 방향, 예를 들어 X 방향에서 제1 영역(R1)의 적어도 일 단에 배치될 수 있다. 제1 영역(R1)은 '메모리 셀 어레이 영역'으로, 제2 영역(R2)은 '연결 영역' 또는 '계단 영역'으로 지칭될 수 있다.
기판(101)은 X 방향과 Y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 기판(101)은 주변 회로 영역(PERI) 상에 배치될 수 있다. 주변 회로 영역(PERI)의 기판은 '제1 기판'으로, 메모리 셀 영역(CELL)의 기판은 '제2 기판'으로 지칭될 수 있다.
적층 구조물(GS)의 게이트 전극들(130)은 도 5a 및 도 5b에 도시된 것과 같이, 기판(101) 상에서, 하나 또는 복수의 하부 게이트 전극들(130L), 복수의 중간 게이트 전극들(130M), 및 하나 또는 복수의 상부 게이트 전극들(130U)을 포함할 수 있다.
하나 또는 복수의 하부 게이트 전극들(130L)은 도 2의 접지 선택 트랜지스터의 게이트 전극 및/또는 하부 소거 제어 트랜지스터의 게이트 전극을 포함할 수 있다. 하나 또는 복수의 상부 게이트 전극들(130U)은 도 2의 스트링 선택 트랜지스터의 게이트 전극 및/또는 상부 소거 제어 트랜지스터의 게이트 전극을 포함할 수 있다. 복수의 중간 게이트 전극들(130M)은 도 2의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있다. 복수의 중간 게이트 전극들(130M)의 개수는 반도체 장치(100)의 용량에 따라서 결정될 수 있다. 복수의 중간 게이트 전극들(130M) 중 상부 또는 하부의 몇몇 게이트 전극들은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은 제1 영역(R1) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(R1)으로부터 제2 영역(R2)으로 서로 다른 길이로 연장되어 계단 형상의 단차를 이룰 수 있다. 게이트 전극들(130)은 도 5b에 도시된 것과 같이, X 방향을 따라 단차를 이룰 수 있으며, 도 5c에 도시된 것과 같이, Y 방향에서도 단차를 이루도록 배치될 수 있다. 상기 단차에 의해, 게이트 전극들(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되어 상부로 노출된 패드 영역들을 제공할 수 있다. 게이트 전극들(130)은 상기 패드 영역들에서 게이트 콘택 플러그들(172)과 연결되어 상부의 배선 라인들(176)에 연결될 수 있다.
게이트 전극들(130)은 도 3에 도시된 것과 같이, X 방향으로 연장되는 제1 분리 영역(MS1)에 의하여 Y 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 제1 분리 영역들(MS1) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130) 중 몇몇, 예를 들어, 중간 게이트 전극들(130M)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
적층 구조물(GS)의 층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되고 X 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
분리 구조물(MS1, MS2a, MS2b)은 제1 영역(R1) 및 제2 영역(R2)에서 적층 구조물(GS)을 관통하여 X 방향을 따라 연장되도록 배치될 수 있다. 분리 구조물(MS1, MS2a, MS2b)은 서로 평행하게 배치될 수 있다. 분리 구조물(MS1, MS2a, MS2b)은 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 기판(101)과 연결될 수 있다.
분리 구조물(MS1, MS2a, MS2b)은 제1 분리 영역들(MS1) 및 제2 분리 영역들(MS2a, MS2b)을 포함할 수 있다. 제1 분리 영역들(MS1)은 제1 영역(R1) 및 제2 영역(R2)을 따라 하나로 연장될 수 있다. 제2 분리 영역들(MS2b)은 단속적으로 연장되거나 일부 영역에만 배치될 수 있다.
제2 분리 영역들(MS2a, MS2b)은 제1 영역(R1)에서 제2 영역(R2)의 일부까지 하나로 연장되고 제2 영역(R2)에서 다른 하나로 연장되는 제2 주 분리 영역들(MS2a) 및 제2 영역(R2)에서 단속적으로 연장되는 제2 보조 분리 영역들(MS2b)을 포함할 수 있다. 제2 주 분리 영역들(MS2a)은 제2 영역(R2)에서 X 방향에서 소정 간격으로 분리되어 복수개로 배치될 수 있다. 제2 보조 분리 영역들(MS2b)은 제2 영역(R2)에만 배치될 수 있으며, X 방향에서 소정 간격으로 분리되어 복수개로 배치될 수 있다. 다만, 실시예들에서, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)의 배치 순서, 개수 등은 도 3에 도시된 것에 한정되지는 않는다.
제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 높은 종횡비로 인하여 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있으나, 이에 한정되지 않으며, 기판(101)의 상면에 수직한 측면을 가질 수도 있다.
제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 절연성 물질로 형성될 수 있다. 예를 들어, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있다.
제2 분리 영역들(MS2a, MS2b)은 제1 분리 영역들(MS1)의 사이에서 평행하게 배치되는 제1 분리 패턴(MS_1) 및 한 쌍의 제2 분리 패턴들(MS_2)을 포함할 수 있다. 제1 분리 패턴(MS_1)은 한 쌍의 제2 분리 패턴들(MS_2)의 사이에 배치될 수 있다. 제1 및 제2 분리 패턴들(MS_1, MS_2)에 의해 기판(101)의 제2 영역(R2)에서 절연 영역(IR)을 포함하는 관통 영역(TB)이 정의될 수 있다.
관통 영역(TB)의 절연 영역(IR)은 제2 영역(R2)에서 하부 관통 절연층(160), 하부 관통 절연층(160) 상에 교대로 적층되는 층간 절연층들(120) 및 희생 절연층들(180)을 포함할 수 있다. 관통 영역(TB)은 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 서로 전기적으로 연결하기 위한 배선 구조물을 포함하는 영역일 수 있다. 관통 영역(TB)은 제2 영역(R2) 내에 배치될 수 있으며, 예를 들어, 하나 이상의 메모리 블록 당 하나씩 배치될 수 있다.
하부 관통 절연층(160)은 기판(101)의 일부를 제거한 영역에 배치되어, 기판(101)으로 둘러싸이도록 배치될 수 있다. 하부 관통 절연층(160)은 도 6b에 도시된 것과 같이, 제1 및 제2 수평 희생층들(111, 112)을 포함하는 하부 희생층들(110)을 관통하도록 배치될 수 있다. 하부 관통 절연층(160)은 제2 수평 도전층(104)을 관통하도록 배치될 수 있다.
층간 절연층들(120)은 게이트 전극들(130)과 적층 구조물(GS)을 이루면서, 관통 영역(TB)에서 절연 영역(IR)을 구성할 수 있다.
희생 절연층들(180)은 게이트 전극들(130)과 실질적으로 동일한 레벨에 위치하며, 관통 영역(TB)의 경계에서 게이트 전극들(130)과 측면이 접하도록 배치될 수 있다.
절연 영역(IR)을 이루는 하부 관통 절연층(160), 층간 절연층들(120), 및 희생 절연층들(180)은 절연 물질로 이루어질 수 있다. 예를 들어, 하부 관통 절연층(160), 층간 절연층들(120), 및 희생 절연층들(180)은 각각 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 예를 들어, 하부 관통 절연층(160), 층간 절연층들(120), 및 희생 절연층들(180) 중 일부가 동일한 물질로 이루어지는 경우에도, 형성 공정, 조성 등에 따라 물성이 다를 수 있으며, 이에 의해 경계가 서로 구분될 수 있다. 하부 관통 절연층(160) 및 희생 절연층들(180)은 서로 동일하거나 다른 폭을 가질 수 있다.
관통 영역(TB)은 도 4 및 도 5a에 도시된 것과 같이, 제1 분리 패턴(MS_1)과 접하도록 배치될 수 있다.
제1 분리 패턴(MS_1)은 도 4의 'C' 영역 확대도에 도시된 것과 같이, 관통 영역(TB)을 향하여 단부(EP)가 돌출되도록 배치될 수 있다. 제1 분리 패턴(MS_1)의 단부(EP)는, 관통 영역(TB)의 경계보다 돌출될 수 있다. 여기에서, 관통 영역(TB)의 경계는 희생 절연층들(180)과 게이트 전극들(130)의 계면(IF)을 의미할 수 있다.
제1 분리 패턴(MS_1)의 단부(EP)는 희생 절연층들(180)이 게이트 전극들(130)과 마주하는 측면들 또는 게이트 전극들(130)이 희생 절연층들(180)과 마주하는 측면들보다 관통 영역(TB)을 향하여 돌출될 수 있다. 예시적인 실시예에서, 상기 단부(EP)는 상기 계면들(IF) 또는 상기 측면들의 적어도 일부보다 관통 영역(TB)을 향하여 돌출될 수 있다. 도 5a 또는 도 6a에 도시된 것과 같이, 상기 단부(EP)는 희생 절연층들(180) 및/또는 층간 절연층들(180)과 직접 접촉할 수 있다.
제1 분리 패턴(MS_1)은 도 4의 'C' 영역 확대도 또는 도 5a에 도시된 것과 같이, 제1 분리 패턴(MS_1)의 상기 단부(EP)를 포함하는 제1 방벽 패턴(BP1) 및 제1 방벽 패턴(BP1)으로부터 X 방향으로 연장되는 제1 패턴 부분(P1)을 포함할 수 있다. 제1 패턴 부분(P1)은 제1 방벽 패턴(BP1)과 직접 접촉할 수 있다.
제1 방벽 패턴(BP1)은 제1 분리 패턴(MS_1)의 끝단(end point)을 포함하는 제1 끝면(ES1)을 가질 수 있다. 상기 제1 끝면(ES1)은 관통 영역(TB)에서 희생 절연층들(180) 및/또는 층간 절연층들(120)과 접촉할 수 있다. 제1 방벽 패턴(BP1)은 제1 끝면(ES1)의 반대측의 제2 끝면(ES2)을 가질 수 있다. 상기 제2 끝면(ES2)은 제1 패턴 부분(P1)과 접촉하는 면일 수 있다. 제1 방벽 패턴(BP1)은 제2 영역(R2)에서 게이트 전극들(130)을 수직하게 관통할 수 있다.
제1 방벽 패턴(BP1)은 상기 계면들(IF)과 Y 방향에서 중첩할 수 있다. 제1 방벽 패턴(BP1)은 게이트 전극들(130)을 향하는 희생 절연층들(180)의 측면들의 적어도 일부와 Y 방향에서 중첩할 수 있다. 제1 방벽 패턴(BP1)을 포함하는 제1 분리 패턴(MS_1)은 관통 영역(TB)의 X 방향을 따른 양 측에 복수개로 배치될 수 있다.
제1 방벽 패턴(BP1)은 희생 절연층들(180)과 다른 물질을 포함할 수 있다. 제1 방벽 패턴(BP1)은 제1 패턴 부분(P1)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 방벽 패턴(BP1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 절연성 물질 또는 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있고, 제1 패턴 부분(P1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 절연성 물질들 중에서 제1 방벽 패턴(BP1)과 다른 물질로 형성될 수 있다. 예시적인 실시예에서, 제1 방벽 패턴(BP1)과 제1 패턴 부분(P1)은 동일한 물질로 형성될 수도 있다.
제1 방벽 패턴(BP1)은 개구 패턴(도 13a의 'OP_1' 참조) 내에 형성되어 상기 개구 패턴으로부터 식각제가 관통 영역(TB)을 향하여 흘러 들어가거나 확산되는 것을 조절하는 역할을 할 수 있다. 즉, 제1 방벽 패턴(BP1)은 식각제를 차단하는 역할을 할 수 있다. 제1 방벽 패턴(BP1)이 상술한 역할을 함으로써, 제1 방벽 패턴(BP1)의 단부(EP)는 상기 계면들(IF)보다 돌출되도록 형성될 수 있다.
관통 영역(TB)은 도 4 및 도 5c에 도시된 것과 같이, 제2 영역(R2)에서 한 쌍의 제2 분리 패턴들(MS_2)의 제2 방벽 패턴들(BP2)의 사이에 배치될 수 있다. 절연 영역(IR)은 나란히 연장되는 제2 방벽 패턴들(BP2)의 사이에서 정의될 수 있다. 관통 영역(TB)은 한 쌍의 제2 분리 패턴들(MS_2)의 측면의 일부와 접하도록 배치될 수 있다. 제2 분리 패턴들(MS_2)의 측면의 일부는 절연 영역(IR)의 희생 절연층들(180) 및/또는 층간 절연층들(120)과 직접 접촉할 수 있다.
제2 분리 패턴들(MS_2) 각각은 제2 분리 패턴 (MS_2)의 측면의 일부를 포함하는 제2 방벽 패턴(BP2) 및 제2 방벽 패턴(BP2)의 X 방향을 따른 양 끝단으로부터 X 방향으로 각각 연장되는 제2 패턴 부분들(P2)을 포함할 수 있다. 제2 패턴 부분들(P2)은 제2 방벽 패턴(BP2)의 양 끝단들과 각각 직접 접촉할 수 있다.
제2 방벽 패턴(BP2)은 희생 절연층들(180)과 다른 물질을 포함할 수 있다. 제2 방벽 패턴(BP2)은 제2 패턴 부분들(P2)과 다른 물질을 포함할 수 있다. 예시적인 실시예들에서, 제2 방벽 패턴(BP2)은 제1 방벽 패턴(BP1)과 동일한 물질로 형성될 수 있고, 다른 물질로 형성될 수도 있다. 제2 방벽 패턴(BP2)은 제1 방벽 패턴(BP1)과 이격될 수 있다. 제2 방벽 패턴(BP2)은 제1 방벽 패턴(BP1)보다 X 방향에서 긴 길이를 가질 수 있다. 제2 방벽 패턴(BP2)은 제2 영역(R2)에서 게이트 전극들(130)을 수직하게 관통할 수 있다.
제2 방벽 패턴(BP2)은 개구 패턴(도 13a의 'OP_2' 참조)로부터 식각제가 관통 영역(TB)을 향하여 흘러 들어가거나 확산되는 것을 차단하는 역할을 할 수 있다. 이로써, 한 쌍의 제2 방벽 패턴들(BP2)의 사이에서 희생 절연층들(180)의 일부가 제거되지 않고 잔존하여 절연 영역(IR)을 포함하는 관통 영역(TB)이 형성될 수 있다.
제1 방벽 패턴(BP1)이 없는 경우, 제1 분리 패턴(MS_1)이 형성될 개구 패턴의 끝단으로부터 관통 영역(TB)의 경계를 형성하도록 희생 절연층들(180)이 제거될 수 있다. 이 경우, 상기 개구 패턴의 끝단으로부터 희생 절연층들(180)이 제거된 영역에 도전성 물질(예컨대, 텅스텐)을 채워야 한다. 상기 도전성 물질이 채워져야 하는 X 방향 수평 거리는, 상대적으로 클 수 있다. 이에 의해 희생 절연층들(180)이 제거된 상기 영역에 도전성 물질이 충분히 채워지지 않을 수 있다.
본 발명의 기술적 사상에 의하면, 제1 방벽 패턴(BP1)을 제1 분리 패턴(MS_1)의 단부(EP1)를 포함하도록 개구 패턴 내에 배치할 수 있다. 이에 의해, 희생 절연층들(180)을 제거하는 식각제를 제1 방벽 패턴(BP1)으로부터 소정의 거리 범위로 차단할 수 있다. 상기 도전성 물질이 채워져야 하는 X 방향의 수평 거리를 감소시킬 수 있다. 이로써, 게이트 전극들의 언필(unfill) 문제를 개선할 수 있으며, 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 제2 방벽 패턴(BP2)에 의해, 제2 분리 패턴(MS_2)의 개구부로부터 희생 절연층들(180)이 제거된 영역에 도전성 물질을 채워야 하는 Y 방향의 수평 거리를 감소시킬 수 있다.
분리 영역들 내에 제1 방벽 패턴(BP1) 및 제2 방벽 패턴(BP2)을 배치함으로써, 관통 영역(TB)을 확보하면서, 게이트 전극들의 전기적 특성을 향상시킬 수 있다.
관통 콘택 플러그들(174)은 관통 영역(TB)에서 적층 구조물(GS) 및 기판(101)을 관통하여 z 방향으로 연장될 수 있다. 관통 콘택 플러그들(174)은 절연 영역(IR)을 관통할 수 있다. 절연 영역(IR)은 관통 콘택 플러그들(174)을 둘러쌀 수 있다.
관통 콘택 플러그들(174)은 절연 영역(IR)을 관통하여 기판(101)의 상면에 수직하게 연장되며, 메모리 셀 영역(CELL)과 주변 회로 영역(PERI)의 회로 소자들(220)을 전기적으로 연결할 수 있다. 예를 들어, 관통 콘택 플러그들(174)은 메모리 셀 영역(CELL)의 게이트 전극들(130) 및 채널 구조물들(CH)과 주변 회로 영역(PERI)의 회로 소자들(220)을 전기적으로 연결할 수 있다. 다만, 메모리 셀 영역(CELL)과 주변 회로 영역(PERI)의 회로 소자들(220)을 전기적으로 연결하는 배선 구조물이 관통 배선 영역(TB) 내의 관통 콘택 플러그들(174)에 한정되는 것은 아니며, 예를 들어, 제2 영역(R2)의 외측 영역 등에 추가적인 배선 구조물이 더 배치될 수 있다. 관통 콘택 플러그들(174)은 상부에서 별도의 콘택 플러그(175)를 통해 배선 라인들(176)과 연결될 수 있다. 관통 콘택 플러그들(170)은 하부에서 회로 배선 라인들(280)과 연결될 수 있다.
관통 콘택 플러그들(174)은 절연 영역(IR)의 층간 절연층들(120) 및 희생 절연층들(180)을 관통하고, 하부에서 하부 관통 절연층(160)을 관통할 수 있다. 하나의 절연 영역(IR)을 관통하여 배치되는 관통 콘택 플러그들(174)의 개수, 형태, 및 형상은 실시예들에서 다양하게 변경될 수 있다. 실시예들에 따라, 관통 콘택 플러그들(174)은 복수의 층들이 연결된 형태를 가질 수도 있다. 또한, 실시예들에 따라, 절연 영역(IR) 내에는 관통 콘택 플러그들(174) 외에, 배선 라인 형태의 배선 구조물들이 더 배치될 수도 있다. 관통 콘택 플러그들(174)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
배선 라인(176)은 메모리 셀 영역(CELL) 내의 메모리 셀들과 전기적으로 연결되는 배선 구조물을 구성할 수 있다. 배선 라인(176)은 예를 들어, 게이트 전극들(130) 또는 채널 구조물들(CH)과 전기적으로 연결될 수 있다. 상기 배선 구조물을 구성하는 콘택 플러그들 및 배선 라인들의 개수는 실시예들에서 다양하게 변경될 수 있다. 배선 라인(176)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
상부 분리 영역들(SS)은 제1 분리 영역들(MS1)과 제2 주 분리 영역(MS2a)의 사이에서 X 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 제2 주 분리 영역(MS2a)의 일부와 나란하게 배치될 수 있다. 상부 분리 영역들(SS)은 하나 또는 복수의 상부 게이트 전극들(130U)을 관통하도록 제2 영역(R2)의 일부와 제1 영역(R1)에 배치될 수 있다. 상부 분리 영역들(SS)은 예를 들어, 총 네 개의 게이트 전극들(130)을 Y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다.
예시적인 실시예들에서, 반도체 장치(100)는 게이트 전극들(130) 중 하부 게이트 전극들(130L)을 분리하는 하부 절연층들을 더 포함할 수 있다. 예를 들어, 상기 하부 절연층은 제2 주 분리 영역들(MS2a)이 X 방향으로의 일직선 상에 이격되어 배치되는 영역에서, 제2 주 분리 영역들(MS2a)의 사이에서 하부 게이트 전극들(130L1)을 분리하도록 배치될 수 있다.
채널 구조물들(CH)은 각각 하나의 셀 스트링(CSTR)(도 2 참조)을 이루며, 제1 영역(R1) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
도 6c를 참조하면, 채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제1 또는 제2 분리 영역들(MS1, MS2a, MS2b)과 상부 분리 영역(SS)의 사이에서 Y 방향으로 일직선 상에 배치되는 채널 구조물들(CH)은, 채널 패드들(155)과 연결되는 상부 배선 구조의 배치에 따라 서로 다른 비트 라인에 각각 연결될 수 있다. 채널 패드들(155) 상에는 채널 콘택 플러그들(171)이 배치되어 상기 상부 배선 구조를 이룰 수 있다.
채널 구조물들(CH)에서 채널층(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 정보 저장층 및 블록킹층을 포함할 수 있다. 터널링층은 전하를 정보 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다.
더미 채널 구조물들(DCH)은 제2 영역(R2) 상에 배치될 수 있으며, 채널 구조물들(CH)과 동일하거나 유사한 구조를 가질 수 있으나, 반도체 장치(100) 내에서 실질적인 기능을 수행하지 않을 수 있다. 더미 채널 구조물들(DCH)은 도 6d에 도시된 것과 같이, 적층 구조물(GS), 제2 수평 도전층(104), 제1 및 제2 수평 희생층들(111, 112)을 관통하여 기판(101)과 연결되도록 배치될 수 있다. 더미 채널 구조물들(DCH)은, 게이트 전극들(130)의 패드 영역들에 열과 행을 이루며 규칙적으로 배치될 수 있다. 예시적인 실시예에서, 더미 채널 구조물들(DCH)은 관통 영역(TB)의 절연 영역(IR)을 관통하도록 배치될 수도 있다. 도 6d에 도시된 것과 같이, 더미 채널 구조물들(DCH)은 채널 구조물들(CH)의 크기(최대 직경)보다 클 수 있다. 도 6d에 도시된 것과 같이, 채널 구조물들(CH) 중 제2 영역(R2)에 인접한 채널 구조물들(CH1)은 더미 채널들일 수 있다. 더미 채널 구조물들(DCH)의 개수 및/또는 간격은 실시예들에 따라 다를 수 있다.
캡핑 절연층(190)은 기판(101), 적층 구조물(GS)의 게이트 전극들(130)을 덮도록 배치될 수 있다. 캡핑 절연층(190)은 순차로 적층된 제1 절연층(191), 제2 절연층(192), 제3 절연층(193) 및 제4 절연층(194)을 포함할 수 있다. 캡핑 절연층(190)은 절연성 물질로 이루어질 수 있다.
주변 회로 영역(PERI)은, 베이스 기판(201), 베이스 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)을 포함할 수 있다.
베이스 기판(201)은 X 방향과 Y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(201)은 별도의 소자분리층들(210)이 형성되어 활성 영역(208)이 정의될 수 있다. 활성 영역(208)의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 베이스 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다.
회로 소자들(220)은 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 베이스 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 베이스 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 평면도이다. 도 7은 도 4의 'C' 영역에 대응하는 영역을 확대하여 도시한다.
도 7의 반도체 장치(100a)에서는, 제1 분리 패턴(MS_1)의 제1 방벽 패턴(BP1) 및 제1 패턴 부분(P1)의 형상이 개략적으로 도시된다. 제1 방벽 패턴(BP1)의 제1 끝면(ES1)은 관통 영역(TB)의 희생 절연층들(180)을 향하여 볼록한 곡면일 수 있다. 제1 방벽 패턴(BP1)은 끝단으로 갈수록 Y 방향에서의 폭이 감소할 수 있다. 제1 방벽 패턴(BP1)의 제2 끝면(ES2)은 관통 영역(TB)의 희생 절연층들(180)을 향하여 오목한 곡면을 가질 수 있다. 제1 패턴 부분(P1)의 끝면은 상기 제2 끝면(ES2)과 접촉하며 볼록한 곡면일 수 있다. 게이트 전극들(130)과 절연 영역(IR)의 희생 절연층들(180)이 이루는 계면들(IF)은 관통 영역(TB)을 향하여 볼록한 곡면 영역을 가질 수 있다.
도 8a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 평면도이다. 도 8a는 도 4의 'C' 영역에 대응하는 영역을 확대하여 도시한다.
도 8a의 반도체 장치(100b)에서는, 제1 분리 패턴(MS_1)의 제1 방벽 패턴(BP1) 및 제1 패턴 부분(P1)의 형상이 개략적으로 도시된다. 제1 패턴 부분(P1)은 제1 방벽 패턴(BP1)에 가까울수록 Y 방향에서의 폭이 감소하는 부분(P1a)을 포함할 수 있다. 제1 방벽 패턴(BP1)의 Y 방향의 폭(W1)은 제1 패턴 부분(P1)의 Y 방향의 폭(W2)보다 작을 수 있다. 제1 방벽 패턴(BP1)의 제1 끝면(ES1)은 관통 영역(TB)의 희생 절연층들(180)을 향하여 볼록한 곡면일 수 있고, 제2 끝면(ES2)은 관통 영역(TB)의 희생 절연층들(180)을 향하여 오목한 곡면일 가질 수 있다. 제1 패턴 부분(P1)의 끝면은 상기 제2 끝면(ES2)과 접촉하며 볼록한 곡면일 수 있다.
도 8a의 제1 분리 패턴(MS_1)의 구조는 제1 분리 패턴(MS_1)의 개구부의 끝단을 의도적으로 폭이 좁아지는 영역을 갖도록 형성하여 얻어질 수 있다. 상기 개구부의 내벽을 컨포멀하게 덮도록 절연성 스페이서층을 형성한 후, 습식 식각 공정을 수행하여 상기 절연성 스페이서층의 일부를 제거할 수 있다. 이에 의해, 개구부의 폭이 좁아진 영역에서 상기 절연성 스페이서층은 제거되지 않고 잔존할 수 있다. 이에 대하여는, 하기에 도 16a 내지 도 16c를 참조하여 자세히 설명하기로 한다.
도 8b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 평면도이다. 도 8b는 도 4의 'C' 영역에 대응하는 영역을 확대하여 도시한다.
도 8b의 반도체 장치(100c)에서는, 제1 분리 패턴(MS_1)의 제1 방벽 패턴(BP1)의 구조가 개략적으로 도시된다. 제1 방벽 패턴(BP1)은 복수의 층들로 이루어질 수 있다. 예를 들어, 도 8b에 도시된 것과 같이, 제1 방벽 패턴(BP1)은 절연성 스페이서층(SP) 및 절연성 스페이서층(SP)의 내측면에 배치되는 반도체층(SM)을 포함할 수 있다. 절연성 스페이서층(SP)은 실리콘 산화물, 실리콘 질화물 등과 같은 절연성 물질을 포함할 수 있다. 절연성 스페이서층(SP)은 복수의 층들로 이루어질 수 있다. 반도체층(SM)은 반도체 물질, 예컨대, 실리콘, 게르마늄 또는 실리콘-게르마늄으로 형성될 수 있다. 반도체층(SM)은 다결정 실리콘으로 형성될 수 있다.
도 9a 내지 도 9g는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 평면도들이다. 도 9a 내지 도 9h는 각각 도 3의 'B' 영역에 대응하는 영역을 확대하여 도시한다.
도 9a를 참조하면, 반도체 장치(100d)에서는, 제1 및 제2 방벽 패턴(BP1, BP2)을 포함하는 제2 분리 영역들(MS2a, MS2b)이 제2 영역(R2)에서 X 방향에서 소정 간격으로 분리되어 복수개로 배치될 수 있다. 예를 들어, 제1 방벽 패턴(BP1) 및 제1 패턴 부분(P1)을 포함하는 제1 분리 패턴(MS_1)은 X 방향에서 다른 제2 분리 영역들(MS2a, MS2b)과 이격되어 배치될 수 있다.
도 9b를 참조하면, 반도체 장치(100e)에서는, 한 쌍의 제1 분리 영역들(MS1)의 사이에서 두 개의 관통 영역들(TB1, TB2)이 배치될 수 있다. 관통 영역들(TB1, TB2)은 X 방향에서 서로 이격된 제1 관통 영역(TB1) 및 제2 관통 영역(TB2)을 포함할 수 있다. 제1 관통 영역(TB1) 및 제2 관통 영역(TB2) 각각에 관통 콘택 플러그들(174)이 배치될 수 있다.
제1 분리 패턴(MS_1)은 X 방향에서 서로 이격되어 복수개로 배치될 수 있다. 복수의 제1 분리 패턴들(MS_1) 중 적어도 하나는 제1 관통 영역(TB1)과 제2 관통 영역(TB2)의 사이에서 양 끝단에 서로 이격된 제1 방벽 패턴들(BP1)을 포함할 수 있다. 제1 분리 패턴(MS_1)은 제1 패턴 부분(P1) 및 제1 패턴 부분(P1)의 양 끝단과 각각 접촉하는 제1 방벽 패턴들(BP1)을 포함할 수 있다.
제2 분리 패턴(MS_2)은 X 방향에서 서로 이격되어 배치되는 제2 방벽 패턴들(BP2)을 포함할 수 있다. 제2 분리 패턴(MS_2)에서, 제2 패턴 부분(P2)과 제2 방벽 패턴(BP2)이 X 방향에서 교대로 배열될 수 있다.
도 9c를 참조하면, 반도체 장치(100f)에서는, 한 쌍의 제1 분리 영역들(MS1)의 사이에서 세 개의 관통 영역들(TB1, TB2, TB3)이 배치될 수 있다. 관통 영역들(TB1, TB2, TB3)은 X 방향에서 서로 이격된 제1 관통 영역(TB1), 제2 관통 영역(TB2), 및 제3 관통 영역(TB3)을 포함할 수 있다. 제1 관통 영역(TB1), 제2 관통 영역(TB2), 및 제3 관통 영역(TB3) 각각에 관통 콘택 플러그들(174)이 배치될 수 있다. 제1 내지 제3 관통 영역들(TB1, TB2, TB3)은 크기가 서로 다를 수 있다. 예를 들어, 제2 관통 영역(TB2)은 제1 및 제3 관통 영역(TB1, TB3)보다 크기가 클 수 있고, 제2 관통 영역(TB2)에 제1 및 제3 관통 영역(TB1, TB3)보다 많은 수의 관통 콘택 플러그들(174)이 배치될 수 있다.
제1 분리 패턴들(MS_1) 및 제2 분리 패턴들(MS_2)은 각각 복수개로 배치될 수 있고, 복수의 제1 및 제2 방벽 패턴들(BP1, BP2)의 구조에 대하여는 도 9b의 실시예에서 상술한 설명을 인용하기로 한다.
도 9d를 참조하면, 반도체 장치(100g)에서는, 제1 분리 패턴(MS_1) 및 제2 분리 패턴(MS_2)의 배치가 도 3의 실시예와 다를 수 있다. 관통 영역(TB)과 인접하게 배치된 제2 분리 패턴들(MS_2) 중 하나는 제2 주 분리 영역들(MS2a)과 X 방향에서 일 직선 상에 배치될 수 있고, 다른 하나는 제2 보조 분리 영역들(MS2b)과 X 방향에서 일 직선 상에 배치될 수 있다. 제2 분리 패턴들(MS_2)의 사이에서 관통 영역(TB)을 향하여 연장되는 제1 분리 패턴들(MS_1)은 제2 주 분리 영역들(MS2a) 중 하나 및 제2 보조 분리 영역들(MS2b) 중 하나일 수 있다.
도 9e를 참조하면, 반도체 장치(100h)에서는, 제1 분리 패턴(MS_1) 및 제2 분리 패턴(MS_2)의 배치가 도 3의 실시예에서와 다를 수 있다. 제2 분리 패턴(MS_2)의 제2 방벽 패턴들(BP2)은 제1 분리 영역들(MS1)의 사이에 형성된 가운데 제2 주 분리 영역(MS2a)의 일부에 배치될 수 있다. 제1 및 제2 관통 영역들(TB1, TB2)은 제2 방벽 패턴들(BP2)의 Y 방향을 따른 양 측으로 배치될 수 있다. 제1 및 제2 관통 영역들(TB1, TB2)은 제1 분리 영역들(MS1)과 소정 거리 이격되도록 배치될 수 있다. 제1 분리 패턴(MS_1)의 제1 방벽 패턴들(BP1)은 제1 및 제2 관통 영역들(TB1, TB2)을 향하여 돌출된 단부를 갖도록 배치될 수 있다.
도 9f를 참조하면, 반도체 장치(100i)에서는, 제2 분리 패턴들(MS_2)의 제2 방벽 패턴들(BP2)이 생략될 수 있다. 관통 영역(TB)은 제2 보조 분리 영역들(MS2b)과 Y 방향에서 이격되도록 배치될 수 있다. 제1 분리 패턴(MS_1)의 제1 방벽 패턴들(BP1)은 관통 영역(TB)을 향하여 돌출된 단부를 갖도록 배치될 수 있다.
도 9g를 참조하면, 반도체 장치(100j)에서는, 제1 방벽 패턴들(BP1) 및 제2 방벽 패턴들(BP2)이 관통 영역(TB)을 정의할 수 있다. 제1 방벽 패턴들(BP1)은 Y 방향으로 연장되고, 제2 방벽 패턴들(BP2)은 X 방향으로 연장될 수 있다. 제1 및 제2 방벽 패턴들(BP1, BP2)은 서로 이격될 수 있다. 관통 영역(TB)의 희생 절연층들(180)은 제1 및 제2 방벽 패턴들(BP1, BP2)의 측면들의 일부와 직접 접촉할 수 있다. 관통 영역(TB)의 모서리 부분의 경계는 제1 및 제2 방벽 패턴들(BP1, BP2)이 이격된 영역에 의해 내측으로 오목한 형상을 가질 수 있다. 제1 및 제2 방벽 패턴들(BP1, BP2)이 이격된 영역에서 관통 영역(TB)의 모서리 부분에는 더미 채널 구조물들(DCH)이 배치될 수 있다. 관통 영역(TB)의 모서리 부분에 배치된 더미 채널 구조물들(DCH)은 생략될 수도 있다.
도 10a 내지 도 15는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다. 도 10a 내지 도 15에서는, 도 3, 도 5a, 및 도 5c에 대응되는 영역들이 도시된다.
도 10a 내지 도 10c를 참조하면, 베이스 기판(201) 상에 회로 소자들(220) 및 하부 배선 구조물들을 포함하는 주변 회로 영역(PERI)을 형성하고, 주변 회로 영역(PERI)의 상부에 메모리 셀 영역이 제공되는 기판(101), 제1 및 제2 수평 희생층들(111, 112), 제2 수평 도전층(104), 하부 관통 절연층(160)을 형성한 후, 희생 절연층들(180) 및 층간 절연층들(120)을 교대로 적층할 수 있다.
먼저, 회로 게이트 유전층(222)과 회로 게이트 전극(225)이 베이스 기판(201) 상에 순차적으로 형성될 수 있다. 회로 게이트 유전층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 스페이서층(224) 및 소스/드레인 영역들(205)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(205)을 형성할 수 있다.
상기 하부 배선 구조물들 중 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 하부 배선 라인들(280)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(290)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(290)은 상기 하부 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 최상부의 하부 배선 라인(280)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(220) 및 상기 하부 배선 구조물들을 덮도록 형성될 수 있다.
다음으로, 기판(101)은 주변 영역 절연층(290) 상에 형성될 수 있다. 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 기판(101)을 이루는 다결정 실리콘은 불순물을 포함할 수 있다. 기판(101)은 베이스 기판(201)보다 작거나 동일한 크기로 형성될 수 있다.
제1 및 제2 수평 희생층들(111, 112)을 포함하는 하부 희생층들(110) 및 제2 수평 도전층(104)을 형성할 수 있다. 제1 수평 희생층들(111)은 제2 수평 희생층(112)의 상부 및 하부에 형성될 수 있다. 제1 수평 희생층(111)은 제2 수평 희생층에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 제1 수평 희생층들(111)은 실리콘 산화물로 형성되고, 제2 수평 희생층들(112)은 실리콘 질화물로 형성될 수 있다. 제2 수평 도전층(104)은 반도체 물질로 형성될 수 있다.
하부 관통 절연층(160)은 관통 영역(TB)에 해당하는 영역에서 기판(101)의 일부, 제1 및 제2 수평 희생층들(111, 112)의 일부, 및 제2 수평 도전층(104)의 일부를 제거한 후, 절연 물질을 매립함으로써 형성할 수 있다. 상기 절연 물질의 매립 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 평탄화 공정을 더 수행할 수 있다.
희생 절연층들(180)은 후속 공정을 통해 일부가 게이트 전극들(130)(도 5a 참조)로 교체되는 층일 수 있다. 희생 절연층들(180)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생 절연층들(180)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 및 희생 절연층들(180)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
기판(101)의 제2 영역(R2)에서, 상부의 희생 절연층들(180)이 하부의 희생 절연층들(180)보다 짧게 연장되도록, 마스크층을 이용하여 희생 절연층들(180)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생 절연층들(180)은 계단 형상을 이룰 수 있으며, 패드 영역들이 제공될 수 있다.
다음으로, 희생 절연층들(180)과 층간 절연층들(120)의 적층 구조물 상부를 덮는 제1 절연층(191)을 형성할 수 있다.
도 11a 내지 도 11c를 참조하면, 상부 분리 영역들(SS)을 형성하고, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)을 형성하고, 희생 절연층들(180) 및 층간 절연층들(120)의 적층 구조물을 관통하는 개구부들(OP)을 형성할 수 있다.
희생 절연층들(180) 및 층간 절연층들(120)의 일부를 제거하여 상부 분리 영역들(SS)을 형성할 수 있다. 상부 분리 영역들(SS)은, 별도의 마스크층을 이용하여 상부 분리 영역들(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생 절연층들(180) 및 층간 절연층들(120)을 제거한 후, 절연 물질을 증착함으로써 형성할 수 있다.
채널 구조물들(CH) 및 더미 채널 구조물들(DCH)은 희생 절연층들(118) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태의 채널 홀들을 형성한 후 이를 매립함으로써 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 채널 구조물들(CH) 더미 채널 구조물들(DCH)은 기판(101)의 일부를 리세스하도록 형성될 수 있다. 다음으로, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH) 내에 게이트 유전층(145)의 적어도 일부, 채널층(140), 채널 절연층(150) 및 채널 패드들(155)을 순차적으로 형성할 수 있다.
게이트 유전층(145)은 ALD 또는 CVD 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널층(140)은 채널 구조물들(CH) 및 더미 채널 구조물들(DCH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(150)은 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(150)이 아닌 도전성 물질로 채널층(140) 사이를 매립할 수도 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
개구부들(OP)을 형성하기 전에, 채널 구조물들(CH) 및 제1 절연층(191) 상에 제2 절연층(192)을 형성할 수 있다.
개구부들(OP)은 도 3의 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)의 위치에 형성될 수 있다. 예를 들어, 개구부들(OP)은 제1 분리 영역들(MS1)의 위치에 제1 개구부들(OP1), 제2 분리 영역들(MS2a, MS2b)의 제2 개구부들(OP2)을 포함할 수 있다. 제2 개구부들(OP2) 중 몇몇은 관통 영역(TB)이 형성될 위치에 인접하여 형성된 개구 패턴들(OP_1, OP_2)을 포함할 수 있다. 개구부들(OP)은 포토 리소 그래피 공정을 이용하여 마스크층을 형성하고, 희생 절연층들(180)과 층간 절연층들(120)의 적층 구조물을 이방성 식각함으로써 형성될 수 있다. 개구부들(OP)은 X 방향으로 연장되는 트렌치 형태로 형성될 수 있으며, 개구부(OP)의 하부에서 기판(101)이 노출될 수 있다.
다음으로, 개구부들(OP) 내에 별도의 희생 스페이서층들을 형성한 후, 개구부들(OP)을 통해 제2 수평 희생층(112)을 먼저 선택적으로 제거하고, 그 후에 제1 수평 희생층(111)을 제거할 수 있다. 제1 및 제2 수평 희생층들(111, 112)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 수평 희생층(111)의 제거 공정 시에 제2 수평 희생층(112)이 제거된 영역에서 노출된 게이트 유전층(145)의 일부도 함께 제거될 수 있다. 제1 및 제2 수평 희생층들(111, 112)이 제거된 영역에 도전성 물질을 증착하여, 제1 수평 도전층(102)(도 6c 참조)을 형성한 후, 개구부들(OP) 내에서 상기 희생 스페이서층들을 제거할 수 있다.
도 12a 내지 도 12c를 참조하면, 개구부들(OP) 내에 희생 분리 절연층(185)을 형성할 수 있다.
희생 분리 절연층(185)은 예를 들어, ALD 또는 CVD 공정을 통해 개구부들(OP) 내를 채우도록 형성될 수 있다. 희생 분리 절연층(185)은 희생 절연층들(180)과 다른 물질로 형성될 수 있다. 희생 분리 절연층(185)은 희생 절연층들(180)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 실시예들에 따라, 희생 분리 절연층(185)은 복수의 층들로 형성될 수 있다.
도 13a 내지 도 13c를 참조하면, 희생 분리 절연층(185)의 일부를 제거하여 제1 및 제2 방벽 패턴들(BP1, BP2)을 형성할 수 있다.
제1 및 제2 방벽 패턴들(BP1, BP2)은 포토 리소 그래피 공정을 이용하여 개구 패턴들(OP_1, OP_2) 내의 제1 및 제2 방벽 패턴들(BP1, BP2)이 형성될 영역 상에 마스크층을 형성하고, 상기 마스크층에 의해 덮이지 않는 희생 분리 절연층(185)을 이방성 식각함으로써 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 개구부들(OP)을 통해 희생 절연층들(180)의 일부를 제거하여 수평 개구부들(LT)을 형성할 수 있다.
희생 절연층들(180)은 관통 영역(TB)의 외측 영역, 즉, 절연 영역(IR)의 외측에서 제거될 수 있다. 이에 의해, 층간 절연층들(120), 희생 절연층들(180) 및 하부 관통 절연층(160)을 포함하는 관통 영역(TB)의 절연 영역(IR)이 정의될 수 있다. 희생 절연층들(180)은 예를 들어, 습식 식각을 이용하여 층간 절연층들(120) 및 제1 및 제2 방벽 패턴들(BP1, BP2)에 대하여 선택적으로 제거될 수 있다. 그에 따라, 층간 절연층들(120)의 사이에 복수의 수평 개구부들(LT)이 형성될 수 있으며, 수평 개구부들(LT)을 통해 채널 구조물들(CH)의 게이트 유전층(145)의 일부 측벽들이 노출될 수 있다.
관통 영역(TB)이 형성되는 영역은 개구부(OP)로부터 이격되고, 개구부(OP) 내에 잔존하는 제1 및 제2 방벽 패턴들(BP1, BP2)에 의해 식각제가 도달하지 못함으로써, 희생 절연층들(180)이 잔존하는 영역일 수 있다.
도 15를 참조하면, 희생 절연층들(180)이 일부 제거된 수평 개구부들(LT) 내에 도전성 물질을 매립하여 게이트 전극들(130)을 형성하고, 개구부(OP) 내에 절연층을 형성할 수 있다. 제3 절연층(193)을 형성하고, 관통 콘택 플러그들(174)을 형성하기 위한 콘택 홀들(VH)을 형성할 수 있다. 게이트 콘택 플러그들(174)을 형성하기 위한 콘택 홀들도 형성될 수 있다.
개구부(OP) 내에 절연 물질층을 형성하여 제1 분리 패턴(MS_1) 및 제2 분리 패턴(MS_2)을 포함하는 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)이 형성될 수 있다.
절연 영역(IR)의 상부로부터 제1 내지 제3 절연층(191, 192, 193) 및 절연 영역(IR)을 관통하는 콘택 홀들(VH)을 형성할 수 있다. 콘택 홀들(VH)의 하단에서는 주변 회로 영역(PERI)의 회로 배선 라인(280)이 노출될 수 있다.
다음으로, 도 3 내지 도 5c를 함께 참조하면, 콘택 홀들(VH)에 도전성 물질을 매립하여 관통 콘택 플러그들(174)을 형성할 수 있다. 게이트 콘택 플러그들(174)을 형성하기 위한 콘택 홀들에도 도전성 물질을 매립하여 게이트 콘택 플러그(174)를 형성할 수 있다. 제4 절연층(194)을 형성하고, 채널 구조물들(CH), 게이트 전극들(130) 상의 게이트 콘택 플러그들(172), 관통 콘택 플러그들(174)을 각각 연결하는 별도의 콘택 플러그들(171, 173, 175)를 형성하고, 각각의 콘택 플러그들(171, 173, 175)과 연결되는 배선 라인(176)을 형성할 수 있다. 다만, 도 10a 내지 도 15를 참조하여 상술한 제조 방법은, 도 3 내지 도 5c의 반도체 장치(100)를 제조하기 위한 일 예이며, 반도체 장치(100)는 다양한 제조 방법으로 제조될 수 있을 것이다.
도 16a 내지 도 16c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법 중 일부를 설명하기 위한 개략적인 평면도들이다. 도 16a 내지 도 16c에서는, 도 8a에 대응되는 영역들이 도시된다.
도 16a를 참조하면, 단부의 폭이 좁아지는 영역을 갖는 개구 패턴들(OP_1')을 형성할 수 있다.
먼저, 도 10a 내지 도 11c를 참조하여 설명한 방법으로, 주변 회로 영역(PERI), 메모리 셀 영역이 제공되는 기판(101), 제1 및 제2 수평 희생층들(111, 112), 제2 수평 도전층(104), 하부 관통 절연층(160), 희생 절연층들(180), 층간 절연층들(120), 상부 분리 영역들(SS), 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)을 형성할 수 있다.
다음으로, 희생 절연층들(180) 및 층간 절연층들(120)의 적층 구조물을 관통하는 개구부들(OP)을 형성하는 단계에서, 개구부들(OP) 중 적어도 하나는 단부의 폭이 좁아지는 영역을 갖도록 형성할 수 있다. 예를 들어, 개구 패턴들(OP_1')에 제1 방벽 패턴(BP1)이 형성될 영역의 폭을 제1 패턴 부분(P1)이 형성될 영역의 폭보다 작게 형성할 수 있다. 개구 패턴들(OP_1')은 단부를 향하여 폭이 감소하는 부분을 포함할 수 있다.
도 16b를 참조하면, 개구 패턴들(OP_1')의 내벽을 덮는 절연성 스페이서층(186)을 형성할 수 있다.
절연성 스페이서층(186)은 개구 패턴들(OP_1')의 내벽을 컨포멀하게 덮도록 형성할 수 있다. 개구 패턴들(OP_1')의 폭이 좁아진 단부에서 마주하는 내벽들 사이를 채우는 절연성 스페이서층(186)은 접할 수 있다. 절연성 스페이서층(186)은 개구 패턴들(OP_1')의 폭이 좁아진 단부에서 수평 두께가 상대적으로 증가할 수 있다.
도 16c를 참조하면, 식각 공정을 이용하여 절연성 스페이서층(186)의 일부를 제거하여 제1 방벽 패턴(BP1)을 형성할 수 있다.
개구 패턴들(OP_1') 내의 절연성 스페이서층(186)의 일부를 예를 들어, 습식 식각 공정을 이용하여 제거할 수 있다. 개구 패턴들(OP_1')의 폭이 좁아진 단부에서 절연성 스페이서층(186)은 일부가 제거되지 않고 잔존할 수 있다. 상기 단부에서 잔존하는 절연성 스페이서층(186)은 도 8a의 제1 방벽 패턴(BP1)일 수 있다.
다음으로, 도 14a 내지 도 15, 및 도 3 내지 도 5c를 함께 참조하면, 희생 절연층들(180)을 제거하여 관통 영역(TB)을 형성하고, 게이트 전극들(130), 관통 콘택 플러그들(174) 등을 형성하여 도 8a의 반도체 장치(100b)가 제조될 수 있다.
또한, 도 16a 내지 도 16c에서, 절연성 스페이서층의 내벽을 덮는 반도체층을 형성한 후, 식각 공정을 수행하여 도 8b의 반도체 장치(100c)의 제1 방벽 패턴(BP1)이 형성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
BP1: 제1 방벽 패턴 BP2: 제2 방벽 패턴
CH: 채널 구조물 DCH: 더미 채널 구조물
GS: 적층 구조물 IR: 절연 영역
MS1, MS2a, MS2b: 분리 영역 MS_1, MS_2: 분리 패턴
P1: 제1 패턴 부분 P2: 제2 패턴 부분
SS: 상부 분리 영역 TB: 관통 영역
101: 기판 120: 층간 절연층
130: 게이트 전극 140: 채널층
145: 게이트 유전층 150: 채널 절연층
155: 채널 패드 160: 하부 관통 절연층
172: 게이트 콘택 플러그 174: 관통 콘택 플러그
176: 배선 라인 180: 희생 절연층
185: 희생 분리 절연층 190: 캡핑 절연층

Claims (20)

  1. 제1 기판 상에 제공되며, 회로 소자들을 포함하는 주변 회로 영역;
    상기 주변 회로 영역 상에 배치되는 제2 기판 상에 제공되며, 상기 제2 기판의 제1 영역에서 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제2 기판의 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들 및 상기 게이트 전극들과 교대로 적층되는 층간 절연층들을 포함하는 적층 구조물;
    상기 적층 구조물을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물;
    상기 적층 구조물을 관통하며 상기 제1 방향에 수직한 제2 방향으로 연장되는 분리 구조물, 상기 분리 구조물은 제1 분리 패턴 및 상기 제1 분리 패턴과 평행하게 배치되는 한 쌍의 제2 분리 패턴들을 포함하고;
    상기 한 쌍의 제2 분리 패턴들 사이에 배치되며, 상기 제2 기판을 관통하는 하부 관통 절연층, 상기 하부 관통 절연층 상에 교대로 적층된 상기 층간 절연층들 및 희생 절연층들을 포함하는 관통 영역; 및
    상기 관통 영역을 관통하여 상기 제1 방향으로 연장되며 상기 주변 회로 영역의 상기 회로 소자들과 전기적으로 연결되는 관통 콘택 플러그들을 포함하고,
    상기 희생 절연층들은 상기 게이트 전극들과 마주하는 측면들을 갖고,
    상기 제1 분리 패턴의 단부는 상기 측면들의 적어도 일부보다 상기 관통 영역을 향하여 돌출된 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 분리 패턴의 상기 단부는 상기 희생 절연층들과 직접 접촉하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 분리 패턴은 상기 제1 분리 패턴의 상기 단부를 포함하는 제1 방벽 패턴 및 상기 제1 방벽 패턴으로부터 상기 제2 방향으로 연장되는 제1 패턴 부분을 포함하고,
    상기 제1 방벽 패턴은 상기 희생 절연층들과 다른 물질을 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 방벽 패턴 및 상기 제1 패턴 부분은 서로 다른 물질을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 분리 패턴의 측면의 일부는 상기 관통 영역의 상기 희생 절연층들과 직접 접촉하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제2 분리 패턴은 상기 제2 분리 패턴의 상기 측면의 일부를 포함하는 제2 방벽 패턴 및 상기 제2 방벽 패턴의 상기 제2 방향을 따른 양 끝단으로부터 상기 제2 방향으로 각각 연장되는 제2 패턴 부분들을 포함하고,
    상기 제2 방벽 패턴은 상기 희생 절연층들과 다른 물질을 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제2 방벽 패턴 및 상기 제2 패턴 부분들은 서로 다른 물질을 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 분리 패턴은 상기 제1 분리 패턴의 상기 단부를 포함하는 제1 방벽 패턴 및 상기 제1 방벽 패턴으로부터 상기 제2 방향으로 연장되는 제1 패턴 부분을 포함하고,
    상기 제1 패턴 부분은 상기 제1 방벽 패턴에 가까울수록 상기 제2 방향에 수직한 제3 방향에서 폭이 감소하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 방벽 패턴의 상기 제3 방향에서의 폭은 상기 제1 패턴 부분의 상기 제3 방향에서의 폭보다 작은 반도체 장치.
  10. 제8 항에 있어서,
    상기 제1 방벽 패턴은 절연성 스페이서층 및 상기 절연성 스페이서층의 내측면에 배치되는 반도체층을 포함하는 반도체 장치.
  11. 제1 기판 상에 배치되는 회로 소자들;
    상기 회로 소자들 상의 제2 기판 상에 배치되고, 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들;
    상기 제2 기판을 관통하는 하부 관통 절연층 상에 배치되고, 상기 제1 방향을 따라 서로 이격되어 적층되고, 상기 게이트 전극들과 마주하는 측면들을 갖는 희생 절연층들;
    상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물들;
    상기 게이트 전극들을 관통하고, 제1 방벽 패턴 및 상기 제1 방벽 패턴으로부터 상기 제1 방향에 수직한 제2 방향으로 연장되는 제1 패턴 부분을 포함하는 제1 분리 패턴; 및
    상기 게이트 전극들을 관통하며, 상기 제1 분리 패턴과 평행하게 배치되고 상기 제2 방향으로 연장되는 제2 분리 패턴을 포함하고,
    상기 희생 절연층들의 상기 측면들 중 적어도 일부는 상기 제1 분리 패턴의 상기 제1 방벽 패턴과 상기 제1 및 제2 방향에 수직한 제3 방향에서 중첩하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 제1 방벽 패턴은 상기 희생 절연층들과 접촉하는 제1 끝면 및 상기 제1 패턴 부분과 접촉하는 제2 끝면을 갖는 반도체 장치.
  13. 제12 항에 있어서,
    상기 제1 방벽 패턴의 상기 제1 끝면은 상기 희생 절연층들을 향하여 볼록한 곡면인 반도체 장치.
  14. 제12 항에 있어서,
    상기 제1 방벽 패턴의 상기 제2 끝면은 상기 희생 절연층들을 향하여 오목한 곡면인 반도체 장치.
  15. 제11 항에 있어서,
    상기 제1 패턴 부분은 상기 제1 방벽 패턴에 가까울수록 상기 제3 방향에서 폭이 감소하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 제1 방벽 패턴의 상기 제3 방향에서의 폭은 상기 제1 패턴 부분의 상기 제3 방향에서의 폭보다 작은 반도체 장치.
  17. 제1 기판 상에 배치되는 회로 소자들;
    상기 회로 소자들 상의 제2 기판 상에 배치되며, 상기 제2 기판의 제1 영역에서 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제2 기판의 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들;
    상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물들;
    상기 제2 기판의 상기 제2 영역에서 상기 게이트 전극들을 관통하는 제1 방벽 패턴들 및 제2 방벽 패턴들;
    상기 제2 기판의 상기 제2 영역에서 상기 제2 기판을 관통하는 하부 관통 절연층, 및 상기 하부 관통 절연층 상에 교대로 적층된 희생 절연층들 및 층간 절연층들을 포함하는 절연 영역; 및
    상기 절연 영역을 관통하여 상기 제1 방향으로 연장되며 상기 회로 소자들과 전기적으로 연결되는 관통 콘택 플러그들을 포함하고,
    상기 절연 영역은 평행하게 연장되는 제2 방벽 패턴들 사이에 배치되고,
    상기 제1 방벽 패턴들은 상기 제2 방벽 패턴들과 이격되고,
    상기 절연 영역의 상기 희생 절연층들은 상기 제1 및 제2 방벽 패턴들 중 적어도 하나와 직접 접촉하는 반도체 장치.
  18. 제17 항에 있어서,
    각각의 상기 제1 방벽 패턴들로부터 상기 제2 방향으로 연장되는 제1 패턴 부분들; 및
    각각의 상기 제2 방벽 패턴들의 상기 제2 방향을 따른 양 끝단으로부터 상기 제2 방향으로 연장되는 제2 패턴 부분들을 더 포함하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 제2 방벽 패턴들은 상기 제2 방향에서 상기 제1 방벽 패턴들보다 긴 길이를 갖고,
    상기 제1 방벽 패턴들은 상기 게이트 전극들이 상기 희생 절연층들과 마주하는 측면들보다 상기 절연 영역을 향하여 돌출된 단부를 포함하는 반도체 장치.
  20. 제17 항에 있어서,
    상기 제2 방벽 패턴들은 상기 제2 방향으로 연장되고,
    상기 제1 방벽 패턴들은 상기 제2 방향에 수직한 제3 방향으로 연장되는 반도체 장치.


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