CN106024798A - 三维半导体存储器件及其制造方法 - Google Patents

三维半导体存储器件及其制造方法 Download PDF

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CN106024798A CN201610200759.3A CN201610200759A CN106024798A CN 106024798 A CN106024798 A CN 106024798A CN 201610200759 A CN201610200759 A CN 201610200759A CN 106024798 A CN106024798 A CN 106024798A
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车俊昊
玄忠
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Abstract

提供一种半导体存储器件，包括：基板；层叠结构，包括竖直地层叠在基板上的栅电极；竖直沟道部，穿过栅电极；掺杂区，提供在层叠结构的侧部的基板中；公共源极插塞，在基板上并电连接到掺杂区；单元接触插塞，分别连接到栅电极。公共源极插塞的顶表面处于与所述单元接触插塞的顶表面不同的水平处。

Description

三维半导体存储器件及其制造方法
技术领域
发明构思一般地涉及半导体器件，更具体地，涉及半导体存储器件及其制造方法。
背景技术
半导体器件已经被高度集成以提供高性能和降低成本。具体地，半导体存储器件的集成密度会直接影响半导体存储器件的成本。常规二维(2D)存储器件的集成密度可以主要通过单位存储单元占据的面积而确定，所以会极大地受到形成精细图案的技术的影响。然而，由于需要极高价的装置来形成精细图案，所以2D存储器件的集成密度继续增加但仍受到限制。
为了克服这些限制，已经开发了包括三维布置的存储单元的3D半导体存储器件。
发明内容
本发明构思的一些实施方式提供一种半导体存储器件，包括：基板；层叠结构，包括竖直地层叠在基板上的栅电极；竖直沟道部，穿过栅电极；掺杂区，提供在层叠结构的侧部的基板中；公共源极插塞，设置在基板上并电连接到掺杂区；单元接触插塞，分别连接到栅电极。公共源极插塞的顶表面可以设置在与单元接触插塞的顶表面不同的水平处。
在其他实施方式中，单元接触插塞的顶表面可以处于比公共源极插塞的顶表面高的水平处。
在其他实施方式中，半导体存储器件可以还包括顺序地层叠在层叠结构上的第一分离绝缘层和第二分离绝缘层。公共源极插塞可以向上延伸以穿过第一分离绝缘层，公共源极插塞的顶表面可以设置在与第一分离绝缘层的顶表面基本上相同的水平处。单元接触插塞可以向上延伸以穿过第一和第二分离绝缘层，单元接触插塞的顶表面可以设置在与第二分离绝缘层的顶表面基本上相同的水平处。
在一些实施方式中，第二分离绝缘层可以延伸到公共源极插塞上以覆盖公共源极插塞的顶表面。
在其他实施方式中，竖直沟道部的顶表面可以低于公共源极插塞的顶表面和单元接触插塞的顶表面。
在其他实施方式中，基板可以包括其中设置竖直沟道部的单元阵列区、其中设置单元接触插塞的接触区、以及***电路区。在这些实施方式中，半导体存储器件可以还包括设置在***电路区的基板上的***栅图案、提供在***栅图案的侧部的基板中的***掺杂区、以及设置在***电路区的基板上的***接触插塞。***接触插塞可以电连接到***栅图案和***掺杂区。
在一些实施方式中，***接触插塞的顶表面可以设置在与单元接触插塞的顶表面基本上相同的水平处。
本发明构思的其他实施方式提供一种半导体存储器件，包括：基板，包括单元阵列区和接触区；层叠结构，包括竖直地层叠在基板上的栅电极；穿过栅电极的竖直沟道部，在单元阵列区的基板上；掺杂区，提供在层叠结构的侧部的基板中；公共源极插塞，设置在基板上并电连接到掺杂区；以及单元接触插塞，分别连接到接触区的基板上的栅电极。竖直沟道部的顶表面、公共源极插塞的顶表面和每个单元接触插塞的顶表面可以设置在彼此不同的水平处。
在其他实施方式中，竖直沟道部的顶表面可以设置在比公共源极插塞的顶表面低的水平处。
在一些实施方式中，竖直沟道部的顶表面可以处于比公共源极插塞的顶表面低的水平处，公共源极插塞的顶表面可以处于比单元接触插塞的顶表面低的水平处。
本发明构思的其他实施方式提供一种三维半导体存储器件，包括：层叠结构，包括竖直地层叠在基板上的栅电极；穿过栅电极的竖直沟道部，在基板的单元阵列区中的基板上；掺杂区，在层叠结构的侧部的基板中；在基板上的公共源极插塞，公共源极插塞电连接到掺杂区；单元接触插塞，分别连接到在基板的接触区中的基板上的栅电极；***栅图案，在基板的***电路区中的基板上；***掺杂区，在***栅图案的侧部的基板中；以及***接触插塞，在***电路区的基板上。竖直沟道部的顶表面、公共源极插塞的顶表面、以及单元接触插塞和***接触插塞的每个的顶表面处于彼此不同的水平处。
在其他实施方式中，竖直沟道部的顶表面可以处于比公共源极插塞的顶表面低的水平处。
在一些实施方式中，竖直沟道部的顶表面可以处于比单元接触插塞的顶表面低的水平处。
在其他实施方式中，竖直沟道部的顶表面可以处于比公共源极插塞的顶表面低的水平处。公共源极插塞的顶表面可以处于比单元接触插塞的顶表面低的水平处。
在其他实施方式中，***接触插塞可以电连接到***栅图案和***掺杂区。***接触插塞的顶表面设置可以在与单元接触插塞的顶表面基本上相同的水平处。
附图说明
考虑附图和伴随的详细说明，发明构思将变得更加明显。
图1是示出根据本发明构思的一些实施方式的半导体存储器件的平面图。
图2是沿图1的线I-I’和II-II’截取的截面图，示出根据本发明构思的一些实施方式的半导体存储器件。
图3是沿图1的线I-I’和II-II’截取的截面图，示出根据发明构思的一些实施方式的半导体存储器件。
图4A至4M是沿图1的线I-I’和II-II’截取的截面图，示出根据本发明构思的一些实施方式制造半导体存储器件的操作步骤。
图5是示出根据本发明构思的一些实施方式的包括半导体存储器件的电子***的示例的示意性框图。
图6是示出根据发明构思的一些实施方式的包括半导体存储器件的存储***的示例的示意性框图。
具体实施方式
现在将在下文参照附图更充分地说明发明构思，在附图中示出发明构思的示范实施方式。发明构思的优点和特征以及实现它们的方法通过以下示范实施方式将是明显的，将参照附图更具体地描述示范实施方式。然而，应当指出，发明构思不局限于以下示范实施方式，并可以以各种形式实现。因此，示范实施方式仅提供用于公开发明构思并使本领域技术人员知道发明构思的类别。在附图中，发明构思的实施方式不局限于这里提供的具体示例并且为了清楚而被夸大。
在此使用的术语仅仅是为了描述特定实施方式的目的，而非旨在限制发明。如在此所用的，单数术语“一”和“该”旨在也包括复数形式，除非上下文清楚地另有指示。如在此所用的，术语“和/或”包括一个或多个相关所列项目的任何及所有组合。将理解，当一元件被称为“连接到”或“联接到”另一元件时，它可以直接连接到或联接到另一元件，或者可以存在***元件。
类似地，将理解，当诸如层、区域、或基板的元件被称为“在”另一元件“上”时，它可以直接在另一元件上，或者可以存在***元件。相反，术语“直接”意味着没有***元件。将进一步理解，当在此使用时，术语“包括”和/或“包含”表示存在所述特征、整体、步骤、操作、元件和/或部件，但是不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。
另外，将以截面图作为发明构思的理想示范性视图描述在详细说明中的实施方式。因此，示范性视图的形状可以根据制造工艺和/或容许误差而改变。因此，发明构思的实施方式不局限于在示范性视图中示出的具体形状，但可以包括可以根据制造工艺产生的其他形状。在附图中示例的区域具有一般的性质，并且用于示出元件的具体形状。因此，这不应该理解为限于发明构思的范围。
还将理解，虽然术语第一、第二、第三等等可以在此使用以说明各种元件，但这些元件不应该被这些术语限制。这些术语仅用于区分一个元件与另一元件。因此，在一些实施方式中的第一元件在其他实施方式中可以被称为第二元件而不背离本发明的教导。这里说明和示出的本发明构思的多个方面的示范实施方式包括它们的互补配对物。相同的附图标记或者相同的参考指示符在整个说明书中表示相同的元件。
此外，这里参照作为理想化示范性图示的截面图和/或平面图描述了示范实施方式。因此，例如由制造技术和/或公差引起的图示形状的偏离是可能发生的。因此，示范实施方式不应该理解为限于在此示出的区域的形状，而是包括例如由制造引起的形状的偏差。例如，示出为矩形的蚀刻区域通常将具有圆化或者弯曲的特征。因此，在附图中示出的区域本质上是示意性的，它们的形状并非要示出器件的区域的实际形状，并非旨在限制示例实施方式的范围。
如本发明人所理解的，根据在此说明的各种实施方式的器件和器件的形成方法可以实施为微电子器件诸如集成电路，其中根据在此说明的各种实施方式的多个器件集成在同一微电子器件中。因此，在此示出的截面可以在微电子器件的两个不同的方向上重复，这两个不同的方向不必是正交的。因此，基于微电子器件的功能，包含根据在此说明的各种实施方式的器件的微电子器件的平面图可以包括呈阵列和/或二维图案的多个器件。
根据微电子器件的功能，根据在此说明的各种实施方式的器件可以配置于其他器件当中。此外，根据在此说明的各种实施方式的微电子器件可以在与所述两个不同方向正交的第三方向上重复，以提供三维集成电路。
因此，在此示出的(诸)截面图提供对于根据在此说明的各种实施方式的多个器件的支持，该多个器件在平面图中沿两个不同方向延伸和/或在透视图中在三个不同方向延伸。例如，当在器件/结构的截面图中示出单个有源区时，该器件/结构可以包括在其上的多个有源区和晶体管结构(或存储单元结构、栅结构等等，视情况而定)，这将由器件/结构的平面图来说明。
图1是示出根据发明构思的一些实施方式的半导体存储器件的平面图。图2是沿图1的线I-I’和II-II’截取的截面图，示出根据发明构思的一些实施方式的半导体存储器件。
参照图1和2，层叠结构ST可以在基板10上。基板10可以包括单元阵列区CR和接触区WCTR。层叠结构ST可以在单元阵列区CR和接触区WCTR的基板10上。层叠结构ST可以在一个方向D3上延伸。基板10例如可以是硅基板、硅锗基板、锗基板或者生长在单晶硅基板上的单晶外延层。
基板10还可以包括***电路区PR。***晶体管可以在***电路区PR的基板10上。***晶体管例如可以包括P型金属氧化物半导体(PMOS)晶体管和N型金属氧化物半导体(NMOS)晶体管。PMOS晶体管和NMOS晶体管可以分别提供在基板10的由器件隔离层限定的有源区上。PMOS晶体管和NMOS晶体管可以包括在字线驱动器、感应放大器、行解码器、列解码器或者控制电路中。
在一些实施方式中，每个***晶体管可以包括顺序地层叠在***电路区PR的基板10上的***栅绝缘图案21和***栅图案22。***栅图案22可以用作构成***电路的每个***晶体管的栅电极并可以由掺杂有掺杂剂的多晶硅和金属材料中的至少一种形成。被用作***晶体管的源极区和漏极区的***掺杂区23可以提供在***栅图案22的两侧的有源区中。
***绝缘图案30可以提供在基板10上以覆盖***晶体管。***绝缘图案30可以由硅氧化物层形成，***电路区PR的***电路可以覆盖有***绝缘图案30。
设置在单元阵列区CR和接触区WCTR的基板10上的层叠结构ST可以包括绝缘图案111a至117a和栅电极140。绝缘图案111a至117a和栅电极140可以在垂直于基板10的顶表面的第二方向D2上交替地和重复地层叠。栅绝缘图案11a可以设置在基板10和层叠结构ST之间。栅绝缘图案11a可以包括例如硅氧化物层。
栅电极140可以在第二方向D2上层叠并且可以在一个方向D3上延伸。栅电极140在一个方向D3上的长度可以彼此不同。例如，栅电极140的长度可以随着与基板的距离增加而顺序地减小。换言之，设置在接触区WCTR的基板10上的层叠栅电极140可以具有台阶结构。因此，栅电极140的端部可以暴露在接触区WCTR的基板10上。
栅电极140可以包括接地选择栅电极141、单元栅电极142至146以及串选择栅电极147。接地选择栅电极141可以相应于栅电极140中最下面的一个，串选择栅电极147可以相应于栅电极140中最上面的一个。单元栅电极142至146可以设置在接地选择栅电极141和串选择栅电极147之间。栅电极140可以包括例如以下至少一个：掺杂硅，诸如钨、铜或者铝的金属，诸如钛氮化物或者钽氮化物的导电金属氮化物，以及诸如钛或者钽的过渡金属。
每个绝缘图案111a至117a可以设置在竖直地彼此相邻的栅电极140之间。绝缘图案111a至117a可以在第二方向D2上层叠并可以在一个方向D3上延伸。绝缘图案111a至117a在一个方向D3上的长度可以彼此不同。例如，绝缘图案111a至117a的长度可以随着与基板10的距离增加而顺序地减小。每个绝缘图案111a至117a可以具有与直接设置在每个绝缘图案111a至117a之下的栅电极140相同的长度。例如，在一个方向D3上，最下面的绝缘图案111a可以具有与最下面的栅电极141相同的长度。因此，绝缘图案111a至117a可以分别覆盖接触区WCTR的基板10上的栅电极140的暴露的端部。
层间绝缘图案125a可以设置在接触区WCTR和***电路区PR的基板10上。层间绝缘图案125a可以覆盖设置在接触区WCTR的基板10上的绝缘图案111a至116a的端部。此外，层间绝缘图案125a可以覆盖***电路区PR的***绝缘图案30的顶表面。层间绝缘图案125a的顶表面可以设置在与最上面的绝缘图案117a的顶表面基本上相同的水平处。层间绝缘图案125a可以包括例如硅氧化物。
竖直沟道部VC可以穿过设置在单元阵列区CR的基板10上的层叠结构ST从而电连接到基板10。多个竖直沟道部VC可以穿过层叠结构ST并可以沿着一个方向D3布置为锯齿形式。竖直沟道部VC可以共形地覆盖穿过层叠结构ST的沟道孔120的侧壁和底表面。竖直沟道部VC可以由单层或者多层形成。竖直沟道部VC可以包括例如多晶硅层、有机半导体层和碳纳米结构中的至少一个。
半导体柱SP可以设置在基板10和竖直沟道部VC之间。通过利用经由沟道孔120暴露的基板10作为籽晶进行选择性外延生长(SEG)工艺，半导体柱SP可以从基板10生长。例如，半导体柱SP可以由本征半导体或者掺杂有P型掺杂剂的半导体形成。
竖直绝缘层VI可以提供在竖直沟道部VC和层叠结构ST之间。竖直绝缘层VI可以共形地覆盖沟道孔120的底表面的一部分和侧壁。竖直绝缘层VI可以由单层或者多层形成。例如，竖直绝缘层VI可以包括被用作电荷俘获型非易失性存储器晶体管的存储元件的至少一个薄层诸如隧道绝缘层、俘获绝缘层和阻挡绝缘层。例如，竖直绝缘层VI可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个。水平绝缘层PI可以设置在竖直绝缘层VI与每个栅电极140之间。具体地，设置在栅电极140的侧壁上的水平绝缘层PI可以延伸到栅电极140的顶表面和底表面上。水平绝缘层PI可以相应于电荷俘获型非易失性存储器晶体管的阻挡绝缘层。在这些实施方式中，水平绝缘层PI可以是硅氧化物层。替代地，水平绝缘层PI可以还包括俘获绝缘层、或者俘获绝缘层和隧道绝缘层。竖直绝缘层VI和水平绝缘层PI可以构成数据存储层。
绝缘柱121可以提供在沟道孔120中。绝缘柱121可以包括绝缘材料例如硅氧化物或者硅氮化物。绝缘柱121可以被竖直沟道部VC围绕。竖直沟道部VC可以还包括导电垫D。导电垫D可以对应于竖直沟道部VC的顶端部。竖直绝缘层VI和绝缘柱121的顶端可以与导电垫D的底表面接触。导电垫D可以包括导电材料或者掺杂有导电类型不同于竖直沟道部VC的导电类型的掺杂剂的半导体材料。包括导电垫D的竖直沟道部VC的顶表面可以设置在与最上面的绝缘图案117a的顶表面基本上相同的水平处。在这些实施方式中，竖直沟道部VC的顶表面可以是导电垫D的顶表面。
掺杂区20可以提供在单元阵列区CR和接触区WCTR的基板10中。掺杂区20可以沿着一个方向D3在基板10中延伸。掺杂区20可以是公共源线。在这些实施方式中，掺杂区20的导电类型可以不同于基板10的导电类型。
第一分离绝缘层131可以设置在基板10的整个顶表面上。具体地，第一分离绝缘层131可以覆盖单元阵列区CR的最上面的绝缘图案117a的顶表面并可以覆盖接触区WCTR和***电路区PR的层间绝缘图案125a。第一分离绝缘层131可以覆盖竖直沟道部VC并可以接触导电垫D的顶表面。例如，第一分离绝缘层131可以包括绝缘材料例如硅氧化物层。
多个层叠结构ST可以提供在单元阵列区CR和接触区WCTR的基板10上。间隔物149、阻挡图案151a和公共源极插塞153a可以设置在公共源极沟槽133中，公共源极沟槽133暴露彼此相邻的层叠结构ST之间的掺杂区20。公共源极沟槽133可以向上延伸以穿过单元阵列区CR和接触区WCTR的第一分离绝缘层131。公共源极沟槽133可以具有在一个方向D3上延伸的线形。公共源极沟槽133可以在基板10上提供为多个。公共源极沟槽133和层叠结构ST可以沿着垂直于一个方向D3的第一方向D1交替地布置。
间隔物149可以设置在公共源极沟槽133的每个侧壁上。例如，间隔物149可以包括硅氧化物层。阻挡图案151a可以共形地覆盖公共源极沟槽133的底表面和设置在公共源极沟槽133的两个侧壁上的间隔物149的侧壁。换言之，阻挡图案151a可以具有U形截面。例如，阻挡图案151a可以包括金属氮化物诸如钛氮化物或者钽氮化物。
公共源极插塞153a可以完全地填充阻挡图案151a上的公共源极沟槽133。换言之，公共源极插塞153a可以设置在彼此相邻的层叠结构ST之间并可以向上延伸以穿过第一分离绝缘层131。此外，公共源极插塞153a可以具有在一个方向D3上延伸的线形。分别设置在公共源极沟槽133中的公共源极插塞153a可以沿着第一方向D1布置。虽然在附图中未示出，但是公共源极插塞153a可以电连接到穿过层叠结构ST的虚设竖直沟道部。例如，公共源极插塞153a可以包括例如钨、铜、或者铝的金属或者例如钛或者钽的过渡金属。
公共源极插塞153a的顶表面可以设置在与第一分离绝缘层131的顶表面基本上相同的水平处。换言之，第一分离绝缘层133可以相应于公共源极插塞153a穿过的层中最上面的一个。公共源极插塞153a的顶表面可以设置在比竖直沟道部VC的顶表面高的水平处。
第二分离绝缘层155可以提供在第一分离绝缘层131的整个顶表面上。第二分离绝缘层155可以覆盖公共源极插塞153a、阻挡图案151a和间隔物149的顶表面。例如，第二分离绝缘层155可以包括绝缘材料诸如硅氧化物层、硅氮化物层和/或硅氮氧化物层。
单元接触插塞CGCP可以穿过接触区WCTR的第二分离绝缘层155、第一分离绝缘层131和层间绝缘图案125a从而分别与栅电极140的端部接触。***接触插塞PGCP可以穿过***电路区PR的第二分离绝缘层155、第一分离绝缘层131和层间绝缘图案125a从而分别与***栅图案22和***掺杂区23接触。单元接触插塞CGCP和***接触插塞PGCP可以包括导电材料例如钨(W)、铜(Cu)或者铝(Al)。
单元接触插塞CGCP的顶表面和***接触插塞PGCP的顶表面可以设置在与第二分离绝缘层155的顶表面基本上相同的水平处。此外，单元接触插塞CGCP的顶表面和***接触插塞PGCP的顶表面可以设置在比公共源极插塞153a的顶表面高的水平处。换言之，竖直沟道部VC的顶表面可以低于公共源极插塞153a的顶表面，公共源极插塞153a的顶表面可以低于单元接触插塞CGCP和***接触插塞PGCP的顶表面。
接触垫159可以设置在第二分离绝缘层155上从而分别与单元接触插塞CGCP和***接触插塞PGCP接触。覆盖接触垫159的另外的分离绝缘层160可以设置在第二分离绝缘层155的整个顶表面上。位线接触插塞BLCP可以穿过单元阵列区CR的第一分离绝缘层131、第二分离绝缘层155和另外的分离绝缘层160从而与导电垫D接触。位线BL可以设置在另外的分离绝缘层160上从而连接到位线接触插塞BLCP。多个位线BL可以在第一方向D1上延伸以交叉层叠结构ST并且可以在一个方向D3上布置。
第一接触MC1可以穿过接触区WCTR的另外的分离绝缘层160，第二接触MC2可以穿过***电路区PR的另外的分离绝缘层160。全局字线GWL可以设置在另外的分离绝缘层160上从而连接到第一接触MC1和第二接触MC2。
图3是沿图1的线I-I’和II-II’截取的截面图，示出根据发明构思的一些实施方式的半导体存储器件。参照图2和图3，竖直沟道部VC的顶表面可以低于公共源极插塞153a的顶表面，公共源极插塞153a穿过单元阵列区CR的第一分离绝缘层131并且在层叠结构ST之间向下延伸从而连接到相应于公共源线的掺杂区20。单元接触插塞CGCP可以穿过接触区WCTR的第二分离绝缘层155和第一分离绝缘层131以及接触区WCTR的层间绝缘图案125a从而连接到栅电极140。单元接触插塞CGCP的顶表面可以高于公共源极插塞153a的顶表面。***接触插塞PGCP可以穿过***电路区PR的另外的分离绝缘层160、第二分离绝缘层155、第一分离绝缘层131以及层间绝缘图案125a从而分别连接到***栅图案22和***掺杂区23。***接触插塞PGCP的顶表面可以高于单元接触插塞CGCP的顶表面。换言之，竖直沟道部VC的上部分可以设置在比公共源极插塞153a的上部分低的水平处，公共源极插塞153a的上部分可以设置在比单元接触插塞CGCP的上部分和***接触插塞PGCP的上部分低的水平处。此外，单元接触插塞CGCP的上部分可以设置在比***接触插塞PGCP的上部分低的水平处。
图4A至4M是沿图1的线I-I’和II-II’截取的截面图，示出根据发明构思的一些实施方式制造半导体存储器件的操作步骤。首先参照图4A，基板10可以包括单元阵列区CR、接触区WCTR和***电路区PR。器件隔离层可以形成在基板10中以限定有源区。用于写入和感测存储单元的***电路可以形成在***电路区PR的基板10上。
例如，***电路可以包括字线驱动器、感应放大器、行解码器、列解码器和控制电路。在一些实施方式中，包括在***电路中的***晶体管可以形成在***电路区PR的基板10上，如图4A所示。基板10例如可以是硅基板、硅锗基板、锗基板或者生长在单晶硅基板上的单晶外延层。
在一些实施方式中，***晶体管可以通过以下工艺形成。***栅绝缘层和***栅极层可以顺序地形成在基板10的整个顶表面上。***栅绝缘层可以用作***晶体管的栅绝缘层并可以通过热氧化工艺由硅氧化物层形成。***栅极层和***栅绝缘层可以接连地被图案化以形成顺序地层叠在基板10上的***栅绝缘图案21和***栅图案22。***栅图案22可以用作包括在***电路中的***晶体管的栅电极。***栅图案22可以由掺杂有掺杂剂的多晶硅和金属材料中的至少一个形成。***掺杂区23可以形成在***栅图案22的两侧的有源区中。***掺杂区23可以用作***晶体管的源极区和漏极区。同时，下栅绝缘层11可以不在形成***栅图案22时被图案化。下栅绝缘层11可以覆盖单元阵列区CR的基板10的顶表面。
随后，***绝缘图案30可以形成在具有***晶体管的基板10上。***绝缘图案30可以由硅氧化物层形成。***电路区PR的***电路可以被埋入在***绝缘图案30中。
绝缘层可以在形成***电路之后沉积在基板10的整个顶表面上，然后，单元阵列区CR和接触区WCTR的绝缘层可以被去除以形成***绝缘图案30。换言之，***绝缘图案30可以局部地形成在***电路区PR的基板10上，但是可以不形成在单元阵列区CR和接触区WCTR的基板10上。
此外，***蚀刻停止层32可以形成在***绝缘图案30上，如图4A所示。***蚀刻停止层32可以由相对于***绝缘图案30具有蚀刻选择性的材料诸如硅氮化物形成。
层叠结构ST可以形成在具有***绝缘图案30的基板10的整个顶表面上。换言之，层叠结构ST可以形成在单元阵列区CR、接触区WCTR和***电路区PR的基板10上。层叠结构ST可以包括牺牲层SC和绝缘层111至117。牺牲层SC和绝缘层111至117可以交替地和重复地层叠在基板10上。牺牲层SC可以包括相对于绝缘层111至116具有蚀刻选择性的材料。例如，牺牲层SC可以由例如硅氮化物层形成，绝缘层111至117可以由例如硅氧化物层形成。
现在参照图4B，单元阵列区CR的层叠结构ST可以被图案化以形成沟道孔120。具体地，掩模图案(未示出)可以被形成为覆盖接触区WTCR和***电路区PR的层叠结构ST的整个部分以及单元阵列区CR的层叠结构的一部分，然后，绝缘层111至117以及牺牲层SC可以利用掩模图案作为蚀刻掩模被蚀刻以形成沟道孔120。可以进行用于形成沟道孔120的蚀刻工艺直到暴露基板10的顶表面。虽然在附图中未示出，但是在沟道孔120下方的基板10的顶表面可以通过过蚀刻而凹陷。
参照图4C，半导体柱SP可以形成在通过每个沟道孔120暴露的基板10上。具体地，通过利用由沟道孔120暴露的基板10作为籽晶进行SEG工艺，半导体柱SP可以从基板10生长。例如，半导体柱SP可以由本征半导体或者掺杂有P型掺杂剂的半导体形成。
竖直绝缘层VI可以形成为共形地覆盖每个沟道孔120的侧壁和半导体柱SP的顶表面的一部分。例如，竖直绝缘层VI可以利用化学气相沉积(CVD)工艺和/或原子层沉积(ALD)工艺形成。竖直绝缘层VI可以由单层或者多层形成。例如，竖直绝缘层VI可以包括被用作电荷俘获型非易失性存储器晶体管的存储元件的至少一个薄层例如隧道绝缘层、俘获绝缘层和阻挡绝缘层。例如，竖直绝缘层VI可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个。
竖直沟道部VC可以形成为共形地覆盖每个沟道孔120中的竖直绝缘层VI的侧壁以及半导体柱SP的顶表面。例如，竖直沟道部VC可以利用CVD工艺和/或ALD工艺形成。竖直沟道部VC可以包括多晶硅层、有机半导体层和碳纳米结构中的至少一个。
在形成竖直沟道部VC之后，可以在包括氢或者重氢的气氛中在竖直沟道部VC上进行氢气退火工艺。存在于竖直沟道部VC中的晶体缺陷可以通过氢气退火工艺而被消除。
绝缘柱121可以形成为填充具有竖直沟道部VC的沟道孔120。例如，绝缘柱121可以利用旋涂玻璃(SOG)工艺形成。绝缘柱121可以包括绝缘材料例如硅氧化物或者硅氮化物。
导电垫D可以形成在竖直沟道部VC的顶端部中。竖直绝缘层VI和绝缘柱121可以设置在导电垫D下方。在一些实施方式中，竖直绝缘层VI、竖直沟道部VC和绝缘柱121可以凹陷，然后，凹陷区可以被导电材料填充，由此形成导电垫D。在一些实施方式中，导电垫D可以通过用导电类型不同于竖直沟道部VC的掺杂剂掺杂竖直绝缘层VI、竖直沟道部VC和绝缘柱121的顶端部而形成。
现在参照图4D，掩模图案123可以形成在基板10的单元阵列区CR的层叠结构ST上。通过掩模图案123暴露的牺牲层SC和绝缘层111至117可以被蚀刻，因此，接触区WCTR的层叠结构ST可以被形成为台阶结构。
减小掩模图案123的平面面积的工艺和减小绝缘层111至117和牺牲层SC的蚀刻量的工艺可以被重复进行以形成层叠结构20的台阶结构。
具体地，初始掩模图案123可以形成在接触区WCTR的一部分和单元阵列区CR的基板10上以暴露***电路区PR的最上面的绝缘层117的整个部分和接触区WCTR的最上面的绝缘层117的一部分。第一蚀刻工艺可以利用初始掩模图案123作为蚀刻掩模在层叠结构ST上进行，由此去除***电路区PR的绝缘层111至117和牺牲层SC的整个部分以及接触区WCTR的由掩模图案123暴露的部分的绝缘层111至117和牺牲层SC的整个部分。因此，***电路区PR的***绝缘图案30可以被暴露，接触区WCTR的基板10的一部分的顶表面可以被暴露。
掩模图案123的平面面积可以被减小，第二蚀刻工艺可以在由具有减小的面积的掩模图案123暴露的接触区WCTR的绝缘层111至117和牺牲层SC上进行。此时，通过第二蚀刻工艺蚀刻的绝缘层111至117和牺牲层SC的量可以小于通过第一蚀刻工艺蚀刻的绝缘层111至117和牺牲层SC的量。例如，层叠在最下面的绝缘层111上的绝缘层112至117以及牺牲层SC可以通过第二蚀刻工艺被蚀刻以暴露最下面的绝缘层111。换言之，紧接在第二蚀刻工艺之后，最下面的绝缘层111和最下面的牺牲层SC可以保留。
在减小掩模图案123的平面面积的工艺和减小绝缘层111至117和牺牲层SC的蚀刻量的工艺被重复地进行之后，最后的掩模图案123可以仅保留在单元阵列区CR的层叠结构ST上。此外，牺牲层SC的端部和分别覆盖牺牲层SC的绝缘层111至117的端部可以设置在彼此水平地不同的位置处。换言之，牺牲层SC和绝缘层111至117的平面面积可以随着与基板10的距离增加而顺序地减小。
掩模图案123可以在形成台阶结构之后被去除。同时，高度差会发生在单元阵列区CR和接触区WCTR的层叠结构与***电路区PR的结构之间。例如，单元阵列区CR的层叠结构ST的最上面的绝缘层117的顶表面可以设置在与***电路区PR的***绝缘图案30的顶表面不同的水平处。
参照图4E，层间绝缘层125可以形成在基板10的整个顶表面上。层间绝缘层125可以形成在单元阵列区CR和接触区WCTR的层叠结构ST以及***电路区PR的结构上。层间绝缘层125的顶表面可以由于基板10的结构之间的高度差而具有高度差。例如，单元阵列区CR的层间绝缘层125的顶表面可以高于接触区WCTR和***电路区PR的层间绝缘层125的顶表面，***电路区PR的层间绝缘层125的顶表面可以设置在最下面的水平处。接触区WCTR的层间绝缘层125的顶表面可以具有从单元阵列区CR到***电路区PR变得逐渐地降低的倾斜面。
层间绝缘层125例如可以利用物理气相沉积(PVD)工艺、CVD工艺、次大气压化学气相沉积(SACVD)工艺、低压化学气相沉积(PECVD)工艺、等离子体增强化学气相沉积(PECVD)工艺或者高密度等离子体化学气相沉积(HDP-CVD)工艺形成。
层间绝缘层125可以在去除牺牲层SC的后续工艺中由相对于牺牲层SC具有蚀刻选择性的材料形成。例如，层间绝缘层125可以由HDP氧化物层、正硅酸乙酯(TEOS)、等离子体增强正硅酸乙酯(PE-TEOS)、O3-正硅酸乙酯(O3-TEOS)、未掺杂硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、氟化物硅酸盐玻璃(FSG)、旋涂玻璃(SOG)和Tonen silazene(TOSZ)中的至少一个形成。在其他示例中，层间绝缘层125可以包括硅氮化物、硅氮氧化物或者具有低介电常数的低k介电材料。
抛光停止层127可以形成在层间绝缘层125上。抛光停止层127可以是减小凹入现象在层间绝缘层125的化学机械抛光(CMP)工艺期间发生在接触区WCTR和***电路区PR中的可能性或尽可能地防止其发生的牺牲层。
例如，抛光停止层127可以利用沉积工艺诸如CVD工艺、PVD工艺或者ALD工艺形成。抛光停止层127可以由去除率低于层间绝缘层125的去除率的材料形成。例如，抛光停止层127可以由硅氮化物(SiN)、硅氮氧化物(SiON)、硅碳化物(SiC)、硅氧碳化物(SiOC)、导电层、SiLK、黑金刚石、CORAL、BN和抗反射涂层(ARC)构成的组中选出的至少一个形成。
现在参照图4F，单元阵列区CR的层间绝缘层125的一部分可以被去除以减小单元阵列区CR的层间绝缘层125和接触区WCTR的层间绝缘层125之间的高度差。具体地，光致抗蚀剂图案(未示出)可以形成为暴露单元阵列区CR的抛光停止层127，然后，抛光停止层127和层间绝缘层125可以利用光致抗蚀剂图案作为蚀刻掩模被蚀刻。因此，接触区WCTR的层间绝缘层125的上部分可以从单元阵列区CR和***电路区PR的层间绝缘层125突出。
现在参照图4G，可以在层间绝缘层125上进行平坦化工艺以形成层间绝缘图案125a。可以进行平坦化工艺直到单元阵列区CR的导电垫D的顶表面被暴露。层间绝缘图案125a可以形成在接触区WCTR和***电路区PR的基板10上。
在平坦化工艺期间，接触区WCTR的抛光停止层127可以被去除以暴露层间绝缘图案125a的顶表面但是可以保持***电路区PR的抛光停止层127。另一方面，因为接触区WCTR的抛光停止层127在层间绝缘层125之前被去除，所以接触区WCTR的层间绝缘图案125a的一部分的顶表面可以低于最上面的绝缘图案117a的顶表面。
在平坦化工艺之后，***电路区PR的抛光停止层127可以被选择性地去除。
现在参照图4H，暴露单元阵列区CR的部分层叠结构ST的第一分离绝缘层131可以形成在基板10上，暴露的层叠结构ST可以利用第一分离绝缘层131作为蚀刻掩模被蚀刻以形成公共源极沟槽133。如图1所示，当从平面图观看时，公共源极沟槽133可以具有在一个方向D3上延伸的线形。公共源极沟槽133被形成，所以栅绝缘图案11a、牺牲图案SCa和绝缘图案111a至117a可以形成在基板10上。用于形成公共源极沟槽133的蚀刻工艺可以是各向异性刻蚀工艺。
牺牲图案SCa的侧壁可以在公共源极沟槽133的侧壁处被暴露。形成公共源极沟槽133的工艺可以是暴露牺牲图案SCa的工艺，用于进行选择性地仅去除牺牲图案SCa的选择蚀刻工艺。第一分离绝缘层131可以由相对于牺牲图案SCa具有蚀刻选择性的材料形成。例如，第一分离绝缘层131可以包括硅氧化物层。
现在参照图4I，通过公共源极沟槽133暴露的牺牲图案SCa可以被选择性地去除以形成凹陷区RR。具体地，凹陷区RR可以设置在竖直地层叠的绝缘图案111a至117a之间。因为牺牲图案SCa包括相对于绝缘图案111a至117a具有蚀刻选择性的材料，所以绝缘图案111a至117a可以不在去除牺牲图案SCa时被去除。选择蚀刻工艺可以包括湿蚀刻工艺和/或干蚀刻工艺。例如，如果牺牲图案SCa由硅氮化物形成并且绝缘图案111a至117a由硅氧化物形成，则选择蚀刻工艺可以利用包括磷酸的蚀刻溶液进行。
凹陷区RR可以暴露绝缘图案111a至117a的顶表面和底表面、竖直绝缘层VI的部分外侧壁、以及半导体柱SP的侧壁的一部分。凹陷区RR可以是从公共源极沟槽133水平地延伸到绝缘图案111a至117a之间的间隙区域。
现在参照图4J，水平绝缘层PI可以形成为覆盖凹陷区RR的内表面。具体地，水平绝缘层PI可以共形地覆盖绝缘图案111a至117a的顶表面和底表面、竖直绝缘层VI的部分外侧壁、以及半导体柱SP的通过凹陷区RR暴露的部分侧壁。
类似于竖直绝缘层VI，水平绝缘层PI可以由单层或者多层形成。水平绝缘层PI可以相应于电荷俘获型非易失性存储器晶体管的阻挡绝缘层。在这些实施方式中，水平绝缘层PI可以是硅氧化物层。替代地，水平绝缘层PI可以还包括俘获绝缘层、或者俘获绝缘层和隧道绝缘层。水平绝缘层PI可以利用具有优异的台阶覆盖特性的沉积工艺形成。例如，水平绝缘层PI可以利用CVD工艺或者ALD工艺形成。
栅电极140可以通过用导电材料填充凹陷区RR而形成。形成栅电极140可以包括形成填充凹陷区RR的导电层以及去除形成在公共源极沟槽133中的导电层以在凹陷区RR中受限制地留下部分导电层。在一些实施方式中，导电层可以形成为填充公共源极沟槽133。在这些实施方式中，公共源极沟槽133中的导电层可以被各向异性地蚀刻。
虽然在附图中未示出，但是当栅电极140形成在凹陷区RR中时，栅电极140可以被过蚀刻。因此，通过公共源极沟槽133暴露的栅电极140的侧壁可以从通过公共源极沟槽133暴露的绝缘图案111a至1117a的侧壁横向凹陷。换言之，栅电极140的侧壁可以形成在凹陷区RR中。栅电极140可以包括导电材料。例如，栅电极140可以包括例如以下至少一个：掺杂硅，诸如钨、铜或者铝的金属，诸如钛氮化物或者钽氮化物的导电金属氮化物，和诸如钛或者钽的过渡金属。
现在参照图4K，掺杂区20可以形成在通过公共源极沟槽133暴露的基板10中。掺杂区20可以利用离子注入工艺形成并且可以通过公共源极沟槽133形成在基板10中。掺杂区20的导电类型可以不同于基板10的导电类型。
间隔物149可以形成在公共源极沟槽133的侧壁上。间隔物149可以将栅电极140与将在后续工艺中形成的公共源极插塞153a电绝缘。间隔物149可以包括绝缘材料，例如硅氧化物。
阻挡层151和导电层153可以形成在公共源极沟槽133中。具体地，阻挡层151可以共形地形成在公共源极沟槽133的侧壁和底表面上以及接触区WCTR和***电路区PR的第一分离绝缘层131的顶表面上。导电层153可以形成在阻挡层151上以填充公共源极沟槽133并覆盖第一分离绝缘层131。例如，阻挡层151可以通过CVD工艺或者ALD工艺形成。例如，导电层153可以通过CVD工艺、PVD工艺或者ALD工艺形成。阻挡层151可以由金属氮化物诸如钛氮化物或者钽氮化物形成，但不限于此。导电层153可以由诸如钨、铜或者铝的金属和/或诸如钛或者钽的过渡金属形成，但不限于此。
现在参照图4L，导电层153和阻挡层151可以被蚀刻直到第一分离绝缘层131的顶表面被暴露，由此在每个公共源极沟槽133中形成阻挡图案151a和公共源极插塞153a。阻挡图案151a可以具有U形截面。公共源极插塞153a可以被电连接到掺杂区20。导电层153和阻挡层151的蚀刻工艺可以利用CMP工艺或者回蚀刻工艺进行。公共源极插塞153a的顶表面可以高于竖直沟道部VC的顶表面。
如果第一分离绝缘层131在用于形成公共源极插塞153a的蚀刻工艺中被去除，则公共源极插塞153a的顶表面可以设置在与竖直沟道部VC的顶表面基本上相同的水平处。然而，如果第一分离绝缘层131被去除，则导电垫D会被暴露。在这些实施方式中，导电垫D可以通过被蚀刻的导电层153的杂质而被损伤。因此，栅电极140的电特性会变差。然而，根据发明构思的一些实施方式，第一分离绝缘层131不被去除以减小以上问题的可能性或者尽可能地防止以上问题。
现在参照图4M，第二分离绝缘层155可以形成在第一分离绝缘层131上。接触区WCTR的第二和第一分离绝缘层155和131、层间绝缘图案125a、绝缘图案111a至117a以及水平绝缘层PI可以被连续地图案化以形成接触孔154。同时，***电路区PR的第二和第一分离绝缘层155和131、层间绝缘图案125a以及***绝缘图案30可以被连续地图案化以形成接触孔154。例如，第二分离绝缘层155可以包括绝缘材料例如硅氧化物层、硅氮化物层和/或硅氮氧化物层。
接触区WCTR的接触孔154可以分别暴露栅电极140的端部。***电路区PR的接触孔154可以分别暴露PMOS晶体管的***栅图案22和NMOS晶体管的***掺杂区23。
接触区WCTR的栅电极140以及***电路区PR的***栅图案22和基板10可以设置在彼此不同的水平处。例如，暴露最上面的栅电极147的端部的接触孔153可以在其他接触孔154之前形成，暴露***掺杂区23的接触孔154可以在形成其他接触孔154之后最后形成。接触孔154可以通过各向异性刻蚀工艺例如干蚀刻工艺形成。
同时，因为栅电极140和***栅图案22包括相对于被蚀刻用于形成接触孔154的蚀刻靶层具有蚀刻选择性的材料，所以140和22可以在蚀刻工艺期间起到蚀刻停止层的作用。因此，在形成接触孔154期间，通过栅电极140和/或***栅图案22，预先形成的接触孔154可以不被进一步蚀刻直到最后的接触孔153被完全地形成。
单元接触插塞CGCP和***接触插塞PGCP可以形成在接触孔154中。可以沉积导电层(未示出)以填充接触孔154，然后，沉积的导电层可以被蚀刻直到第二分离绝缘层155的顶表面被暴露，由此在接触孔154中局部地形成单元接触插塞CGCP和***接触插塞PGCP。单元接触插塞CGCP和***接触插塞PGCP的顶表面可以高于公共源极插塞153a的顶表面和竖直沟道部VC的顶表面。单元接触插塞CGCP和***接触插塞PGCP可以包括诸如钨的金属层和诸如金属氮化物的金属阻挡层。用于形成单元接触插塞CGCP和***接触插塞PGCP的蚀刻工艺可以是例如回蚀刻工艺或者CMP工艺。
在一些实施方式中，单元接触插塞CGCP和***接触插塞PGCP可以在形成公共源极插塞153a之后形成。如果单元接触插塞CGCP和***接触插塞PGCP在形成公共源极插塞153a之前形成，则用于形成接触孔154的蚀刻工艺可以在形成栅电极140之前进行。因此，可以进行蚀刻工艺而没有蚀刻停止层。在这些实施方式中，可能难以同时形成具有彼此不同的高度的接触孔154。然而，根据发明构思的以上实施方式，单元接触插塞CGCP和***接触插塞PGCP在形成公共源极插塞153a之后形成以解决上述问题。结果，单元接触插塞CGCP和***接触插塞PGCP的顶表面高于公共源极插塞153a的顶表面。
此外参照图2，接触垫159可以形成在第二分离绝缘层155上。接触垫159可以分别设置在单元接触插塞CGCP和***接触插塞PGCP上。另外的分离绝缘层160可以形成在第二分离绝缘层155上。另外的分离绝缘层160可以覆盖接触垫159。例如，另外的分离绝缘层160可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个。
位线接触插塞BLCP、第一接触MC1和第二接触MC2可以分别形成在单元阵列区CR、接触区WCTR和***电路区PR中。位线接触插塞BLCP可以穿过单元阵列区CR的另外的分离绝缘层160、第二分离绝缘层155和第一分离绝缘层131从而连接到导电垫D。第一接触MC1可以穿过接触区WCTR的另外的分离绝缘层160从而分别连接到接触区WCTR的接触垫159。第二接触MC2可以穿过***电路区PR的另外的分离绝缘层160从而分别连接到***电路区PR的接触垫159。
位线BL可以形成在单元阵列区CR的另外的分离绝缘层160上，全局字线GWL可以形成在接触区WCTR和***电路区PR的另外的分离绝缘层160上。位线BL可以连接到位线接触插塞BLCP，全局字线GWL可以连接到第一接触MC1和第二接触MC2。例如，位线BL和全局字线GWL可以包括以下至少一个：诸如钨、铜或者铝的金属，诸如钛氮化物或者钽氮化物的导电金属氮化物，和诸如钛或者钽的过渡金属。
现在参照图5，将论述示出根据发明构思的实施方式的包括半导体存储器件的电子***的示例的示意性框图。如图5所示，根据发明构思的实施方式的电子***1100可以包括控制器1110、输入/输出(I/O)单元1120、存储器件1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储器件1130和接口单元1140中的至少两个可以通过数据总线1150彼此通信。数据总线1150可以相应于电信号通过其传输的路径。存储器件1130可以包括根据发明构思的上述实施方式的半导体存储器件中的至少之一。
控制器1110可以包括以下至少之一：微处理器、数字信号处理器、微控制器或者具有与其中任何一个类似的功能的其他逻辑器件。I/O单元1120可包括键区、键盘和/或显示装置。存储器件1130可以储存数据和/或命令。接口单元1140可以传送电气数据到通信网络或者可以从通信网络接收电气数据。接口单元1140可以通过无线或者电缆而操作。例如，接口单元1140可以包括天线或者电缆/无线收发器。虽然在附图中未示出，但是电子***1100可以进一步包括用作改善控制器1110的操作的高速缓冲存储器(cachememory)的快速动态随机存取存储器(DRAM)器件和/或快速静态随机存取存储器(SRAM)器件。
电子***1100可以应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动式电话、数字音乐播放器或者通过无线接收和/或传送信息数据的其他电子产品。
现在参照图6，将论述示出根据发明构思的实施方式的包括半导体存储器件的存储***的示例的示意性框图。如图6所示，存储***1200可以包括存储器件1210。存储器件1210可以包括根据上述实施方式的半导体存储器件中的至少之一。此外，存储器件1210可以进一步包括另一类型的半导体存储器件。例如，存储器件1210可以进一步包括DRAM器件和/或SRAM器件。存储***1200可以包括控制主机与存储器件1210之间的数据通信的存储控制器1220。
存储控制器1220可以包括控制存储***1200的整体操作的中央处理单元(CPU)1222。此外，存储控制器1220可以包括用作CPU1222的工作存储器的SRAM器件1221。此外，存储控制器1220可以进一步包括主机接口单元1223和存储接口单元1225。主机接口单元1223可以配置为包括存储***1200与主机之间的数据通信协议。存储接口单元1225可以将存储控制器1220连接到存储器件1210。存储控制器1220可以进一步包括错误检查和纠正(ECC)模块1224。ECC模块1224可以检测和纠正从存储器件1210读取的数据中的错误。虽然在附图中未示出，但存储***1200可以进一步包括存储代码数据以与主机接口的只读存储器(ROM)。存储***1200可以用作便携式数据存储卡诸如存储卡。替代地，存储卡1200可以实现为被用作计算机***的硬盘的固态盘(SSD)。
在根据发明构思的一些实施方式的半导体存储器件中，竖直沟道部的顶表面、公共源极插塞的顶表面以及单元接触插塞和***接触插塞的顶表面可以设置在彼此不同的水平处，所以半导体存储器件的可靠性可以改善。
虽然已经参照示例实施方式描述了发明构思，但是对本领域技术人员明显的是，可以进行各种变化和变型而不背离发明构思的精神和范围。因此，应该理解，以上实施方式不是限制性的，而是说明性的。因此，发明构思的范围由权利要求及其等同物的最宽可允许解释来确定，而不应该被上述说明所限制或限定。
本申请分别要求于2015年3月31日和2015年5月22日在韩国知识产权局提交的韩国专利申请No.10-2015-0045675和No.10-2015-0072028的优先权，其公开通过引用被包括在此如同它们整体在此阐明。

Claims (20)

1.一种半导体存储器件，包括：
基板；
层叠结构，包括竖直地层叠在所述基板上的栅电极；
竖直沟道部，穿过所述栅电极；
掺杂区，在所述层叠结构的侧部的所述基板中；
在所述基板上的公共源极插塞，所述公共源极插塞电连接到所述掺杂区；以及
单元接触插塞，分别连接到所述栅电极，
其中所述公共源极插塞的顶表面处于与所述单元接触插塞的顶表面不同的水平处。
2.如权利要求1所述的器件，其中所述单元接触插塞的所述顶表面处于比所述公共源极插塞的所述顶表面高的水平处。
3.如权利要求1所述的器件，还包括：
第一分离绝缘层和第二分离绝缘层，顺序地层叠在所述层叠结构上，
其中所述公共源极插塞向上延伸以穿过所述第一分离绝缘层；
其中所述公共源极插塞的所述顶表面设置在与所述第一分离绝缘层的顶表面基本上相同的水平处；
其中所述单元接触插塞向上延伸以穿过所述第一分离绝缘层和所述第二分离绝缘层；
其中所述单元接触插塞的所述顶表面设置在与所述第二分离绝缘层的顶表面基本上相同的水平处。
4.如权利要求3所述的器件，其中所述第二分离绝缘层延伸到所述公共源极插塞上以覆盖所述公共源极插塞的所述顶表面。
5.如权利要求1所述的器件，其中所述竖直沟道部的顶表面低于所述公共源极插塞的所述顶表面和所述单元接触插塞的所述顶表面。
6.如权利要求1所述的器件，其中所述基板包括：
单元阵列区，包括所述竖直沟道部；
接触区，包括所述单元接触插塞；和
***电路区，所述半导体存储器件还包括：
***栅图案，在所述***电路区的所述基板上；
***掺杂区，在所述***栅图案的侧部的所述基板中；和
在所述***电路区的所述基板上的***接触插塞，所述***接触插塞电连接到所述***栅图案和所述***掺杂区。
7.如权利要求6所述的器件，其中所述***接触插塞的顶表面处于与所述单元接触插塞的所述顶表面基本上相同的水平处。
8.如权利要求6所述的器件，其中所述***接触插塞的顶表面设置在与所述单元接触插塞的所述顶表面不同的水平处。
9.如权利要求8所述的器件，其中所述***接触插塞的所述顶表面处于比所述单元接触插塞的所述顶表面高的水平处。
10.一种半导体存储器件，包括：
基板，包括单元阵列区和接触区；
层叠结构，包括竖直地层叠在所述基板上的栅电极；
穿过所述栅电极的竖直沟道部，在所述单元阵列区的所述基板上；
掺杂区，在所述层叠结构的侧部的所述基板中；
在所述基板上的公共源极插塞，所述公共源极插塞电连接到所述掺杂区；以及
单元接触插塞，分别连接到所述接触区的所述基板上的所述栅电极，
其中所述竖直沟道部的顶表面、所述公共源极插塞的顶表面和每个所述单元接触插塞的顶表面处于彼此不同的水平处。
11.如权利要求10所述的器件，其中所述竖直沟道部的所述顶表面处于比所述公共源极插塞的所述顶表面低的水平处。
12.如权利要求10所述的器件，其中所述竖直沟道部的所述顶表面处于比所述单元接触插塞的所述顶表面低的水平处。
13.如权利要求10所述的器件，其中所述竖直沟道部的所述顶表面处于比所述公共源极插塞的所述顶表面低的水平处；
其中所述公共源极插塞的所述顶表面处于比所述单元接触插塞的所述顶表面低的水平处。
14.如权利要求10所述的器件：
其中所述基板还包括***电路区；以及
其中所述半导体存储器件还包括：
***栅图案，在所述***电路区的所述基板上；
***掺杂区，在所述***栅图案的侧部的所述基板中；和
在所述***电路区的所述基板上的***接触插塞，所述***接触插塞电连接到所述***栅图案和所述***掺杂区。
15.如权利要求14所述的器件，其中所述***接触插塞的顶表面设置在与所述单元接触插塞的所述顶表面基本上相同的水平处。
16.一种三维半导体存储器件，包括：
层叠结构，包括竖直地层叠在基板上的栅电极；
穿过所述栅电极的竖直沟道部，在所述基板的单元阵列区中的所述基板上；
掺杂区，在所述层叠结构的侧部的所述基板中；
在所述基板上的公共源极插塞，所述公共源极插塞电连接到所述掺杂区；
单元接触插塞，分别连接到在所述基板的接触区中的所述基板上的所述栅电极；
***栅图案，在所述基板的***电路区中的所述基板上；
***掺杂区，在所述***栅图案的侧部的所述基板中；和
***接触插塞，在所述***电路区的所述基板上，
其中所述竖直沟道部的顶表面、所述公共源极插塞的顶表面、以及所述单元接触插塞和***接触插塞的每个的顶表面处于彼此不同的水平处。
17.如权利要求16所述的器件，其中所述竖直沟道部的所述顶表面处于比所述公共源极插塞的所述顶表面低的水平处。
18.如权利要求16所述的器件，其中所述竖直沟道部的所述顶表面处于比所述单元接触插塞的所述顶表面低的水平处。
19.如权利要求16所述的器件，其中所述竖直沟道部的所述顶表面处于比所述公共源极插塞的所述顶表面低的水平处；
其中所述公共源极插塞的所述顶表面处于比所述单元接触插塞的所述顶表面低的水平处。
20.如权利要求16所述的器件：
其中所述***接触插塞被电连接到所述***栅图案和所述***掺杂区；
其中所述***接触插塞的顶表面设置在与所述单元接触插塞的所述顶表面基本上相同的水平处。
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