JP2022030876A - 半導体記憶装置 - Google Patents

Abstract

【課題】積層体の全体に亘って電圧降下を抑制すること。【解決手段】実施形態の半導体記憶装置１は、複数の導電層ＷＬ，ＳＧＤ，ＳＧＳが絶縁層ＯＬを介して積層された積層体ＬＭａ，ＬＭｂと、積層体ＬＭａ，ＬＭｂ内をその積層方向に延び、複数の導電層ＷＬ，ＳＧＤ，ＳＧＳの少なくとも一部との交差部にメモリセルＭＣがそれぞれ形成される複数のピラーＰＬと、積層体ＬＭａ，ＬＭｂに配置され、それぞれが、積層体ＬＭａ，ＬＭｂ内の異なる深さに到達して複数の導電層ＷＬ，ＳＧＤ，ＳＧＳのうち異なる階層の導電層ＷＬ，ＳＧＤ，ＳＧＳに接続される複数の第１のコンタクトＣＣと、複数の第１のコンタクトＣＣとは別に、積層体ＬＭａ，ＬＭｂに配置され、それぞれが、複数の第１のコンタクトＣＣと同じ導電層ＷＬ，ＳＧＤ，ＳＧＳに接続される複数の第２のコンタクトＣＣと、を備える。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置に関する。

３次元不揮発性メモリでは、例えば複数の導電層が積層された積層体中にメモリセルが３次元に配置される。例えば積層体の端部には、導電層が階段状となった階段領域が設けられ、階段領域から導電層に対して電圧を印加することができる。この場合、積層体の端部から離れた位置での電圧降下を抑制することが望ましい。

特開２０１９－０５７６２３号公報

１つの実施形態は、積層体の全体に亘って電圧降下を抑制することができる半導体記憶装置を提供することを目的とする。

実施形態の半導体記憶装置は、複数の導電層が絶縁層を介して積層された積層体と、前記積層体内をその積層方向に延び、前記複数の導電層の少なくとも一部との交差部にメモリセルがそれぞれ形成される複数のピラーと、前記積層体に配置され、それぞれが、前記積層体内の異なる深さに到達して前記複数の導電層のうち異なる階層の導電層に接続される複数の第１のコンタクトと、前記複数の第１のコンタクトとは別に、前記積層体に配置され、それぞれが、前記積層体内の異なる深さに到達して前記複数の第１のコンタクトと同じ導電層に接続される複数の第２のコンタクトと、を備える。

図１は、実施形態にかかる半導体記憶装置の平面図である。 図２は、実施形態にかかる半導体記憶装置のコンタクトの構成例を示す模式的な断面図である。 図３は、実施形態にかかる半導体記憶装置の構成の一例を示すＹ方向断面図である。 図４は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図５は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図６は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図７は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図８は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図９は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１０は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１１は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１２は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１３は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１４は、実施形態の変形例にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１５は、実施形態の変形例にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１６は、実施形態の変形例にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。

以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の平面図である。図１（ａ）は半導体記憶装置１のレイアウトを示す模式的な平面図であり、図１（ｂ）は図１（ａ）の一部拡大平面図である。

図１に示すように、半導体記憶装置１は、複数のワード線等が積層された積層体ＬＭ、積層体ＬＭの周辺に配置される周辺回路ＰＥＲを備える。

積層体ＬＭは、複数のワード線が積層され、最下層のワード線の下層および最上層のワード線の上層に選択ゲート線がそれぞれ配置された構成を有する。

複数のコンタクトＬＩは、積層体ＬＭ内をＸ方向に延び、積層体ＬＭをＹ方向に分割している。複数のコンタクトＬＩに挟まれた各領域はブロックＢＬＫと呼ばれる。１つのブロックＢＬＫ内において、分離層ＳＨＥは、２つのコンタクトＬＩの間をＸ方向に延び、積層体ＬＭの上層側の選択ゲート線を分離している。

換言すれば、本明細書において、積層体ＬＭに対して分離層ＳＨＥが配置された側を上方向と規定する。

それぞれのブロックＢＬＫは、ブロックＢＬＫ内の全域に広がるメモリ領域ＭＲ、及びＸ方向に並んでメモリ領域ＭＲ内に配置される複数の引き出し領域ＬＲを備える。図１（ａ）の例では、１つのブロックＢＬＫ内に２つの引き出し領域ＬＲが配置されているが、引き出し領域ＬＲは１つのブロックＢＬＫ内に２つ以上配置されていればよく、引き出し領域ＬＲの数は任意である。なお、複数の引き出し領域ＬＲの少なくとも１つは、積層体ＬＭのＸ方向における端部以外の領域に配置されることが望ましい。

メモリ領域ＭＲには、積層体ＬＭを貫通する複数のピラーＰＬがマトリクス状に配置される。各々のピラーＰＬと各々のワード線との交差部には、メモリセルがそれぞれ形成される。

半導体記憶装置１は、このように、メモリ領域ＭＲ内に複数のメモリセルが３次元に配置された３次元不揮発性メモリとして構成されている。

それぞれの引き出し領域ＬＲには、複数のコンタクトＣＣが複数のピラーＰＬと混在して配置されている。つまり、個々のコンタクトＣＣの周囲を複数のピラーＰＬが取り囲んでいる。なお、引き出し領域ＬＲ内に配置された複数のピラーＰＬの少なくとも一部は、データの読み書きがされる実効メモリセルがワード線との交差部において形成されないダミーピラーとして用いられてもよい。

例えば、これらのコンタクトＣＣのうち一部のコンタクトＣＣは、それぞれが積層体ＬＭ内の異なる深さに到達し、異なる階層のワード線に接続されている。

図１（ｂ）の拡大図中、“ＷＬ１”と付されたコンタクトＣＣは、最下層のワード線ＷＬ１に接続されるコンタクトＣＣである。同様に、“ＷＬ２”と付されたコンタクトＣＣは、最下層から２番目のワード線ＷＬ２に接続されるコンタクトＣＣであり、“ＷＬ３”と付されたコンタクトＣＣは、最下層から３番目のワード線ＷＬ３に接続されるコンタクトＣＣである。また、“ＷＬｎ”と付されたコンタクトＣＣは、最上層のワード線ＷＬｎに接続されるコンタクトＣＣである（ｎは４以上の整数）。

また、他のコンタクトＣＣは、下層側の選択ゲート線の深さに到達し、下層側の選択ゲート線に接続されている。また、更に他のコンタクトＣＣは、上層側の選択ゲート線の深さに到達し、上層側の選択ゲート線に接続されている。

以上のように、これらの複数のコンタクトＣＣにより、多層に積層されるワード線等のそれぞれが、積層体ＬＭの上方に引き出される。

図１（ｂ）の拡大図中、“ＳＧＳ”と付されたコンタクトＣＣは、下層側の選択ゲート線ＳＧＳに接続されるコンタクトＣＣである。同様に、“ＳＧＤ”と付されたコンタクトＣＣは、上層側の選択ゲート線ＳＧＤに接続されるコンタクトＣＣである。１つのブロックＢＬＫ内の選択ゲート線ＳＧＤは、分離層ＳＨＥによって２つに分離されているので、分離層ＳＨＥを挟んで２つのコンタクトＣＣが、選択ゲート線ＳＧＤにそれぞれ接続される。

周辺回路ＰＥＲは、例えば積層体ＬＭのＸ方向両側とＹ方向片側とに配置される。周辺回路ＰＥＲは、例えばトランジスタ等を備え、複数のコンタクトＣＣ及び複数のワード線を介して各々のメモリセルに印加される電圧を制御する。

図２は、実施形態にかかる半導体記憶装置１のコンタクトＣＣの構成例を示す模式的なＸ方向断面図である。図２においてはピラーＰＬ等の構成が省略されている。

図２に示すように、複数のコンタクトＣＣは、シリコン基板等の基板ＳＢ上に積層された積層体ＬＭａ，ＬＭｂに配置される。基板ＳＢは、表層部にｎウェル１１を有し、ｎウェル１１内にｐウェル１２を有し、ｐウェル１２内に複数のｎ^＋拡散領域１３を有する。積層体ＬＭａは基板ＳＢ上に積層され、積層体ＬＭｂは積層体ＬＭａを覆う接合層ＪＬを介して積層体ＬＭａ上に積層される。接合層ＪＬは例えばＳｉＯ_２層等の絶縁層である。積層体ＬＭｂ上には、例えばＳｉＯ_２層等である複数の絶縁層５２～５４が、積層体ＬＭｂ側からこの順に配置される。

積層体ＬＭａ，ＬＭｂはそれぞれが、導電層と絶縁層とが１層ずつ交互に複数積層された構成を有する。積層体ＬＭａの最下層の導電層は選択ゲート線ＳＧＳであり、その他の導電層はワード線ＷＬである。ただし、選択ゲート線ＳＧＳは最下層から複数層に亘って配置されていてもよい。積層体ＬＭｂの最上層の導電層は選択ゲート線ＳＧＤであり、その他の導電層はワード線ＷＬである。ただし、選択ゲート線ＳＧＤは最上層から複数層に亘って配置されていてもよい。これらの選択ゲート線ＳＧＳ，ＳＧＤ及びワード線ＷＬは、例えばタングステン層またはモリブデン層等である。積層体ＬＭａ，ＬＭｂは、これらの選択ゲート線ＳＧＳ，ＳＧＤ及びワード線ＷＬの間にＳｉＯ_２層等である絶縁層ＯＬを備える。

図２には、Ｘ方向に並ぶ２つの引き出し領域ＬＲが示されている。それぞれの引き出し領域ＬＲは、絶縁層５４～５２を貫通し、積層体ＬＭａ，ＬＭｂ内の異なる深さに到達する複数のコンタクトＣＣを備えている。これにより、複数のコンタクトＣＣは、それぞれが、選択ゲート線ＳＧＳ，ＳＧＤのいずれか、または複数のワード線ＷＬのうち異なる階層のワード線ＷＬに接続される。

ここで、それぞれの引き出し領域ＬＲには、互いに対応するコンタクトＣＣ、つまり、同じ階層のワード線ＷＬ等に接続されるコンタクトＣＣが別々に含まれる。例えば図２の例では、それぞれの引き出し領域ＬＲにおける紙面の最も左寄りに、それぞれの引き出し領域ＬＲが共に備える、選択ゲート線ＳＧＤに接続されるコンタクトＣＣが示されている。また、図２の例では、それぞれの引き出し領域ＬＲが共に備える、最上層のワード線ＷＬｎ（ｎは４以上の整数）に接続されるコンタクトＣＣ、最上層から２番目のワード線ＷＬ（ｎ－１）に接続されるコンタクトＣＣ、最下層のワード線ＷＬ１に接続されるコンタクトＣＣ、及び選択ゲート線ＳＧＳに接続されるコンタクトＣＣが示されている。

ただし、図２の例は、異なる階層のワード線ＷＬ等に接続されるコンタクトＣＣがＸ方向に配列されることを意味していない。例えば上述の図１（ｂ）の例のように分離層ＳＨＥを跨いで配置されるなど、それぞれのコンタクトＣＣの配置は１つの引き出し領域ＬＲにおいて任意である。また、異なる階層のワード線ＷＬ等に接続されるコンタクトＣＣのすべてが、局所的な領域、つまり、１つの引き出し領域ＬＲに纏まって配置されていなくてもよく、それらが積層体ＬＭａ，ＬＭｂにおける、例えば複数の領域に分散されて配置されていてもよい。

それぞれのコンタクトＣＣは、例えばタングステン層等を含み、選択ゲート線ＳＧＳ，ＳＧＤのいずれか、または複数のワード線ＷＬのうち異なる階層のワード線ＷＬに底面で接続される。また、それぞれのコンタクトＣＣは、側壁に配置されるＳｉＯ_２層等の絶縁層５５を備え、接続対象ではないワード線ＷＬ等と絶縁されている。

それぞれのコンタクトＣＣの上面には、タングステン層等の配線層ＭＸが接続されている。配線層ＭＸは、絶縁層５２～５４の上層に配置された図示しない絶縁層中に配置され、絶縁層５４，５３を貫通してコンタクトＣＣに接続される。

積層体ＬＭａ，ＬＭｂの外側の領域には周辺回路ＰＥＲが配置されている。周辺回路ＰＥＲは複数のトランジスタＴＲを備える。複数のトランジスタＴＲは、例えば基板ＳＢの表層の複数のｎ^＋拡散領域１３に跨って基板ＳＢ上に配置される。複数のトランジスタＴＲは、例えば少なくとも積層体ＬＭｂの上面の高さ位置まで達する絶縁層５１で覆われている。絶縁層５１上には絶縁層５３，５４等が配置される。

複数のトランジスタＴＲには、それぞれコンタクトＣＳが接続されている。コンタクトＣＳは、例えばタングステン層等であり、絶縁層５１，５３，５４等を貫通してトランジスタＴＲに接続される。コンタクトＣＳは、積層体ＬＭａの高さ位置、つまり、積層体ＬＭａと同じ階層に配置されるコンタクトＬＣＳと、積層体ＬＭｂの高さ位置、つまり、積層体ＬＭｂと同じ階層に配置されるコンタクトＵＣＳとを備える。コンタクトＬＣＳの下端はトランジスタＴＲに接続され、コンタクトＬＣＳの上端はコンタクトＵＣＳの下端に電気的に接続される。コンタクトＵＣＳの上端は配線層ＭＸに接続される。したがって、コンタクトＣＳは配線層ＭＸを介して引き出し領域ＬＲのコンタクトＣＣに接続される。

以上の構成により、周辺回路ＰＥＲは、コンタクトＣＳ，ＣＣ及び配線層ＭＸを介して各階層の選択ゲート線ＳＧＳ，ＳＧＤ及び複数のワード線ＷＬに印加される電圧を制御する。つまり、複数の引き出し領域ＬＲのそれぞれに属し、互いに積層体ＬＭａ，ＬＭｂの異なる位置に配置された対応するコンタクトＣＣの組が、積層体ＬＭａ，ＬＭｂの異なる領域で、同一のワード線ＷＬ等に対して例えば同一電位の電圧を印加する。

図３は、実施形態にかかる半導体記憶装置１の構成の一例を示すＹ方向断面図である。

図３（ａ）は半導体記憶装置１の周辺回路ＰＥＲのＹ方向に沿う断面図であり、図３（ｂ）はコンタクトＬＩに挟まれた引き出し領域ＬＲのＹ方向に沿う断面図であり、図３（ｃ）は引き出し領域ＬＲの異なる位置におけるＹ方向に沿う断面図である。

図３（ｄ）は選択ゲート線ＳＧＤ近傍のピラーＰＬの拡大断面図であり、図３（ｅ）はワード線ＷＬ近傍のピラーＰＬの拡大断面図であり、図３（ｆ）は選択ゲート線ＳＧＳ近傍のピラーＰＬの拡大断面図である。

図３（ａ）に示すように、周辺回路ＰＥＲの構成については上述したとおりである。

図３（ｂ）（ｃ）に示すように、２つのコンタクトＬＩ間には分離層ＳＨＥが配置される。２つのコンタクトＬＩ間の引き出し領域ＬＲには、ピラーＰＬ及びコンタクトＣＣが配置される。図３（ｂ）（ｃ）には、それぞれ１つのピラーＰＬ及び１つのコンタクトＣＣが例示的に示されている。ただし、上述の図１（ｂ）等にも示したように、引き出し領域ＬＲには複数のコンタクトＣＣが、２つのコンタクトＬＩ間にマトリクス状に配置される複数のピラーＰＬと混在して配置される。

なお、図３（ｂ）（ｃ）では簡略化されているが、複数のピラーＰＬの規則的な配列を維持するために、分離層ＳＨＥの配置位置にもピラーＰＬが配置されることがある（図１（ｂ）参照）。この場合、ピラーＰＬの上部は分離層ＳＨＥと干渉しており、そのようなピラーＰＬは、ワード線ＷＬとの交差部においてもデータの読み書きがされる実効メモリセルが形成されないダミーピラーとして用いられ得る。

コンタクトＬＩは、絶縁層５４～５２、積層体ＬＭａ，ＬＭｂ、及び積層体ＬＭａ，ＬＭｂ間の接合層ＪＬを貫通し、基板ＳＢに複数配置されるｎ^＋拡散領域１３に到達する。

コンタクトＬＩの側壁は、例えばＳｉＯ_２層等の絶縁層５６で覆われており、絶縁層５６の内側には導電層２１，２２が充填されている。導電層２１は、例えばポリシリコン層等であって、コンタクトＬＩの下層側に配置される。導電層２２は、例えばタングステン層等であって、コンタクトＬＩの上層側に配置される。導電層２２は、例えば図示しない上層配線に接続される。

以上の構成により、コンタクトＬＩは例えばソース線コンタクトとして機能する。ただし、Ｘ方向に延び、積層体ＬＭａ，ＬＭｂ等を貫通する溝に絶縁層が充填された構成が、コンタクトＬＩの代わりに引き出し領域ＬＲを挟んで配置されていてもよい。

分離層ＳＨＥは、Ｘ方向に延び、積層体ＬＭｂの選択ゲート線ＳＧＤを貫通する溝に、ＳｉＯ_２層等の絶縁層が充填された構成を有する。これにより、２つのコンタクトＬＩに挟まれた領域において、積層体ＬＭｂの最上層の導電層が２つの選択ゲート線ＳＧＤとして区画される。

ピラーＰＬは、絶縁層５３，５２、積層体ＬＭａ，ＬＭｂ、及び積層体ＬＭａ，ＬＭｂ間の接合層ＪＬを貫通して基板ＳＢの所定深さに到達する。ピラーＰＬは、外周側から順に、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを備える。メモリ層ＭＥは、ピラーＰＬの外周側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮが積層された層である。チャネル層ＣＮは、ピラーＰＬの下端部近傍にも配置される。

ブロック絶縁層ＢＫ、トンネル絶縁層ＴＮ、及びコア層ＣＲは例えばＳｉＯ_２層等である。電荷蓄積層ＣＴは例えばＳｉＮ層等である。チャネル層ＣＮは例えばアモルファスシリコン層またはポリシリコン層等である。

ピラーＰＬは、基板ＳＢの所定深さに突出するシリコン等のエピタキシャル層ＥＰを下端部に備える。エピタキシャル層ＥＰ上には、エピタキシャル層ＥＰの上面から所定深さまで進入するチャネル層ＣＮが接続されている。

コア層ＣＲの上端部には、アモルファスシリコン層またはポリシリコン層等であるキャップ層ＣＰが配置され、外周でチャネル層ＣＮに接続されている。キャップ層ＣＰは、図示しないビット線等の上層配線に接続される。

以上の構成により、ピラーＰＬとそれぞれのワード線ＷＬとの交差部には、高さ方向に並ぶ複数のメモリセルＭＣが形成される。メモリセルＭＣの有する電荷蓄積層ＣＴに所定の電荷が蓄積されること等によって、図３（ｅ）に示される個々のメモリセルＭＣにデータが保持される。個々のメモリセルＭＣと同じ高さ位置に配置されるそれぞれのワード線ＷＬを介して、それらのワード線ＷＬに接続されるコンタクトＣＣから読み出し電圧または書き込み電圧等の所定の電圧が印加されることで、個々のメモリセルＭＣに対してデータの読み書きがなされる。

また、ピラーＰＬと選択ゲート線ＳＧＤ，ＳＧＳとの交差部には、図３（ｄ）（ｆ）に示すように、それぞれ選択ゲートＳＴＤ，ＳＴＳが形成される。選択ゲート線ＳＧＤ，ＳＧＳを介して、これらの選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ接続されるコンタクトＣＣから所定の電圧が印加されることで、選択ゲートＳＴＤ，ＳＴＳがオン／オフし、それらの選択ゲートＳＴＤ，ＳＴＳが属するピラーＰＬのメモリセルＭＣが選択状態または非選択状態となる。

図３（ｂ）（ｃ）に示すように、個々のコンタクトＣＣの構成については上述したとおりである。図３（ｂ）（ｃ）には、それぞれ異なる階層のワード線ＷＬに接続されるコンタクトＣＣが例示的に１つずつ示されている。図３（ｂ）に示されるコンタクトＣＣは、積層体ＬＭｂの所定のワード線ＷＬに接続されている。図３（ｃ）に示されるコンタクトＣＣは、積層体ＬＭａの所定のワード線ＷＬに接続されている。

（半導体記憶装置の製造方法）
次に、図４～図１３を用いて、実施形態の半導体記憶装置１の製造方法の例について説明する。図４～図１３は、実施形態にかかる半導体記憶装置１の製造方法の手順の一例を示す断面図である。

図４及び図７～図１３の同一図番における（ａ）（ｂ）（ｃ）は、同じ処理工程中の異なる断面を示す。図４及び図７～図１３の（ａ）は図３（ａ）の部位に相当し、（ｂ）は図３（ｂ）の部位に相当し、（ｃ）は図３（ｃ）の部位に相当する。

図４（ａ）に示すように、ｎウェル１１、ｐウェル１２等が形成された基板ＳＢ上にトランジスタＴＲを含む周辺回路ＰＥＲを形成する。周辺回路ＰＥＲは、後述する積層体ＬＭａｓの形成後、絶縁層５１によって、積層体ＬＭａｓの高さ位置まで覆われる。絶縁層５１には、絶縁層５１を貫通してトランジスタＴＲに接続するホールが形成される。ホール内はアモルファスシリコン層等の犠牲層で充填され、後にコンタクトＣＳの下部構造となるコンタクトＬＣＳｓが形成される。

図４（ｂ）（ｃ）に示すように、基板ＳＢ上の積層体ＬＭが形成されるべき領域に、犠牲層ＮＬと絶縁層ＯＬとが複数交互に積層される積層体ＬＭａｓを形成する。犠牲層ＮＬは、例えばＳｉＮ層等であり、後に導電材料と置き換えられてワード線ＷＬ及び選択ゲート線ＳＧＳとなる。積層体ＬＭａｓ上には接合層ＪＬを形成する。

次に、接合層ＪＬ及び積層体ＬＭａｓを貫通し、基板ＳＢの所定深さに到達するメモリホールを形成する。メモリホールの底部に、例えば基板ＳＢの結晶構造に適合させてシリコン等をエピタキシャル成長させる。これにより、メモリホールの底部にエピタキシャル層ＥＰが形成される。その後、メモリホール内はアモルファスシリコン層等の犠牲層で充填され、後にピラーＰＬの下部構造となるピラーＰＬｓが形成される。

図５及び図６に示すように、それぞれが、積層体ＬＭａｓ内の異なる深さに到達し、複数の犠牲層ＮＬのうち異なる階層の犠牲層ＮＬに接続される複数のコンタクトホールを形成する。

図５（ａ）～（ｄ）は、１つの引き出し領域ＬＲにおける複数のコンタクトホールの形成方法の一例を示す断面図である。

図５（ａ）に示すように、複数のホールパターンを有するハードマスクＨＭを積層体ＬＭａｓ上に形成する。ハードマスクＨＭは、Ｏ_２プラズマ等により除去されない層である。より具体的には、ハードマスクＨＭとして、例えばアモルファスシリコン層またはポリシリコン層等のシリコン系材料の層を用いることができる。

ハードマスクＨＭをマスクとして、積層体ＬＭａｓを所定深さまでエッチングして、複数のコンタクトホールＣＨａ，ＣＨｂ，ＣＨｃ・・・ＣＨ（ｍ－１），ＣＨｍを形成する（ｍは５以上の整数）。この時点で、それぞれのコンタクトホールＣＨａ～ＣＨｍの積層体ＬＭａｓにおける到達深さは略等しい。

図５（ｂ）に示すように、複数のコンタクトホールＣＨｂ～ＣＨｍを覆い、コンタクトホールＣＨａ～ＣＨｍのうち、最も外側に形成されたコンタクトホールＣＨａのみが露出したマスクＰＲを形成する。マスクＰＲは、Ｏ_２プラズマ等により除去可能な層である。より具体的には、マスクＰＲとして、例えばフォトレジスト層等の有機系材料の層を用いることができる。

マスクＰＲから露出したコンタクトホールＣＨａを更にエッチングし、積層体ＬＭａｓにおいて、コンタクトホールＣＨａをより深い到達深さとする。

図５（ｃ）に示すように、例えばＯ_２プラズマ等を用いたスリミングによりマスクＰＲの端部を後退させて、コンタクトホールＣＨａに隣接するコンタクトホールＣＨｂを露出させる。

マスクＰＲから露出したコンタクトホールＣＨｂをエッチングし、積層体ＬＭａｓにおいて、コンタクトホールＣＨｂをより深い到達深さとする。このとき、コンタクトホールＣＨａもエッチングされて、積層体ＬＭａｓにおけるコンタクトホールＣＨａの到達深さは更に深くなる。

図５（ｄ）に示すように、例えばＯ_２プラズマ等を用いたスリミングによりマスクＰＲの端部を後退させて、コンタクトホールＣＨｂに隣接するコンタクトホールＣＨｃを露出させる。

マスクＰＲから露出したコンタクトホールＣＨｃをエッチングし、積層体ＬＭａｓにおいて、コンタクトホールＣＨｃをより深い到達深さとする。このとき、コンタクトホールＣＨａ，ＣＨｂもエッチングされて、積層体ＬＭａｓにおけるコンタクトホールＣＨａ，ＣＨｂの到達深さは、より深く、かつ、それぞれ異なる深さ位置となる。

以上のように、マスクＰＲのスリミングと積層体ＬＭａｓのエッチングとを繰り返すことで、積層体ＬＭａｓ内の異なる深さに到達し、異なる階層の犠牲層ＮＬに接続される複数のコンタクトホールを形成することができる。

図６（ａ）～（ｃ）は、１つの引き出し領域ＬＲにおける複数のコンタクトホールの形成方法の他の例を示す断面図である。

図６（ａ）に示すように、複数のホールパターンを有するハードマスクＨＭを積層体ＬＭａｓ上に形成する。

ハードマスクＨＭをマスクとして、積層体ＬＭａｓを所定深さまでエッチングして、複数のコンタクトホールＣＨｓａ，ＣＨｓｂ・・・ＣＨｓｘを形成する（ｘは３以上の整数）。この時点で、それぞれのコンタクトホールＣＨｓａ～ＣＨｓｘの積層体ＬＭａｓにおける到達深さは略等しい。

ハードマスクＨＭをマスクとして、積層体ＬＭａｓを、コンタクトホールＣＨｓａ～ＣＨｓｘの到達深さよりも深い所定深さまでエッチングして、複数のコンタクトホールＣＨｄａ，ＣＨｄｂ・・・ＣＨｄｙを形成する（ｙは３以上の整数）。この時点で、それぞれのコンタクトホールＣＨｄａ～ＣＨｄｙの積層体ＬＭａｓにおける到達深さは略等しい。

このように、深さの異なる２種類のコンタクトホールＣＨｓａ～ＣＨｓｘ，ＣＨｄａ～ＣＨｄｙを作り分けるには、例えばそれぞれのコンタクトホールＣＨｓａ～ＣＨｓｘ，ＣＨｄａ～ＣＨｄｙを形成する際に、もう一方のコンタクトホールＣＨｓａ～ＣＨｓｘ，ＣＨｄａ～ＣＨｄｙをレジストマスク等で覆っておけばよい。

図６（ｂ）に示すように、複数のコンタクトホールＣＨｓｂ～ＣＨｓｘ，ＣＨｄｂ～ＣＨｄｙを覆い、コンタクトホールＣＨｓａ～ＣＨｓｘ，ＣＨｄａ～ＣＨｄｙのうち、両端部に形成されたコンタクトホールＣＨｓａ，ＣＨｄａのみが露出したマスクＰＲを形成する。

マスクＰＲから露出したコンタクトホールＣＨｓａ，ＣＨｄａを更にエッチングし、積層体ＬＭａｓにおいて、コンタクトホールＣＨｓａ，ＣＨｄａをより深い到達深さとする。コンタクトホールＣＨｓａ，ＣＨｄａは、追加エッチング前の到達深さが異なるので、追加エッチング後もそれぞれが異なる深さに到達する。

図６（ｃ）に示すように、例えばＯ_２プラズマ等を用いたスリミングによりマスクＰＲの端部を後退させて、コンタクトホールＣＨｓａに隣接するコンタクトホールＣＨｓｂ、及びコンタクトホールＣＨｄａに隣接するコンタクトホールＣＨｄｂを露出させる。

マスクＰＲから露出したコンタクトホールＣＨｓｂ，ＣＨｄｂをエッチングし、積層体ＬＭａｓにおいて、コンタクトホールＣＨｓｂ，ＣＨｄｂをより深い到達深さとする。コンタクトホールＣＨｓｂ，ＣＨｄｂは、追加エッチング前の到達深さが異なるので、追加エッチング後もそれぞれが異なる深さに到達する。

またこのとき、コンタクトホールＣＨｓａ，ＣＨｄａもエッチングされて、積層体ＬＭａｓにおけるコンタクトホールＣＨｓａ，ＣＨｄａの到達深さは更に深くなる。コンタクトホールＣＨｓａ，ＣＨｄａの間の到達深さの違いは維持される。

以上のように、マスクＰＲのスリミングと積層体ＬＭａｓのエッチングとを繰り返すことで、積層体ＬＭａｓ内の異なる深さに到達し、異なる階層の犠牲層ＮＬに接続される複数のコンタクトホールを形成することができる。

深さの異なる２種類のコンタクトホールＣＨｓａ～ＣＨｓｘ，ＣＨｄａ～ＣＨｄｙを作り分けておくことで、原理的には、図５に示す方法に比べて処理数が例えば１／２に減少し、最大で２倍の効率化を図ることができる。

このように、複数のコンタクトホールを形成する方法は種々考えられる。複数のコンタクトホールは、図５または図６に示す方法以外の方法によって形成されてもよい。

図７（ｃ）に示すように、積層体ＬＭａｓに形成したコンタクトホールの側壁および底面に絶縁層５５を形成し、絶縁層５５の内側にアモルファスシリコン層等の犠牲層を充填する。これにより、後に図３（ｃ）に示したコンタクトＣＣの下部構造となるコンタクトＬＣＣｓが形成される。

なお、図３（ｂ）に示したコンタクトＣＣは、図３（ｂ）に対応する図７（ｂ）の積層体ＬＭａｓ内には下部構造を有さない。したがって、図７（ｂ）の領域には、コンタクトホール及びコンタクトＬＣＣｓは形成されない。

図８（ｂ）（ｃ）に示すように、犠牲層ＮＬと絶縁層ＯＬとが複数交互に積層される積層体ＬＭｂｓを、接合層ＪＬ上に形成する。犠牲層ＮＬは、例えばＳｉＮ層等であり、後に導電材料と置き換えられてワード線ＷＬ及び選択ゲート線ＳＧＤとなる。積層体ＬＭｂｓ上には絶縁層５２を形成し、絶縁層５２上には絶縁層５３を形成する。

次に、絶縁層５３，５２及び積層体ＬＭｂｓを貫通し、接合層ＪＬの上面に露出する複数のピラーＰＬｓのそれぞれに接続する複数のメモリホールを形成する。これらのメモリホールを介してピラーＰＬｓに充填された犠牲層を除去する。これにより、絶縁層５３，５２、積層体ＬＭｂｓ、接合層ＪＬ、及び積層体ＬＭａｓを貫通する複数のメモリホールＭＨが形成される。それぞれのメモリホールＭＨの底部には、エピタキシャル層ＥＰが露出する。

図８（ａ）に示すように、少なくとも積層体ＬＭｂｓの上面の高さに達し、例えば絶縁層５２の上面高さに達する絶縁層５１を追加で形成する。つまり、周辺回路ＰＥＲを覆う絶縁層５１が更に積み増しされる。絶縁層５１上には絶縁層５３が形成される。

図９（ｂ）（ｃ）に示すように、メモリホールＭＨ内に、外周側から、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル層ＴＮを積層してメモリ層ＭＥを形成する。メモリ層ＭＥはメモリホールＭＨの底面にも形成されるので、底面のメモリ層ＭＥを除去し、露出したエピタキシャル層ＥＰを所定深さまで掘り込む。メモリ層ＭＥは、メモリホールＭＨ内のみならず絶縁層５３の上面にも形成されるが、メモリホールＭＨ底面のメモリ層ＭＥを除去する際に、絶縁層５３上面のメモリ層ＭＥも除去される。

次に、メモリホールＭＨ側壁のメモリ層ＭＥの内側、及びメモリホールＭＨの底面にチャネル層ＣＮを形成する。これにより、チャネル層ＣＮは、エピタキシャル層ＥＰの上面に形成されるとともに、エピタキシャル層ＥＰの所定深さまで進入する。チャネル層ＣＮの内側にはコア層ＣＲを形成する。

次に、絶縁層５３の上面に露出したコア層ＣＲの上端を選択的に除去する。このとき、絶縁層５３の上面自体はチャネル層ＣＮ及びコア層ＣＲで覆われており、これらのうち少なくともチャネル層ＣＮがエッチストッパ層となって、絶縁層５３の上面が保護される。コア層ＣＲ上端部が除去された凹部にキャップ層ＣＰを形成する。絶縁層５３上面の不要なチャネル層ＣＮ及びキャップＣＰ層は除去される。

以上により、ピラーＰＬが形成される。この後、ピラーＰＬを含む絶縁層５３の上面を絶縁層５４で覆う。

図９（ａ）に示すように、周辺回路ＰＥＲの上方では、絶縁層５４は絶縁層５１上を覆う。

図１０（ｂ）（ｃ）に示すように、複数のコンタクトＵＣＣｓを形成する。

図１０（ｂ）に示すように、複数のコンタクトＵＣＣｓのうちの一部は、絶縁層５４～５２を貫通し、積層体ＬＭｂｓ内の異なる深さに到達し、複数の犠牲層ＮＬのうち異なる階層の犠牲層ＮＬに接続される。このようなコンタクトＵＣＣｓは、例えば上述のコンタクトＬＣＣｓと同様に形成することができる。すなわち、積層体ＬＭｂｓ内の異なる深さに到達し、複数の犠牲層ＮＬのうち異なる階層の犠牲層ＮＬに接続されるコンタクトホールを形成し、コンタクトホールの側壁および底面に絶縁層５５を形成し、絶縁層５５の内側にアモルファスシリコン層等の犠牲層を充填する。

図１０（ｃ）に示すように、複数のコンタクトＵＣＣｓのうちの一部は、絶縁層５４～５２及び積層体ＬＭｂｓを貫通し、積層体ＬＭａｓに形成されたコンタクトＬＣＣｓに接続される。すなわち、絶縁層５４～５２及び積層体ＬＭｂｓを貫通してコンタクトＬＣＣｓに接続されるコンタクトホールを形成し、コンタクトホールの側壁および底面に絶縁層５５を形成し、絶縁層５５の内側にアモルファスシリコン層等の犠牲層を充填する。これらのコンタクトＵＣＣｓは、図３（ｃ）に示したコンタクトＣＣのように、積層体ＬＭａ内の異なる深さに到達するコンタクトＣＣの上層構造となる。

図１１（ｂ）（ｃ）に示すように、Ｘ方向に延びるとともに、絶縁層５４～５２、積層体ＬＭｂｓ，ＬＭａｓ、及び接合層ＪＬを貫通して基板ＳＢのｐウェル１２に到達する複数のスリットＳＴを形成する。また、それぞれのスリットＳＴ間に、Ｘ方向に延びるとともに、絶縁層５４～５２を貫通して積層体ＬＭｂｓの最上層の犠牲層ＮＬを分離する溝を形成し、溝内を絶縁層で充填して分離層ＳＨＥを形成する。

図１２（ｂ）（ｃ）に示すように、積層体ＬＭａｓ，ＬＭｂｓが備える犠牲層ＮＬをワード線ＷＬ等に置き換えて積層体ＬＭａ，ＬＭｂを形成する。

すなわち、複数のスリットＳＴを介して積層体ＬＭａｓ，ＬＭｂｓの犠牲層ＮＬを除去する。これにより、積層体ＬＭａｓ，ＬＭｂｓは、絶縁層ＯＬ間にギャップを有する脆弱な構造となる。マトリクス状に配置された複数のピラーＰＬは、このような脆弱な構造を支持する。また、コンタクトＬＣＣｓ，ＵＣＣｓの側壁には絶縁層５５が形成されているため、コンタクトＬＣＣｓ，ＵＣＣｓに充填された犠牲層が除去されてしまうのを抑制することができる。

次に、複数のスリットＳＴを介して、絶縁層ＯＬ間のギャップにタングステンまたはモリブデン等の導電材料を充填してワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを形成する。これにより、ワード線ＷＬと絶縁層ＯＬとが交互に複数積層され、更に選択ゲート線ＳＧＤ，ＳＧＳを有する積層体ＬＭａ，ＬＭｂが形成される。

このように、犠牲層ＮＬをワード線ＷＬに置き換える処理をリプレース処理と称することがある。

図１３（ｂ）（ｃ）に示すように、スリットＳＴの底部に露出する基板ＳＢのｐウェル１２にｎ^＋拡散領域１３を形成する。また、スリットＳＴの側壁を覆う絶縁層５６を形成し、絶縁層５６の内側であって、スリットＳＴの下部にポリシリコン層等の導電層２１を形成し、スリットＳＴの上部にタングステン層等の導電層２２を形成する。これにより、複数のコンタクトＬＩが形成される。ただし、スリットＳＴ内に絶縁層を充填してソース線コンタクトとしての機能を有さない構造物を形成してもよい。

この後、周辺回路ＰＥＲが形成された領域では、絶縁層５４，５３を貫通し、絶縁層５１の所定深さまで到達してコンタクトＬＣＳｓに接続されるホールを形成する。また、ホール上層の図示しない絶縁層および絶縁層５４，５３を貫通してホールに接続される溝を形成する。また、これらの溝およびホールを介してコンタクトＬＣＳｓ内の犠牲層を除去し、タングステン層等を充填する。これにより、トランジスタＴＲに接続されるコンタクトＣＳ、及びコンタクトＣＳに接続される配線層ＭＸが形成される。

また、コンタクトＵＣＣｓが形成された領域では、コンタクトＵＣＣｓ上層の図示しない絶縁層および絶縁層５４，５３を貫通してコンタクトＵＣＣｓに接続される溝を形成する。

また、複数のコンタクトＵＣＣｓのうち、積層体ＬＭｂのワード線ＷＬまたは選択ゲート線ＳＧＤに接続されるコンタクトＵＣＣｓ内の犠牲層およびコンタクトＵＣＣｓ底面の絶縁層５５を、コンタクトＵＣＣｓに接続される溝を介して除去し、側壁に絶縁層５５を有するコンタクトホールを形成する。また、コンタクトホールの絶縁層５５の内側、及びコンタクトホールに接続される溝内にタングステン層等の導電層を充填し、積層体ＬＭｂの選択ゲート線ＳＧＤまたは異なる階層のワード線ＷＬに接続されるコンタクトＣＣ、及びコンタクトＣＣに接続される配線層ＭＸを形成する。

また、複数のコンタクトＵＣＣｓのうち、積層体ＬＭａのワード線ＷＬまたは選択ゲート線ＳＧＳに接続されるコンタクトＵＣＣｓ，ＬＣＣｓにおいて、コンタクトＵＣＣｓ内の犠牲層およびコンタクトＵＣＣｓ底面の絶縁層５５を、コンタクトＵＣＣｓに接続される溝を介して除去し、更に、コンタクトＬＣＣｓ内の犠牲層およびコンタクトＬＣＣｓ底面の絶縁層５５を除去して、絶縁層５４～５２及び積層体ＬＭｂを貫通して積層体ＬＭａ内の異なる深さに到達するコンタクトホールを形成する。また、コンタクトホールの絶縁層５５の内側、及びコンタクトホールに接続される溝内にタングステン層等の導電層を充填し、積層体ＬＭａの選択ゲート線ＳＧＳまたは異なる階層のワード線ＷＬに接続されるコンタクトＣＣ、及びコンタクトＣＣに接続される配線層ＭＸを形成する。

なお、コンタクトＬＣＣｓ，ＵＣＣｓ内の犠牲層を除去する際、コンタクトＬＣＣｓ，ＵＣＣｓの外側には、タングステン層等のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが既に形成されている。しかし、コンタクトＬＣＣｓ，ＵＣＣｓの側壁に設けられた絶縁層５５によって、これらのワード線ＷＬ等が除去されるのを抑制することができる。

また、複数のピラーＰＬが図示しないビット線等の上層配線に接続される。

以上により、実施形態の半導体記憶装置１が製造される。

３次元不揮発性メモリ等の半導体記憶装置では、例えばワード線等の導電層が積層された積層体のＸ方向の一端部または両端部に、導電層が階段状となって終端した階段領域を備える。階段領域では多層に積層される個々の導電層が、上記のように引き出されることで、個々の導電層に所定の電圧を印加することができる。

しかしながら、例えば階段領域において導電層に印加された電圧は、階段領域から離れるにつれて降下していき、同一の導電層内において電位のバラつきが生じることがある。これにより、電位が低下した領域部分の導電層と接続されるメモリセルにおいて閾値電圧が低下してしまう。ワード線の電位が低いと、トンネル絶縁層を介して電荷蓄積層に電子が注入され難くなってしまうためである。

また、階段領域にはメモリセルを形成させるピラーを配置することができないため、積層体においてメモリ領域の占めるサイズが、階段領域の分だけ小さくなってしまう。また、犠牲層から導電層への置き換えを行うリプレース処理時、ピラーの代わりに階段領域を支持する構造体が階段領域に配置されることがあり、この場合、階段領域のサイズが更に増大してしまう。

実施形態の半導体記憶装置１によれば、複数のピラーＰＬと混在して積層体ＬＭａ，ＬＭｂの端部以外の領域に配置される複数のコンタクトＣＣと、上記複数のコンタクトＣＣとは異なる積層体ＬＭａ，ＬＭｂの端部以外の領域に、複数のピラーＰＬと混在して別に配置され、上記複数のコンタクトＣＣと同じワード線ＷＬ、または選択ゲート線ＳＧＤ，ＳＧＳに接続される複数のコンタクトＣＣと、を備える。

これにより、同じワード線ＷＬ等に接続されるコンタクトＣＣが複数存在することとなり、積層体ＬＭａ，ＬＭｂの異なる領域で、例えば同じワード線ＷＬ等に対して同一電位の電圧を印加することができる。よって、積層体ＬＭａ，ＬＭｂの全体に亘って電圧降下を抑制することができ、同一のワード線ＷＬ等における電位のバラつきを抑えて、同一のワード線ＷＬ等に接続される複数のメモリセルＭＣの閾値電圧を所望の値に維持することができる。

実施形態の半導体記憶装置１によれば、同じ引き出し領域ＬＲ内の複数のコンタクトＣＣのそれぞれが、積層体ＬＭａ，ＬＭｂ内の異なる深さに到達して異なる階層のワード線ＷＬ、または選択ゲート線ＳＧＤ，ＳＧＳに接続される。

これにより、メモリ領域ＭＲとは別に階段領域を設けることなく、メモリ領域ＭＲ内の複数のピラーＰＬと混在して複数のコンタクトＣＣを配置することができる。よって、ピラーＰＬを配置することのできない階段領域を廃して、積層体ＬＭａ，ＬＭｂにおけるメモリ領域ＭＲの占めるサイズを増大させることができる。階段領域を支持する構造体も不要となり、よりいっそうメモリ領域ＭＲを増大することが可能である。あるいは、メモリ領域ＭＲにおける容量を維持しつつ、積層体ＬＭａ，ＬＭｂのサイズを縮小することが可能となり、半導体記憶装置１のサイズを縮小することができる。

（変形例）
上述の実施形態では、積層体ＬＭａｓ，ＬＭｂｓに、それぞれコンタクトＬＣＣｓ，ＵＣＣｓを作り分けることとした。しかし、コンタクトＣＣは、例えばピラーＰＬよりも径が大きく、アスペクト比が低いため、積層体ＬＭａｓ，ＬＭｂｓの形成後に一括して形成することも可能である。

以下に、図１４～図１６を用いて、上述の実施形態とは異なるコンタクトＣＣの形成方法について説明する。図１４～図１６は、実施形態の変形例にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。

図１４～図１６の同一図番における（ａ）（ｂ）（ｃ）は、同じ処理工程中の異なる断面を示す。図１４～図１６の（ａ）は、本変形例において援用する図３（ａ）の部位に相当し、（ｂ）は図３（ｂ）の部位に相当し、（ｃ）は図３（ｃ）の部位に相当する。

図１４は、上述の実施形態の図９に対応する図であって、ピラーＰＬの形成処理が行われた後の様子を示している。ただし、変形例の半導体記憶装置の製造方法においては、図１４に示す処理の後にコンタクトＣＣの形成を開始する。

図１４（ａ）～（ｃ）に示すように、絶縁層５４上にハードマスクＨＭを形成し、ハードマスクＨＭ上には複数のホールパターンＨＬｐを有するマスクＰＲを形成する。マスクＰＲのパターンをハードマスクＨＭに転写し、ハードマスクＨＭに複数のホールパターンＨＬｈを形成する。

これ以降、上述の実施形態におけるＬＣＣｓの形成と同じ要領で、それぞれが、積層体ＬＭａｓまたは積層体ＬＭｂｓ内の異なる深さに到達し、複数の犠牲層ＮＬのうち異なる階層の犠牲層ＮＬに接続される複数のコンタクトホールを形成する。すなわち、複数のホールパターンＨＬｈを覆うフォトレジスト等のマスクをハードマスクＨＭ上に形成し、Ｏ_２プラズマ等によるマスクのスリミングと、積層体ＬＭａｓ，ＬＭｂｓのエッチングとを繰り返す。

図１５（ｂ）（ｃ）に示すように、上記により、積層体ＬＭａｓ，ＬＭｂｓ内における到達深さの異なる複数のコンタクトホールＣＨが得られる。

図１６（ｂ）（ｃ）に示すように、コンタクトホールＣＨの側壁および底面に絶縁層５５を形成し、絶縁層５５の内側にアモルファスシリコン層等の犠牲層を充填する。これにより、積層体ＬＭａｓ，ＬＭｂｓ内における到達深さの異なる複数のコンタクトＣＣｓが得られる。

この後、例えば上述の実施形態の図１１～図１３の処理を行う。また、コンタクトＣＣｓ上層の図示しない絶縁層および絶縁層５４，５３を貫通してコンタクトＣＣｓに接続される溝を形成し、コンタクトＣＣｓ内の犠牲層およびコンタクトＣＣｓ底面の絶縁層５５を、コンタクトＣＣｓに接続される溝を介して除去し、側壁に絶縁層５５を有するコンタクトホールを形成する。また、コンタクトホールの絶縁層５５の内側、及びコンタクトホールに接続される溝内にタングステン層等の導電層を充填し、積層体ＬＭａ，ＬＭｂの選択ゲート線ＳＧＤ，ＳＧＳまたは異なる階層のワード線ＷＬに接続されるコンタクトＣＣ、及びコンタクトＣＣに接続される配線層ＭＸを形成する。また、複数のピラーＰＬを図示しないビット線等の上層配線に接続する。

以上により、実施形態の変形例の半導体記憶装置が製造される。

変形例の半導体記憶装置によれば、異なる方法を用いて上述の実施形態と同様、複数のコンタクトＣＣを形成することができる。これにより、変形例の半導体記憶装置も、上述の実施形態の半導体記憶装置１と同様の効果を奏する。

（その他の変形例）
上述の実施形態および変形例では、半導体記憶装置は、導電層として、タングステン層等の金属層であるワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを含む積層体ＬＭａ，ＬＭｂを備えることとした。しかし、積層体の導電層は、ポリシリコン層等のシリコン材料を含む層であってもよい。上述の実施形態および変形例は、積層体の端部以外の領域で同じワード線ＷＬ等に接続されるコンタクトＣＣを複数設けることができるので、金属よりも抵抗の高いシリコン材料が用いられても、ワード線ＷＬ等における領域間での電位のバラつきを抑えるうえで非常に有効である。この場合、当初より、シリコン材料を含む層が積層された積層体を形成し、リプレース処理を含まずに半導体記憶装置が製造される。

上述の実施形態および変形例では、半導体記憶装置は、２つの積層体ＬＭａ，ＬＭｂを含む２Ｔｉｅｒ（２段）構造を備えることとした。しかし、半導体記憶装置は、１Ｔｉｅｒ、または３Ｔｉｅｒ以上の構造を備えていてもよい。

上述の実施形態および変形例では、半導体記憶装置は、基板ＳＢ上に積層される積層体ＬＭａ，ＬＭｂを備え、これらの積層体ＬＭａ，ＬＭｂの外側に基板ＳＢ上に配置される周辺回路ＰＥＲを備えることとした。しかし、半導体記憶装置の積層体ＬＭａ，ＬＭｂは、ポリシリコン層等のソース線を介して、周辺回路ＰＥＲの上方に積層されてもよい。または、積層体ＬＭａ，ＬＭｂと周辺回路ＰＥＲとをそれぞれ異なる基板に形成し、これらの基板を貼り合わせることによって、積層体ＬＭａ，ＬＭｂの上方に周辺回路ＰＥＲを配置してもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、ＣＣ…コンタクト、ＬＩ…コンタクト、ＬＭ，ＬＭａ，ＬＭｂ…積層体、ＬＲ…引き出し領域、ＭＣ…メモリセル、ＭＲ…メモリ領域、ＯＬ…絶縁層、ＰＬ…ピラー、ＳＢ…基板、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＴＤ，ＳＴＳ…選択ゲート、ＷＬ…ワード線。

Claims (5)

1. 複数の導電層が絶縁層を介して積層された積層体と、
   前記積層体内をその積層方向に延び、前記複数の導電層の少なくとも一部との交差部にメモリセルがそれぞれ形成される複数のピラーと、
   前記積層体に配置され、それぞれが、前記積層体内の異なる深さに到達して前記複数の導電層のうち異なる階層の導電層に接続される複数の第１のコンタクトと、
   前記複数の第１のコンタクトとは別に、前記積層体に配置され、それぞれが、前記積層体内の異なる深さに到達して前記複数の第１のコンタクトと同じ導電層に接続される複数の第２のコンタクトと、を備える、
   半導体記憶装置。
2. 前記複数の第１のコンタクト及び前記複数の第２のコンタクトは、
   前記複数の導電層のうち対応する導電層を介して、前記対応する導電層の高さ位置に形成されるメモリセルと電気的に接続されている、
   請求項１に記載の半導体記憶装置。
3. 前記複数の第１のコンタクト及び前記複数の第２のコンタクトのうち、同じ導電層に接続される第１のコンタクト及び第２のコンタクトは、前記積層体の異なる領域で、前記第１のコンタクト及び前記第２のコンタクトが接続される前記導電層に対して同一電位の電圧を印加する、
   請求項１または請求項２に記載の半導体記憶装置。
4. 前記複数の第１のコンタクト及び前記複数の第２のコンタクトの少なくともいずれか一方は、前記積層体の端部以外の領域に配置されている、
   請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
5. 前記複数の第１のコンタクト及び前記複数の第２のコンタクトは、前記積層体の互いに異なる領域で、前記複数のピラーと混在して配置されている、
   請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。
   
   
   
   

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