JP2022030876A - 半導体記憶装置 - Google Patents
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Abstract
【課題】積層体の全体に亘って電圧降下を抑制すること。【解決手段】実施形態の半導体記憶装置1は、複数の導電層WL,SGD,SGSが絶縁層OLを介して積層された積層体LMa,LMbと、積層体LMa,LMb内をその積層方向に延び、複数の導電層WL,SGD,SGSの少なくとも一部との交差部にメモリセルMCがそれぞれ形成される複数のピラーPLと、積層体LMa,LMbに配置され、それぞれが、積層体LMa,LMb内の異なる深さに到達して複数の導電層WL,SGD,SGSのうち異なる階層の導電層WL,SGD,SGSに接続される複数の第1のコンタクトCCと、複数の第1のコンタクトCCとは別に、積層体LMa,LMbに配置され、それぞれが、複数の第1のコンタクトCCと同じ導電層WL,SGD,SGSに接続される複数の第2のコンタクトCCと、を備える。【選択図】図3
Description
本発明の実施形態は、半導体記憶装置に関する。
3次元不揮発性メモリでは、例えば複数の導電層が積層された積層体中にメモリセルが3次元に配置される。例えば積層体の端部には、導電層が階段状となった階段領域が設けられ、階段領域から導電層に対して電圧を印加することができる。この場合、積層体の端部から離れた位置での電圧降下を抑制することが望ましい。
1つの実施形態は、積層体の全体に亘って電圧降下を抑制することができる半導体記憶装置を提供することを目的とする。
実施形態の半導体記憶装置は、複数の導電層が絶縁層を介して積層された積層体と、前記積層体内をその積層方向に延び、前記複数の導電層の少なくとも一部との交差部にメモリセルがそれぞれ形成される複数のピラーと、前記積層体に配置され、それぞれが、前記積層体内の異なる深さに到達して前記複数の導電層のうち異なる階層の導電層に接続される複数の第1のコンタクトと、前記複数の第1のコンタクトとは別に、前記積層体に配置され、それぞれが、前記積層体内の異なる深さに到達して前記複数の第1のコンタクトと同じ導電層に接続される複数の第2のコンタクトと、を備える。
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
(半導体記憶装置の構成例)
図1は、実施形態にかかる半導体記憶装置1の平面図である。図1(a)は半導体記憶装置1のレイアウトを示す模式的な平面図であり、図1(b)は図1(a)の一部拡大平面図である。
図1は、実施形態にかかる半導体記憶装置1の平面図である。図1(a)は半導体記憶装置1のレイアウトを示す模式的な平面図であり、図1(b)は図1(a)の一部拡大平面図である。
図1に示すように、半導体記憶装置1は、複数のワード線等が積層された積層体LM、積層体LMの周辺に配置される周辺回路PERを備える。
積層体LMは、複数のワード線が積層され、最下層のワード線の下層および最上層のワード線の上層に選択ゲート線がそれぞれ配置された構成を有する。
複数のコンタクトLIは、積層体LM内をX方向に延び、積層体LMをY方向に分割している。複数のコンタクトLIに挟まれた各領域はブロックBLKと呼ばれる。1つのブロックBLK内において、分離層SHEは、2つのコンタクトLIの間をX方向に延び、積層体LMの上層側の選択ゲート線を分離している。
換言すれば、本明細書において、積層体LMに対して分離層SHEが配置された側を上方向と規定する。
それぞれのブロックBLKは、ブロックBLK内の全域に広がるメモリ領域MR、及びX方向に並んでメモリ領域MR内に配置される複数の引き出し領域LRを備える。図1(a)の例では、1つのブロックBLK内に2つの引き出し領域LRが配置されているが、引き出し領域LRは1つのブロックBLK内に2つ以上配置されていればよく、引き出し領域LRの数は任意である。なお、複数の引き出し領域LRの少なくとも1つは、積層体LMのX方向における端部以外の領域に配置されることが望ましい。
メモリ領域MRには、積層体LMを貫通する複数のピラーPLがマトリクス状に配置される。各々のピラーPLと各々のワード線との交差部には、メモリセルがそれぞれ形成される。
半導体記憶装置1は、このように、メモリ領域MR内に複数のメモリセルが3次元に配置された3次元不揮発性メモリとして構成されている。
それぞれの引き出し領域LRには、複数のコンタクトCCが複数のピラーPLと混在して配置されている。つまり、個々のコンタクトCCの周囲を複数のピラーPLが取り囲んでいる。なお、引き出し領域LR内に配置された複数のピラーPLの少なくとも一部は、データの読み書きがされる実効メモリセルがワード線との交差部において形成されないダミーピラーとして用いられてもよい。
例えば、これらのコンタクトCCのうち一部のコンタクトCCは、それぞれが積層体LM内の異なる深さに到達し、異なる階層のワード線に接続されている。
図1(b)の拡大図中、“WL1”と付されたコンタクトCCは、最下層のワード線WL1に接続されるコンタクトCCである。同様に、“WL2”と付されたコンタクトCCは、最下層から2番目のワード線WL2に接続されるコンタクトCCであり、“WL3”と付されたコンタクトCCは、最下層から3番目のワード線WL3に接続されるコンタクトCCである。また、“WLn”と付されたコンタクトCCは、最上層のワード線WLnに接続されるコンタクトCCである(nは4以上の整数)。
また、他のコンタクトCCは、下層側の選択ゲート線の深さに到達し、下層側の選択ゲート線に接続されている。また、更に他のコンタクトCCは、上層側の選択ゲート線の深さに到達し、上層側の選択ゲート線に接続されている。
以上のように、これらの複数のコンタクトCCにより、多層に積層されるワード線等のそれぞれが、積層体LMの上方に引き出される。
図1(b)の拡大図中、“SGS”と付されたコンタクトCCは、下層側の選択ゲート線SGSに接続されるコンタクトCCである。同様に、“SGD”と付されたコンタクトCCは、上層側の選択ゲート線SGDに接続されるコンタクトCCである。1つのブロックBLK内の選択ゲート線SGDは、分離層SHEによって2つに分離されているので、分離層SHEを挟んで2つのコンタクトCCが、選択ゲート線SGDにそれぞれ接続される。
周辺回路PERは、例えば積層体LMのX方向両側とY方向片側とに配置される。周辺回路PERは、例えばトランジスタ等を備え、複数のコンタクトCC及び複数のワード線を介して各々のメモリセルに印加される電圧を制御する。
図2は、実施形態にかかる半導体記憶装置1のコンタクトCCの構成例を示す模式的なX方向断面図である。図2においてはピラーPL等の構成が省略されている。
図2に示すように、複数のコンタクトCCは、シリコン基板等の基板SB上に積層された積層体LMa,LMbに配置される。基板SBは、表層部にnウェル11を有し、nウェル11内にpウェル12を有し、pウェル12内に複数のn+拡散領域13を有する。積層体LMaは基板SB上に積層され、積層体LMbは積層体LMaを覆う接合層JLを介して積層体LMa上に積層される。接合層JLは例えばSiO2層等の絶縁層である。積層体LMb上には、例えばSiO2層等である複数の絶縁層52~54が、積層体LMb側からこの順に配置される。
積層体LMa,LMbはそれぞれが、導電層と絶縁層とが1層ずつ交互に複数積層された構成を有する。積層体LMaの最下層の導電層は選択ゲート線SGSであり、その他の導電層はワード線WLである。ただし、選択ゲート線SGSは最下層から複数層に亘って配置されていてもよい。積層体LMbの最上層の導電層は選択ゲート線SGDであり、その他の導電層はワード線WLである。ただし、選択ゲート線SGDは最上層から複数層に亘って配置されていてもよい。これらの選択ゲート線SGS,SGD及びワード線WLは、例えばタングステン層またはモリブデン層等である。積層体LMa,LMbは、これらの選択ゲート線SGS,SGD及びワード線WLの間にSiO2層等である絶縁層OLを備える。
図2には、X方向に並ぶ2つの引き出し領域LRが示されている。それぞれの引き出し領域LRは、絶縁層54~52を貫通し、積層体LMa,LMb内の異なる深さに到達する複数のコンタクトCCを備えている。これにより、複数のコンタクトCCは、それぞれが、選択ゲート線SGS,SGDのいずれか、または複数のワード線WLのうち異なる階層のワード線WLに接続される。
ここで、それぞれの引き出し領域LRには、互いに対応するコンタクトCC、つまり、同じ階層のワード線WL等に接続されるコンタクトCCが別々に含まれる。例えば図2の例では、それぞれの引き出し領域LRにおける紙面の最も左寄りに、それぞれの引き出し領域LRが共に備える、選択ゲート線SGDに接続されるコンタクトCCが示されている。また、図2の例では、それぞれの引き出し領域LRが共に備える、最上層のワード線WLn(nは4以上の整数)に接続されるコンタクトCC、最上層から2番目のワード線WL(n-1)に接続されるコンタクトCC、最下層のワード線WL1に接続されるコンタクトCC、及び選択ゲート線SGSに接続されるコンタクトCCが示されている。
ただし、図2の例は、異なる階層のワード線WL等に接続されるコンタクトCCがX方向に配列されることを意味していない。例えば上述の図1(b)の例のように分離層SHEを跨いで配置されるなど、それぞれのコンタクトCCの配置は1つの引き出し領域LRにおいて任意である。また、異なる階層のワード線WL等に接続されるコンタクトCCのすべてが、局所的な領域、つまり、1つの引き出し領域LRに纏まって配置されていなくてもよく、それらが積層体LMa,LMbにおける、例えば複数の領域に分散されて配置されていてもよい。
それぞれのコンタクトCCは、例えばタングステン層等を含み、選択ゲート線SGS,SGDのいずれか、または複数のワード線WLのうち異なる階層のワード線WLに底面で接続される。また、それぞれのコンタクトCCは、側壁に配置されるSiO2層等の絶縁層55を備え、接続対象ではないワード線WL等と絶縁されている。
それぞれのコンタクトCCの上面には、タングステン層等の配線層MXが接続されている。配線層MXは、絶縁層52~54の上層に配置された図示しない絶縁層中に配置され、絶縁層54,53を貫通してコンタクトCCに接続される。
積層体LMa,LMbの外側の領域には周辺回路PERが配置されている。周辺回路PERは複数のトランジスタTRを備える。複数のトランジスタTRは、例えば基板SBの表層の複数のn+拡散領域13に跨って基板SB上に配置される。複数のトランジスタTRは、例えば少なくとも積層体LMbの上面の高さ位置まで達する絶縁層51で覆われている。絶縁層51上には絶縁層53,54等が配置される。
複数のトランジスタTRには、それぞれコンタクトCSが接続されている。コンタクトCSは、例えばタングステン層等であり、絶縁層51,53,54等を貫通してトランジスタTRに接続される。コンタクトCSは、積層体LMaの高さ位置、つまり、積層体LMaと同じ階層に配置されるコンタクトLCSと、積層体LMbの高さ位置、つまり、積層体LMbと同じ階層に配置されるコンタクトUCSとを備える。コンタクトLCSの下端はトランジスタTRに接続され、コンタクトLCSの上端はコンタクトUCSの下端に電気的に接続される。コンタクトUCSの上端は配線層MXに接続される。したがって、コンタクトCSは配線層MXを介して引き出し領域LRのコンタクトCCに接続される。
以上の構成により、周辺回路PERは、コンタクトCS,CC及び配線層MXを介して各階層の選択ゲート線SGS,SGD及び複数のワード線WLに印加される電圧を制御する。つまり、複数の引き出し領域LRのそれぞれに属し、互いに積層体LMa,LMbの異なる位置に配置された対応するコンタクトCCの組が、積層体LMa,LMbの異なる領域で、同一のワード線WL等に対して例えば同一電位の電圧を印加する。
図3は、実施形態にかかる半導体記憶装置1の構成の一例を示すY方向断面図である。
図3(a)は半導体記憶装置1の周辺回路PERのY方向に沿う断面図であり、図3(b)はコンタクトLIに挟まれた引き出し領域LRのY方向に沿う断面図であり、図3(c)は引き出し領域LRの異なる位置におけるY方向に沿う断面図である。
図3(d)は選択ゲート線SGD近傍のピラーPLの拡大断面図であり、図3(e)はワード線WL近傍のピラーPLの拡大断面図であり、図3(f)は選択ゲート線SGS近傍のピラーPLの拡大断面図である。
図3(a)に示すように、周辺回路PERの構成については上述したとおりである。
図3(b)(c)に示すように、2つのコンタクトLI間には分離層SHEが配置される。2つのコンタクトLI間の引き出し領域LRには、ピラーPL及びコンタクトCCが配置される。図3(b)(c)には、それぞれ1つのピラーPL及び1つのコンタクトCCが例示的に示されている。ただし、上述の図1(b)等にも示したように、引き出し領域LRには複数のコンタクトCCが、2つのコンタクトLI間にマトリクス状に配置される複数のピラーPLと混在して配置される。
なお、図3(b)(c)では簡略化されているが、複数のピラーPLの規則的な配列を維持するために、分離層SHEの配置位置にもピラーPLが配置されることがある(図1(b)参照)。この場合、ピラーPLの上部は分離層SHEと干渉しており、そのようなピラーPLは、ワード線WLとの交差部においてもデータの読み書きがされる実効メモリセルが形成されないダミーピラーとして用いられ得る。
コンタクトLIは、絶縁層54~52、積層体LMa,LMb、及び積層体LMa,LMb間の接合層JLを貫通し、基板SBに複数配置されるn+拡散領域13に到達する。
コンタクトLIの側壁は、例えばSiO2層等の絶縁層56で覆われており、絶縁層56の内側には導電層21,22が充填されている。導電層21は、例えばポリシリコン層等であって、コンタクトLIの下層側に配置される。導電層22は、例えばタングステン層等であって、コンタクトLIの上層側に配置される。導電層22は、例えば図示しない上層配線に接続される。
以上の構成により、コンタクトLIは例えばソース線コンタクトとして機能する。ただし、X方向に延び、積層体LMa,LMb等を貫通する溝に絶縁層が充填された構成が、コンタクトLIの代わりに引き出し領域LRを挟んで配置されていてもよい。
分離層SHEは、X方向に延び、積層体LMbの選択ゲート線SGDを貫通する溝に、SiO2層等の絶縁層が充填された構成を有する。これにより、2つのコンタクトLIに挟まれた領域において、積層体LMbの最上層の導電層が2つの選択ゲート線SGDとして区画される。
ピラーPLは、絶縁層53,52、積層体LMa,LMb、及び積層体LMa,LMb間の接合層JLを貫通して基板SBの所定深さに到達する。ピラーPLは、外周側から順に、メモリ層ME、チャネル層CN、及びコア層CRを備える。メモリ層MEは、ピラーPLの外周側から順に、ブロック絶縁層BK、電荷蓄積層CT、及びトンネル絶縁層TNが積層された層である。チャネル層CNは、ピラーPLの下端部近傍にも配置される。
ブロック絶縁層BK、トンネル絶縁層TN、及びコア層CRは例えばSiO2層等である。電荷蓄積層CTは例えばSiN層等である。チャネル層CNは例えばアモルファスシリコン層またはポリシリコン層等である。
ピラーPLは、基板SBの所定深さに突出するシリコン等のエピタキシャル層EPを下端部に備える。エピタキシャル層EP上には、エピタキシャル層EPの上面から所定深さまで進入するチャネル層CNが接続されている。
コア層CRの上端部には、アモルファスシリコン層またはポリシリコン層等であるキャップ層CPが配置され、外周でチャネル層CNに接続されている。キャップ層CPは、図示しないビット線等の上層配線に接続される。
以上の構成により、ピラーPLとそれぞれのワード線WLとの交差部には、高さ方向に並ぶ複数のメモリセルMCが形成される。メモリセルMCの有する電荷蓄積層CTに所定の電荷が蓄積されること等によって、図3(e)に示される個々のメモリセルMCにデータが保持される。個々のメモリセルMCと同じ高さ位置に配置されるそれぞれのワード線WLを介して、それらのワード線WLに接続されるコンタクトCCから読み出し電圧または書き込み電圧等の所定の電圧が印加されることで、個々のメモリセルMCに対してデータの読み書きがなされる。
また、ピラーPLと選択ゲート線SGD,SGSとの交差部には、図3(d)(f)に示すように、それぞれ選択ゲートSTD,STSが形成される。選択ゲート線SGD,SGSを介して、これらの選択ゲート線SGD,SGSにそれぞれ接続されるコンタクトCCから所定の電圧が印加されることで、選択ゲートSTD,STSがオン/オフし、それらの選択ゲートSTD,STSが属するピラーPLのメモリセルMCが選択状態または非選択状態となる。
図3(b)(c)に示すように、個々のコンタクトCCの構成については上述したとおりである。図3(b)(c)には、それぞれ異なる階層のワード線WLに接続されるコンタクトCCが例示的に1つずつ示されている。図3(b)に示されるコンタクトCCは、積層体LMbの所定のワード線WLに接続されている。図3(c)に示されるコンタクトCCは、積層体LMaの所定のワード線WLに接続されている。
(半導体記憶装置の製造方法)
次に、図4~図13を用いて、実施形態の半導体記憶装置1の製造方法の例について説明する。図4~図13は、実施形態にかかる半導体記憶装置1の製造方法の手順の一例を示す断面図である。
次に、図4~図13を用いて、実施形態の半導体記憶装置1の製造方法の例について説明する。図4~図13は、実施形態にかかる半導体記憶装置1の製造方法の手順の一例を示す断面図である。
図4及び図7~図13の同一図番における(a)(b)(c)は、同じ処理工程中の異なる断面を示す。図4及び図7~図13の(a)は図3(a)の部位に相当し、(b)は図3(b)の部位に相当し、(c)は図3(c)の部位に相当する。
図4(a)に示すように、nウェル11、pウェル12等が形成された基板SB上にトランジスタTRを含む周辺回路PERを形成する。周辺回路PERは、後述する積層体LMasの形成後、絶縁層51によって、積層体LMasの高さ位置まで覆われる。絶縁層51には、絶縁層51を貫通してトランジスタTRに接続するホールが形成される。ホール内はアモルファスシリコン層等の犠牲層で充填され、後にコンタクトCSの下部構造となるコンタクトLCSsが形成される。
図4(b)(c)に示すように、基板SB上の積層体LMが形成されるべき領域に、犠牲層NLと絶縁層OLとが複数交互に積層される積層体LMasを形成する。犠牲層NLは、例えばSiN層等であり、後に導電材料と置き換えられてワード線WL及び選択ゲート線SGSとなる。積層体LMas上には接合層JLを形成する。
次に、接合層JL及び積層体LMasを貫通し、基板SBの所定深さに到達するメモリホールを形成する。メモリホールの底部に、例えば基板SBの結晶構造に適合させてシリコン等をエピタキシャル成長させる。これにより、メモリホールの底部にエピタキシャル層EPが形成される。その後、メモリホール内はアモルファスシリコン層等の犠牲層で充填され、後にピラーPLの下部構造となるピラーPLsが形成される。
図5及び図6に示すように、それぞれが、積層体LMas内の異なる深さに到達し、複数の犠牲層NLのうち異なる階層の犠牲層NLに接続される複数のコンタクトホールを形成する。
図5(a)~(d)は、1つの引き出し領域LRにおける複数のコンタクトホールの形成方法の一例を示す断面図である。
図5(a)に示すように、複数のホールパターンを有するハードマスクHMを積層体LMas上に形成する。ハードマスクHMは、O2プラズマ等により除去されない層である。より具体的には、ハードマスクHMとして、例えばアモルファスシリコン層またはポリシリコン層等のシリコン系材料の層を用いることができる。
ハードマスクHMをマスクとして、積層体LMasを所定深さまでエッチングして、複数のコンタクトホールCHa,CHb,CHc・・・CH(m-1),CHmを形成する(mは5以上の整数)。この時点で、それぞれのコンタクトホールCHa~CHmの積層体LMasにおける到達深さは略等しい。
図5(b)に示すように、複数のコンタクトホールCHb~CHmを覆い、コンタクトホールCHa~CHmのうち、最も外側に形成されたコンタクトホールCHaのみが露出したマスクPRを形成する。マスクPRは、O2プラズマ等により除去可能な層である。より具体的には、マスクPRとして、例えばフォトレジスト層等の有機系材料の層を用いることができる。
マスクPRから露出したコンタクトホールCHaを更にエッチングし、積層体LMasにおいて、コンタクトホールCHaをより深い到達深さとする。
図5(c)に示すように、例えばO2プラズマ等を用いたスリミングによりマスクPRの端部を後退させて、コンタクトホールCHaに隣接するコンタクトホールCHbを露出させる。
マスクPRから露出したコンタクトホールCHbをエッチングし、積層体LMasにおいて、コンタクトホールCHbをより深い到達深さとする。このとき、コンタクトホールCHaもエッチングされて、積層体LMasにおけるコンタクトホールCHaの到達深さは更に深くなる。
図5(d)に示すように、例えばO2プラズマ等を用いたスリミングによりマスクPRの端部を後退させて、コンタクトホールCHbに隣接するコンタクトホールCHcを露出させる。
マスクPRから露出したコンタクトホールCHcをエッチングし、積層体LMasにおいて、コンタクトホールCHcをより深い到達深さとする。このとき、コンタクトホールCHa,CHbもエッチングされて、積層体LMasにおけるコンタクトホールCHa,CHbの到達深さは、より深く、かつ、それぞれ異なる深さ位置となる。
以上のように、マスクPRのスリミングと積層体LMasのエッチングとを繰り返すことで、積層体LMas内の異なる深さに到達し、異なる階層の犠牲層NLに接続される複数のコンタクトホールを形成することができる。
図6(a)~(c)は、1つの引き出し領域LRにおける複数のコンタクトホールの形成方法の他の例を示す断面図である。
図6(a)に示すように、複数のホールパターンを有するハードマスクHMを積層体LMas上に形成する。
ハードマスクHMをマスクとして、積層体LMasを所定深さまでエッチングして、複数のコンタクトホールCHsa,CHsb・・・CHsxを形成する(xは3以上の整数)。この時点で、それぞれのコンタクトホールCHsa~CHsxの積層体LMasにおける到達深さは略等しい。
ハードマスクHMをマスクとして、積層体LMasを、コンタクトホールCHsa~CHsxの到達深さよりも深い所定深さまでエッチングして、複数のコンタクトホールCHda,CHdb・・・CHdyを形成する(yは3以上の整数)。この時点で、それぞれのコンタクトホールCHda~CHdyの積層体LMasにおける到達深さは略等しい。
このように、深さの異なる2種類のコンタクトホールCHsa~CHsx,CHda~CHdyを作り分けるには、例えばそれぞれのコンタクトホールCHsa~CHsx,CHda~CHdyを形成する際に、もう一方のコンタクトホールCHsa~CHsx,CHda~CHdyをレジストマスク等で覆っておけばよい。
図6(b)に示すように、複数のコンタクトホールCHsb~CHsx,CHdb~CHdyを覆い、コンタクトホールCHsa~CHsx,CHda~CHdyのうち、両端部に形成されたコンタクトホールCHsa,CHdaのみが露出したマスクPRを形成する。
マスクPRから露出したコンタクトホールCHsa,CHdaを更にエッチングし、積層体LMasにおいて、コンタクトホールCHsa,CHdaをより深い到達深さとする。コンタクトホールCHsa,CHdaは、追加エッチング前の到達深さが異なるので、追加エッチング後もそれぞれが異なる深さに到達する。
図6(c)に示すように、例えばO2プラズマ等を用いたスリミングによりマスクPRの端部を後退させて、コンタクトホールCHsaに隣接するコンタクトホールCHsb、及びコンタクトホールCHdaに隣接するコンタクトホールCHdbを露出させる。
マスクPRから露出したコンタクトホールCHsb,CHdbをエッチングし、積層体LMasにおいて、コンタクトホールCHsb,CHdbをより深い到達深さとする。コンタクトホールCHsb,CHdbは、追加エッチング前の到達深さが異なるので、追加エッチング後もそれぞれが異なる深さに到達する。
またこのとき、コンタクトホールCHsa,CHdaもエッチングされて、積層体LMasにおけるコンタクトホールCHsa,CHdaの到達深さは更に深くなる。コンタクトホールCHsa,CHdaの間の到達深さの違いは維持される。
以上のように、マスクPRのスリミングと積層体LMasのエッチングとを繰り返すことで、積層体LMas内の異なる深さに到達し、異なる階層の犠牲層NLに接続される複数のコンタクトホールを形成することができる。
深さの異なる2種類のコンタクトホールCHsa~CHsx,CHda~CHdyを作り分けておくことで、原理的には、図5に示す方法に比べて処理数が例えば1/2に減少し、最大で2倍の効率化を図ることができる。
このように、複数のコンタクトホールを形成する方法は種々考えられる。複数のコンタクトホールは、図5または図6に示す方法以外の方法によって形成されてもよい。
図7(c)に示すように、積層体LMasに形成したコンタクトホールの側壁および底面に絶縁層55を形成し、絶縁層55の内側にアモルファスシリコン層等の犠牲層を充填する。これにより、後に図3(c)に示したコンタクトCCの下部構造となるコンタクトLCCsが形成される。
なお、図3(b)に示したコンタクトCCは、図3(b)に対応する図7(b)の積層体LMas内には下部構造を有さない。したがって、図7(b)の領域には、コンタクトホール及びコンタクトLCCsは形成されない。
図8(b)(c)に示すように、犠牲層NLと絶縁層OLとが複数交互に積層される積層体LMbsを、接合層JL上に形成する。犠牲層NLは、例えばSiN層等であり、後に導電材料と置き換えられてワード線WL及び選択ゲート線SGDとなる。積層体LMbs上には絶縁層52を形成し、絶縁層52上には絶縁層53を形成する。
次に、絶縁層53,52及び積層体LMbsを貫通し、接合層JLの上面に露出する複数のピラーPLsのそれぞれに接続する複数のメモリホールを形成する。これらのメモリホールを介してピラーPLsに充填された犠牲層を除去する。これにより、絶縁層53,52、積層体LMbs、接合層JL、及び積層体LMasを貫通する複数のメモリホールMHが形成される。それぞれのメモリホールMHの底部には、エピタキシャル層EPが露出する。
図8(a)に示すように、少なくとも積層体LMbsの上面の高さに達し、例えば絶縁層52の上面高さに達する絶縁層51を追加で形成する。つまり、周辺回路PERを覆う絶縁層51が更に積み増しされる。絶縁層51上には絶縁層53が形成される。
図9(b)(c)に示すように、メモリホールMH内に、外周側から、ブロック絶縁層BK、電荷蓄積層CT、及びトンネル層TNを積層してメモリ層MEを形成する。メモリ層MEはメモリホールMHの底面にも形成されるので、底面のメモリ層MEを除去し、露出したエピタキシャル層EPを所定深さまで掘り込む。メモリ層MEは、メモリホールMH内のみならず絶縁層53の上面にも形成されるが、メモリホールMH底面のメモリ層MEを除去する際に、絶縁層53上面のメモリ層MEも除去される。
次に、メモリホールMH側壁のメモリ層MEの内側、及びメモリホールMHの底面にチャネル層CNを形成する。これにより、チャネル層CNは、エピタキシャル層EPの上面に形成されるとともに、エピタキシャル層EPの所定深さまで進入する。チャネル層CNの内側にはコア層CRを形成する。
次に、絶縁層53の上面に露出したコア層CRの上端を選択的に除去する。このとき、絶縁層53の上面自体はチャネル層CN及びコア層CRで覆われており、これらのうち少なくともチャネル層CNがエッチストッパ層となって、絶縁層53の上面が保護される。コア層CR上端部が除去された凹部にキャップ層CPを形成する。絶縁層53上面の不要なチャネル層CN及びキャップCP層は除去される。
以上により、ピラーPLが形成される。この後、ピラーPLを含む絶縁層53の上面を絶縁層54で覆う。
図9(a)に示すように、周辺回路PERの上方では、絶縁層54は絶縁層51上を覆う。
図10(b)(c)に示すように、複数のコンタクトUCCsを形成する。
図10(b)に示すように、複数のコンタクトUCCsのうちの一部は、絶縁層54~52を貫通し、積層体LMbs内の異なる深さに到達し、複数の犠牲層NLのうち異なる階層の犠牲層NLに接続される。このようなコンタクトUCCsは、例えば上述のコンタクトLCCsと同様に形成することができる。すなわち、積層体LMbs内の異なる深さに到達し、複数の犠牲層NLのうち異なる階層の犠牲層NLに接続されるコンタクトホールを形成し、コンタクトホールの側壁および底面に絶縁層55を形成し、絶縁層55の内側にアモルファスシリコン層等の犠牲層を充填する。
図10(c)に示すように、複数のコンタクトUCCsのうちの一部は、絶縁層54~52及び積層体LMbsを貫通し、積層体LMasに形成されたコンタクトLCCsに接続される。すなわち、絶縁層54~52及び積層体LMbsを貫通してコンタクトLCCsに接続されるコンタクトホールを形成し、コンタクトホールの側壁および底面に絶縁層55を形成し、絶縁層55の内側にアモルファスシリコン層等の犠牲層を充填する。これらのコンタクトUCCsは、図3(c)に示したコンタクトCCのように、積層体LMa内の異なる深さに到達するコンタクトCCの上層構造となる。
図11(b)(c)に示すように、X方向に延びるとともに、絶縁層54~52、積層体LMbs,LMas、及び接合層JLを貫通して基板SBのpウェル12に到達する複数のスリットSTを形成する。また、それぞれのスリットST間に、X方向に延びるとともに、絶縁層54~52を貫通して積層体LMbsの最上層の犠牲層NLを分離する溝を形成し、溝内を絶縁層で充填して分離層SHEを形成する。
図12(b)(c)に示すように、積層体LMas,LMbsが備える犠牲層NLをワード線WL等に置き換えて積層体LMa,LMbを形成する。
すなわち、複数のスリットSTを介して積層体LMas,LMbsの犠牲層NLを除去する。これにより、積層体LMas,LMbsは、絶縁層OL間にギャップを有する脆弱な構造となる。マトリクス状に配置された複数のピラーPLは、このような脆弱な構造を支持する。また、コンタクトLCCs,UCCsの側壁には絶縁層55が形成されているため、コンタクトLCCs,UCCsに充填された犠牲層が除去されてしまうのを抑制することができる。
次に、複数のスリットSTを介して、絶縁層OL間のギャップにタングステンまたはモリブデン等の導電材料を充填してワード線WL及び選択ゲート線SGD,SGSを形成する。これにより、ワード線WLと絶縁層OLとが交互に複数積層され、更に選択ゲート線SGD,SGSを有する積層体LMa,LMbが形成される。
このように、犠牲層NLをワード線WLに置き換える処理をリプレース処理と称することがある。
図13(b)(c)に示すように、スリットSTの底部に露出する基板SBのpウェル12にn+拡散領域13を形成する。また、スリットSTの側壁を覆う絶縁層56を形成し、絶縁層56の内側であって、スリットSTの下部にポリシリコン層等の導電層21を形成し、スリットSTの上部にタングステン層等の導電層22を形成する。これにより、複数のコンタクトLIが形成される。ただし、スリットST内に絶縁層を充填してソース線コンタクトとしての機能を有さない構造物を形成してもよい。
この後、周辺回路PERが形成された領域では、絶縁層54,53を貫通し、絶縁層51の所定深さまで到達してコンタクトLCSsに接続されるホールを形成する。また、ホール上層の図示しない絶縁層および絶縁層54,53を貫通してホールに接続される溝を形成する。また、これらの溝およびホールを介してコンタクトLCSs内の犠牲層を除去し、タングステン層等を充填する。これにより、トランジスタTRに接続されるコンタクトCS、及びコンタクトCSに接続される配線層MXが形成される。
また、コンタクトUCCsが形成された領域では、コンタクトUCCs上層の図示しない絶縁層および絶縁層54,53を貫通してコンタクトUCCsに接続される溝を形成する。
また、複数のコンタクトUCCsのうち、積層体LMbのワード線WLまたは選択ゲート線SGDに接続されるコンタクトUCCs内の犠牲層およびコンタクトUCCs底面の絶縁層55を、コンタクトUCCsに接続される溝を介して除去し、側壁に絶縁層55を有するコンタクトホールを形成する。また、コンタクトホールの絶縁層55の内側、及びコンタクトホールに接続される溝内にタングステン層等の導電層を充填し、積層体LMbの選択ゲート線SGDまたは異なる階層のワード線WLに接続されるコンタクトCC、及びコンタクトCCに接続される配線層MXを形成する。
また、複数のコンタクトUCCsのうち、積層体LMaのワード線WLまたは選択ゲート線SGSに接続されるコンタクトUCCs,LCCsにおいて、コンタクトUCCs内の犠牲層およびコンタクトUCCs底面の絶縁層55を、コンタクトUCCsに接続される溝を介して除去し、更に、コンタクトLCCs内の犠牲層およびコンタクトLCCs底面の絶縁層55を除去して、絶縁層54~52及び積層体LMbを貫通して積層体LMa内の異なる深さに到達するコンタクトホールを形成する。また、コンタクトホールの絶縁層55の内側、及びコンタクトホールに接続される溝内にタングステン層等の導電層を充填し、積層体LMaの選択ゲート線SGSまたは異なる階層のワード線WLに接続されるコンタクトCC、及びコンタクトCCに接続される配線層MXを形成する。
なお、コンタクトLCCs,UCCs内の犠牲層を除去する際、コンタクトLCCs,UCCsの外側には、タングステン層等のワード線WL及び選択ゲート線SGD,SGSが既に形成されている。しかし、コンタクトLCCs,UCCsの側壁に設けられた絶縁層55によって、これらのワード線WL等が除去されるのを抑制することができる。
また、複数のピラーPLが図示しないビット線等の上層配線に接続される。
以上により、実施形態の半導体記憶装置1が製造される。
3次元不揮発性メモリ等の半導体記憶装置では、例えばワード線等の導電層が積層された積層体のX方向の一端部または両端部に、導電層が階段状となって終端した階段領域を備える。階段領域では多層に積層される個々の導電層が、上記のように引き出されることで、個々の導電層に所定の電圧を印加することができる。
しかしながら、例えば階段領域において導電層に印加された電圧は、階段領域から離れるにつれて降下していき、同一の導電層内において電位のバラつきが生じることがある。これにより、電位が低下した領域部分の導電層と接続されるメモリセルにおいて閾値電圧が低下してしまう。ワード線の電位が低いと、トンネル絶縁層を介して電荷蓄積層に電子が注入され難くなってしまうためである。
また、階段領域にはメモリセルを形成させるピラーを配置することができないため、積層体においてメモリ領域の占めるサイズが、階段領域の分だけ小さくなってしまう。また、犠牲層から導電層への置き換えを行うリプレース処理時、ピラーの代わりに階段領域を支持する構造体が階段領域に配置されることがあり、この場合、階段領域のサイズが更に増大してしまう。
実施形態の半導体記憶装置1によれば、複数のピラーPLと混在して積層体LMa,LMbの端部以外の領域に配置される複数のコンタクトCCと、上記複数のコンタクトCCとは異なる積層体LMa,LMbの端部以外の領域に、複数のピラーPLと混在して別に配置され、上記複数のコンタクトCCと同じワード線WL、または選択ゲート線SGD,SGSに接続される複数のコンタクトCCと、を備える。
これにより、同じワード線WL等に接続されるコンタクトCCが複数存在することとなり、積層体LMa,LMbの異なる領域で、例えば同じワード線WL等に対して同一電位の電圧を印加することができる。よって、積層体LMa,LMbの全体に亘って電圧降下を抑制することができ、同一のワード線WL等における電位のバラつきを抑えて、同一のワード線WL等に接続される複数のメモリセルMCの閾値電圧を所望の値に維持することができる。
実施形態の半導体記憶装置1によれば、同じ引き出し領域LR内の複数のコンタクトCCのそれぞれが、積層体LMa,LMb内の異なる深さに到達して異なる階層のワード線WL、または選択ゲート線SGD,SGSに接続される。
これにより、メモリ領域MRとは別に階段領域を設けることなく、メモリ領域MR内の複数のピラーPLと混在して複数のコンタクトCCを配置することができる。よって、ピラーPLを配置することのできない階段領域を廃して、積層体LMa,LMbにおけるメモリ領域MRの占めるサイズを増大させることができる。階段領域を支持する構造体も不要となり、よりいっそうメモリ領域MRを増大することが可能である。あるいは、メモリ領域MRにおける容量を維持しつつ、積層体LMa,LMbのサイズを縮小することが可能となり、半導体記憶装置1のサイズを縮小することができる。
(変形例)
上述の実施形態では、積層体LMas,LMbsに、それぞれコンタクトLCCs,UCCsを作り分けることとした。しかし、コンタクトCCは、例えばピラーPLよりも径が大きく、アスペクト比が低いため、積層体LMas,LMbsの形成後に一括して形成することも可能である。
上述の実施形態では、積層体LMas,LMbsに、それぞれコンタクトLCCs,UCCsを作り分けることとした。しかし、コンタクトCCは、例えばピラーPLよりも径が大きく、アスペクト比が低いため、積層体LMas,LMbsの形成後に一括して形成することも可能である。
以下に、図14~図16を用いて、上述の実施形態とは異なるコンタクトCCの形成方法について説明する。図14~図16は、実施形態の変形例にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。
図14~図16の同一図番における(a)(b)(c)は、同じ処理工程中の異なる断面を示す。図14~図16の(a)は、本変形例において援用する図3(a)の部位に相当し、(b)は図3(b)の部位に相当し、(c)は図3(c)の部位に相当する。
図14は、上述の実施形態の図9に対応する図であって、ピラーPLの形成処理が行われた後の様子を示している。ただし、変形例の半導体記憶装置の製造方法においては、図14に示す処理の後にコンタクトCCの形成を開始する。
図14(a)~(c)に示すように、絶縁層54上にハードマスクHMを形成し、ハードマスクHM上には複数のホールパターンHLpを有するマスクPRを形成する。マスクPRのパターンをハードマスクHMに転写し、ハードマスクHMに複数のホールパターンHLhを形成する。
これ以降、上述の実施形態におけるLCCsの形成と同じ要領で、それぞれが、積層体LMasまたは積層体LMbs内の異なる深さに到達し、複数の犠牲層NLのうち異なる階層の犠牲層NLに接続される複数のコンタクトホールを形成する。すなわち、複数のホールパターンHLhを覆うフォトレジスト等のマスクをハードマスクHM上に形成し、O2プラズマ等によるマスクのスリミングと、積層体LMas,LMbsのエッチングとを繰り返す。
図15(b)(c)に示すように、上記により、積層体LMas,LMbs内における到達深さの異なる複数のコンタクトホールCHが得られる。
図16(b)(c)に示すように、コンタクトホールCHの側壁および底面に絶縁層55を形成し、絶縁層55の内側にアモルファスシリコン層等の犠牲層を充填する。これにより、積層体LMas,LMbs内における到達深さの異なる複数のコンタクトCCsが得られる。
この後、例えば上述の実施形態の図11~図13の処理を行う。また、コンタクトCCs上層の図示しない絶縁層および絶縁層54,53を貫通してコンタクトCCsに接続される溝を形成し、コンタクトCCs内の犠牲層およびコンタクトCCs底面の絶縁層55を、コンタクトCCsに接続される溝を介して除去し、側壁に絶縁層55を有するコンタクトホールを形成する。また、コンタクトホールの絶縁層55の内側、及びコンタクトホールに接続される溝内にタングステン層等の導電層を充填し、積層体LMa,LMbの選択ゲート線SGD,SGSまたは異なる階層のワード線WLに接続されるコンタクトCC、及びコンタクトCCに接続される配線層MXを形成する。また、複数のピラーPLを図示しないビット線等の上層配線に接続する。
以上により、実施形態の変形例の半導体記憶装置が製造される。
変形例の半導体記憶装置によれば、異なる方法を用いて上述の実施形態と同様、複数のコンタクトCCを形成することができる。これにより、変形例の半導体記憶装置も、上述の実施形態の半導体記憶装置1と同様の効果を奏する。
(その他の変形例)
上述の実施形態および変形例では、半導体記憶装置は、導電層として、タングステン層等の金属層であるワード線WL及び選択ゲート線SGD,SGSを含む積層体LMa,LMbを備えることとした。しかし、積層体の導電層は、ポリシリコン層等のシリコン材料を含む層であってもよい。上述の実施形態および変形例は、積層体の端部以外の領域で同じワード線WL等に接続されるコンタクトCCを複数設けることができるので、金属よりも抵抗の高いシリコン材料が用いられても、ワード線WL等における領域間での電位のバラつきを抑えるうえで非常に有効である。この場合、当初より、シリコン材料を含む層が積層された積層体を形成し、リプレース処理を含まずに半導体記憶装置が製造される。
上述の実施形態および変形例では、半導体記憶装置は、導電層として、タングステン層等の金属層であるワード線WL及び選択ゲート線SGD,SGSを含む積層体LMa,LMbを備えることとした。しかし、積層体の導電層は、ポリシリコン層等のシリコン材料を含む層であってもよい。上述の実施形態および変形例は、積層体の端部以外の領域で同じワード線WL等に接続されるコンタクトCCを複数設けることができるので、金属よりも抵抗の高いシリコン材料が用いられても、ワード線WL等における領域間での電位のバラつきを抑えるうえで非常に有効である。この場合、当初より、シリコン材料を含む層が積層された積層体を形成し、リプレース処理を含まずに半導体記憶装置が製造される。
上述の実施形態および変形例では、半導体記憶装置は、2つの積層体LMa,LMbを含む2Tier(2段)構造を備えることとした。しかし、半導体記憶装置は、1Tier、または3Tier以上の構造を備えていてもよい。
上述の実施形態および変形例では、半導体記憶装置は、基板SB上に積層される積層体LMa,LMbを備え、これらの積層体LMa,LMbの外側に基板SB上に配置される周辺回路PERを備えることとした。しかし、半導体記憶装置の積層体LMa,LMbは、ポリシリコン層等のソース線を介して、周辺回路PERの上方に積層されてもよい。または、積層体LMa,LMbと周辺回路PERとをそれぞれ異なる基板に形成し、これらの基板を貼り合わせることによって、積層体LMa,LMbの上方に周辺回路PERを配置してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…半導体記憶装置、CC…コンタクト、LI…コンタクト、LM,LMa,LMb…積層体、LR…引き出し領域、MC…メモリセル、MR…メモリ領域、OL…絶縁層、PL…ピラー、SB…基板、SGD,SGS…選択ゲート線、STD,STS…選択ゲート、WL…ワード線。
Claims (5)
- 複数の導電層が絶縁層を介して積層された積層体と、
前記積層体内をその積層方向に延び、前記複数の導電層の少なくとも一部との交差部にメモリセルがそれぞれ形成される複数のピラーと、
前記積層体に配置され、それぞれが、前記積層体内の異なる深さに到達して前記複数の導電層のうち異なる階層の導電層に接続される複数の第1のコンタクトと、
前記複数の第1のコンタクトとは別に、前記積層体に配置され、それぞれが、前記積層体内の異なる深さに到達して前記複数の第1のコンタクトと同じ導電層に接続される複数の第2のコンタクトと、を備える、
半導体記憶装置。 - 前記複数の第1のコンタクト及び前記複数の第2のコンタクトは、
前記複数の導電層のうち対応する導電層を介して、前記対応する導電層の高さ位置に形成されるメモリセルと電気的に接続されている、
請求項1に記載の半導体記憶装置。 - 前記複数の第1のコンタクト及び前記複数の第2のコンタクトのうち、同じ導電層に接続される第1のコンタクト及び第2のコンタクトは、前記積層体の異なる領域で、前記第1のコンタクト及び前記第2のコンタクトが接続される前記導電層に対して同一電位の電圧を印加する、
請求項1または請求項2に記載の半導体記憶装置。 - 前記複数の第1のコンタクト及び前記複数の第2のコンタクトの少なくともいずれか一方は、前記積層体の端部以外の領域に配置されている、
請求項1乃至請求項3のいずれか1項に記載の半導体記憶装置。 - 前記複数の第1のコンタクト及び前記複数の第2のコンタクトは、前記積層体の互いに異なる領域で、前記複数のピラーと混在して配置されている、
請求項1乃至請求項4のいずれか1項に記載の半導体記憶装置。
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