KR20200141213A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

워드 라인 당 2개의 전하 저장막을 형성하여 집적도가 향상된 비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 비휘발성 메모리 장치는, 기판 상에 교대로 적층되는 복수의 절연 패턴 및 복수의 게이트 전극을 포함하는 몰드 구조체, 몰드 구조체를 관통하여 기판과 접속되는 반도체 패턴, 및 각각의 게이트 전극과 반도체 패턴 사이에, 서로 이격되는 제1 전하 저장막 및 제2 전하 저장막을 포함하고, 각각의 게이트 전극은, 게이트 전극의 측면으로부터 각각 인입되는 제1 리세스 및 제2 리세스를 포함하고, 제1 전하 저장막은 제1 리세스의 적어도 일부를 채우고, 제2 전하 저장막은 제2 리세스의 적어도 일부를 채운다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 고립된 전하 저장막을 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분될 수 있다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함할 수 있다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 플래시 메모리 장치, ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 저항성 메모리 장치(예를 들어, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), RRAM(Resistive RAM)) 등을 포함할 수 있다.
한편, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 만족시키기 위해, 비휘발성 메모리 장치의 집적도가 증가하고 있다. 그런데, 2차원 또는 평면형 메모리 장치의 경우, 단위 메모리 셀이 점유하는 면적에 의해서 집적도가 결정된다. 따라서, 최근에는 단위 메모리 셀을 수직으로 배치하는 3차원 메모리 장치가 개발되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 워드 라인 당 2개의 전하 저장막을 형성하여 집적도가 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 워드 라인 당 2개의 전하 저장막을 형성하여 집적도가 향상된 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 교대로 적층되는 복수의 절연 패턴 및 복수의 게이트 전극을 포함하는 몰드 구조체, 몰드 구조체를 관통하여 기판과 접속되는 반도체 패턴, 및 각각의 게이트 전극과 반도체 패턴 사이에, 서로 이격되는 제1 전하 저장막 및 제2 전하 저장막을 포함하고, 각각의 게이트 전극은, 게이트 전극의 측면으로부터 각각 인입되는 제1 리세스 및 제2 리세스를 포함하고, 제1 전하 저장막은 제1 리세스의 적어도 일부를 채우고, 제2 전하 저장막은 제2 리세스의 적어도 일부를 채운다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 교대로 적층되는 복수의 절연 패턴 및 복수의 게이트 전극을 포함하는 몰드 구조체로, 각각의 게이트 전극은 차례로 적층되는 제1 내지 제3 부분을 포함하는 몰드 구조체, 몰드 구조체를 관통하여 기판과 접속되는 반도체 패턴, 및 제1 부분과 반도체 패턴 사이에 배치되는 제1 전하 저장막, 및 제3 부분과 반도체 패턴 사이에 배치되는 제2 전하 저장막을 포함하고, 제1 부분의 측면 및 제3 부분의 측면은 제2 부분의 측면보다 인입된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 차례로 적층되는 제1 절연 패턴, 게이트 전극 및 제2 절연 패턴을 포함하는 몰드 구조체, 몰드 구조체를 관통하여 기판과 접속되는 반도체 패턴, 및 게이트 전극과 반도체 패턴 사이에, 서로 이격되는 제1 전하 저장막 및 제2 전하 저장막을 포함하고, 게이트 전극은, 제1 절연 패턴의 측면보다 인입되는 제1 리세스와, 제2 절연 패턴의 측면보다 인입되는 제2 리세스를 포함하고, 제1 전하 저장막은 제1 리세스의 적어도 일부를 채우고, 제2 전하 저장막은 제2 리세스의 적어도 일부를 채운다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 교대로 적층되는 복수의 절연막 및 복수의 희생막을 형성하되, 각각의 희생막은 차례로 적층되는 제1 내지 제3 희생막을 포함하고, 복수의 절연막 및 복수의 희생막을 관통하여 기판을 노출시키는 채널 홀을 형성하고, 채널 홀에 의해 노출되는 제1 및 제3 희생막에 대하여 식각 선택비를 갖는 리세스 공정을 수행하여, 제1 희생막 내의 제1 리세스 및 제3 희생막 내의 제2 리세스를 형성하고, 제1 리세스의 적어도 일부를 채우는 제1 전하 저장막 및 제2 리세스의 적어도 일부를 채우는 제2 전하 저장막을 형성하고, 제1 및 제2 전하 저장막 상에, 채널 홀의 적어도 일부를 채우며 기판과 접속되는 반도체 패턴을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 회로도이다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 3은 도 2의 A-A를 따라 절단하여 도시한 단면도이다.
도 4는 도 3의 R1 영역을 확대하여 도시한 확대도이다.
도 5a 및 도 5b는 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치의 예시적인 동작을 설명하기 위한 도면들이다.
도 6a 내지 도 6d는 도 3의 R1 영역을 확대하여 도시한 다양한 확대도들이다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 8은 도 7의 R2 영역을 확대하여 도시한 확대도이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 10 내지 도 23은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 24 내지 도 28은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 9를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 회로도이다.
도 1을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는 공통 소오스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함할 수 있다.
복수의 비트 라인(BL)들은 2차원적으로 배열될 수 있다. 예를 들어, 각각의 비트 라인(BL)은 서로 이격되어 제1 방향(X)으로 연장될 수 있다. 각각의 비트 라인(BL)에는 복수의 셀 스트링(CSTR)들이 병렬로 연결될 수 있다. 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인(BL)들과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링(CSTR)들이 배치될 수 있다.
몇몇 실시예에서, 복수의 공통 소오스 라인(CSL)들이 2차원적으로 배열될 수 있다. 예를 들어, 각각의 공통 소오스 라인(CSL)은 서로 이격되어 제2 방향(Y)으로 연장될 수 있다. 공통 소오스 라인(CSL)들에는 전기적으로 동일한 전압이 인가될 수도 있고, 또는 서로 다른 전압이 인가되어 별개로 제어될 수도 있다.
각각의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST), 비트 라인(BL)에 접속되는 스트링 선택 트랜지스터(SST), 및 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)들을 포함할 수 있다. 각각의 메모리 셀 트랜지스터(MCT)는 데이터 저장 소자(data storage element)를 포함할 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터(MCT)들은 예를 들어, 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 그라운드 선택 트랜지스터(GST)의 소오스에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 비트 라인(BL) 사이에는 그라운드 선택 라인(GSL), 복수의 워드 라인(WL0-WLn)들 및 스트링 선택 라인(SSL)이 배치될 수 있다. 그라운드 선택 라인(GSL)은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 이용될 수 있고, 복수의 워드 라인(WL0-WLn)들은 메모리 셀 트랜지스터(MCT)들의 게이트 전극으로 이용될 수 있고, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 이용될 수 있다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 3은 도 2의 A-A를 따라 절단하여 도시한 단면도이다.
도 2 및 도 3을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는 기판(100), 몰드 구조체(MS), 복수의 채널 구조체(CS)들 및 복수의 비트 라인(BL)들을 포함한다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 기판(100)은 실리콘-온-인슐레이터(SOI; Silicon-On-Insulator) 기판 혹은 게르마늄-온-인슐레이터(GOI; Germanium-On-Insulator) 기판 등을 포함할 수도 있다.
몰드 구조체(MS)는 기판(100) 상에 형성될 수 있다. 몰드 구조체(MS)는 기판(100) 상에 적층되는 복수의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들 및 복수의 절연 패턴(125)들을 포함할 수 있다. 예를 들어, 각각의 게이트 전극(GSL, WL1, WL2~WLn, SSL) 및 각각의 절연 패턴(125)은 제1 방향(X) 및 제2 방향(Y)으로 연장되는 층상 구조일 수 있다.
각각의 게이트 전극(GSL, WL1, WL2~WLn, SSL)은 각각의 절연 패턴(125)과 교대로 적층될 수 있다. 예를 들어, 복수의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들은 제3 방향(Z)을 따라 서로 이격되며 순차적으로 적층될 수 있다. 이 때, 각각의 절연 패턴(125)은 복수의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들 사이에 개재될 수 있다. 즉, 복수의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들은 각각의 절연 패턴(125)에 의해 전기적으로 서로 이격될 수 있다.
도 3에서, 복수의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들은 서로 동일한 두께를 갖는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 복수의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들은 서로 다른 두께를 가질 수도 있다.
몇몇 실시예에서, 복수의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들은 그라운드 선택 라인(GSL), 복수의 워드 라인(WL1, WL2~WLn)들 및 스트링 선택 라인(SSL)을 포함할 수 있다. 그라운드 선택 라인(GSL), 복수의 워드 라인(WL1, WL2~WLn)들 및 스트링 선택 라인(SSL)은 기판(100) 상에 순차적으로 적층될 수 있다.
도 3에서, 그라운드 선택 라인(GSL)과 스트링 선택 라인(SSL) 사이에 4개의 워드 라인만을 간략하게 도시하였으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 그라운드 선택 라인(GSL)과 스트링 선택 라인(SSL) 사이에 8개, 16개, 32개, 64개 또는 그 이상의 워드 라인들이 적층될 수 있음은 물론이다.
각각의 게이트 전극(GSL, WL1, WL2~WLn, SSL)은 도전성 물질을 포함할 수 있다. 예를 들어, 각각의 게이트 전극(GSL, WL1, WL2~WLn, SSL)은 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
각각의 절연 패턴(125)은 절연성 물질을 포함할 수 있다. 예를 들어, 각각의 절연 패턴(125)은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 몰드 구조체(MS)는 워드 라인 절단 영역(WLC)에 의해 분리될 수 있다. 예를 들어, 워드 라인 절단 영역(WLC)은 제2 방향(Y)으로 연장되어 몰드 구조체(MS)를 절단할 수 있다.
몇몇 실시예에서, 워드 라인 절단 영역(WLC) 내에 분리 구조체(150)가 형성될 수 있다. 도 3에 도시된 것처럼, 분리 구조체(150)는 몰드 구조체(MS)를 관통하여 기판(100)까지 연장될 수 있다. 이에 따라, 분리 구조체(150)는 제2 방향(Y)으로 연장되며 몰드 구조체(MS)를 절단할 수 있다. 몇몇 실시예에서, 분리 구조체(150)는 플러그 패턴(152) 및 스페이서(154)를 포함할 수 있다.
플러그 패턴(152)은 몰드 구조체(MS)를 관통하여 기판(100)과 접속될 수 있다. 몇몇 실시예에서, 플러그 패턴(152)은 몇몇 실시예에 따른 비휘발성 메모리 장치의 공통 소오스 라인(예를 들어, 도 1의 CSL)으로 제공될 수 있다. 예를 들어, 플러그 패턴(152)은 도전성 물질을 포함할 수 있다. 또한, 플러그 패턴(152)은 기판(100) 내의 불순물 영역(105)과 접속될 수 있다. 불순물 영역(105)은 예를 들어, 제2 방향(Y)으로 연장될 수 있다.
스페이서(154)는 플러그 패턴(152)과 몰드 구조체(MS) 사이에 개재될 수 있다. 예를 들어, 스페이서(154)는 플러그 패턴(152)의 측면을 따라 연장될 수 있다. 스페이서(154)는 절연성 물질을 포함할 수 있다. 즉, 스페이서(154)는 몰드 구조체(MS)의 복수의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들로부터 플러그 패턴(152)을 전기적으로 이격시킬 수 있다.
복수의 채널 구조체(CS)들은 몰드 구조체(MS)를 관통하여 기판(100)과 접속될 수 있다. 또한, 복수의 채널 구조체(CS)들은 복수의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들과 교차하는 방향으로 연장될 수 있다. 예를 들어, 각각의 채널 구조체(CS)는 제3 방향(Z)으로 연장되는 필러(pillar) 형상일 수 있다. 각각의 채널 구조체(CS)는 반도체 패턴(120) 및 정보 저장막(140)을 포함할 수 있다.
반도체 패턴(120)은 몰드 구조체(MS)를 관통하여 기판(100)과 접속될 수 있다. 예를 들어, 반도체 패턴(120)은 제3 방향(Z)으로 연장되어 기판(100)과 접속될 수 있다. 도 3에서, 반도체 패턴(120)은 컵(cup) 형상인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 반도체 패턴(120)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다.
반도체 패턴(120)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
정보 저장막(140)은 반도체 패턴(120)과 복수의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들 사이에 개재될 수 있다. 예를 들어, 정보 저장막(140)은 반도체 패턴(120)의 측면을 따라 연장될 수 있다.
정보 저장막(140)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 정보 저장막(140)은 복수의 막을 포함할 수 있다. 예를 들어, 정보 저장막(140)은 반도체 패턴(120) 상에 차례로 적층되는 터널 절연막(142), 전하 저장막(144A, 144B) 및 블로킹 절연막(146)을 포함할 수 있다. 터널 절연막(142)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(144A, 144B)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(146)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
정보 저장막(140)은 각각의 게이트 전극(GSL, WL1, WL2~WLn, SSL) 당 서로 이격되는 2개의 전하 저장막(예를 들어, 제1 전하 저장막(144A) 및 제2 전하 저장막(144B))을 포함할 수 있다. 또한, 2개의 전하 저장막(제1 전하 저장막(144A) 및 제2 전하 저장막(144B))은 각각의 게이트 전극(GSL, WL1, WL2~WLn, SSL)에 매립되는 형태로 형성될 수 있다. 제1 전하 저장막(144A) 및 제2 전하 저장막(144B)에 관하여는, 도 4에 관한 설명에서 보다 구체적으로 후술한다.
몇몇 실시예에서, 각각의 채널 구조체(CS)는 충진 절연 패턴(130)을 더 포함할 수 있다. 충진 절연 패턴(130)은 컵 형상인 반도체 패턴(120)의 내부를 채우도록 형성될 수 있다. 예를 들어, 반도체 패턴(120)은 충진 절연 패턴(130)의 측면 및 바닥면을 따라 컨포멀하게(conformally) 연장될 수 있다. 충진 절연 패턴(130)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 각각의 채널 구조체(CS)는 채널 패드(160)를 더 포함할 수 있다. 채널 패드(160)는 반도체 패턴(120)의 상부와 접속되도록 형성될 수 있다. 예를 들어, 채널 패드(160)는 몰드 구조체(MS) 상에 형성되는 제1 층간 절연막(210) 내에 형성될 수 있다.
도 3에서, 채널 패드(160)는 반도체 패턴(120)의 상면 상에 형성되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 반도체 패턴(120)의 상부는 채널 패드(160)의 측면을 따라 연장되도록 형성될 수도 있다. 채널 패드(160)는 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 비트 라인(BL)들은 복수의 채널 구조체(CS)들과 접속될 수 있다. 예를 들어, 각각의 비트 라인(BL)은 비트 라인 콘택(170)을 통해 각각의 채널 구조체(CS)와 접속될 수 있다. 비트 라인 콘택(170)은 예를 들어, 몰드 구조체(MS) 상의 제2 층간 절연막(310)을 관통하여 채널 구조체(CS)와 비트 라인(BL)을 전기적으로 연결할 수 있다.
몇몇 실시예에서, 복수의 비트 라인(BL)은 워드 라인 절단 영역(WLC)과 교차하는 방향을 따라 나란히 연장될 수 있다. 예를 들어, 각각의 비트 라인(BL)은 제1 방향(X)으로 연장될 수 있다.
도 4는 도 3의 R1 영역을 확대하여 도시한 확대도이다. 참고적으로, 도 4는 복수의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들 중 하나의 워드 라인(예를 들어, 제1 워드 라인(WL1))만을 도시하고 있으나, 제1 전하 저장막(144A) 및 제2 전하 저장막(144B)은 다른 게이트 전극(GSL, WL2~WLn, SSL)들에 대해서도 유사하게 형성될 수 있음은 물론이다.
도 4를 참조하면, 각각의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들은 기판(100) 상에 차례로 적층되는 제1 내지 제3 부분(10, 20, 30)을 포함할 수 있다.
몇몇 실시예에서, 제1 부분(10)의 측면 및 제3 부분(30)의 측면은 제2 부분(20)의 측면보다 인입될 수 있다. 예를 들어, 제1 부분(10)은 제2 부분(20)의 측면보다 인입되는 제1 리세스(10R)를 포함할 수 있고, 제3 부분(30)은 제2 부분(20)의 측면보다 인입되는 제2 리세스(30R)를 포함할 수 있다. 제1 부분(10)과 제3 부분(30) 사이에 제2 부분(20)이 개재될 수 있으므로, 제1 리세스(10R) 및 제2 리세스(30R)는 제2 부분(20)을 사이에 두고 서로 이격될 수 있다.
제1 전하 저장막(144A)은 제1 부분(10)과 반도체 패턴(120) 사이에 개재될 수 있고, 제2 전하 저장막(144B)은 제3 부분(30)과 반도체 패턴(120) 사이에 개재될 수 있다. 이 때, 제1 전하 저장막(144A)은 제1 리세스(10R)의 적어도 일부를 채울 수 있고, 제2 전하 저장막(144B)은 제2 리세스(30R)의 적어도 일부를 채울 수 있다. 이에 따라, 제1 워드 라인(WL1)에 대응되는 2개의 전하 저장막(예를 들어, 제1 전하 저장막(144A) 및 제2 전하 저장막(144B))이 제1 워드 라인(WL1)에 매립되는 형태로 형성될 수 있다.
제1 전하 저장막(144A) 및 제2 전하 저장막(144B)은 서로 동일한 크기로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 전하 저장막(144A) 및 제2 전하 저장막(144B)은 서로 다른 크기로 형성될 수도 있다.
각각의 게이트 전극(GSL, WL1, WL2~WLn, SSL)은 각각의 절연 패턴(125)과 교대로 적층될 수 있으므로, 제1 워드 라인(WL1)은 절연 패턴(110)들 사이에 개재될 수 있다. 예를 들어, 제1 워드 라인(WL1)은 제1 절연 패턴(110A)과 제2 절연 패턴(110B) 사이에 개재될 수 있다. 제1 절연 패턴(110A), 제1 워드 라인(WL1) 및 제2 절연 패턴(110B)은 기판(100) 상에 차례로 적층될 수 있다.
몇몇 실시예에서, 제1 전하 저장막(144A) 및 제2 전하 저장막(144B)은 절연 패턴(110)들에 인접할 수 있다. 예를 들어, 제1 리세스(10R)는 제1 절연 패턴(110A)에 인접할 수 있다. 또한, 예를 들어, 제2 리세스(30R)는 제2 절연 패턴(110B)에 인접할 수 있다. 이에 따라, 제1 전하 저장막(144A)은 제1 절연 패턴(110A)에 인접할 수 있고, 제2 전하 저장막(144B)은 제2 절연 패턴(110B)에 인접할 수 있다.
몇몇 실시예에서, 제1 리세스(10R)는 제1 절연 패턴(110A)의 측면보다 인입될 수 있다. 또한, 몇몇 실시예에서, 제2 리세스(30R)는 제2 절연 패턴(110B)의 측면보다 인입될 수 있다.
몇몇 실시예에서, 제1 전하 저장막(144A)과 각각의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들 사이 및 제2 전하 저장막(144B)과 각각의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들 사이에 블로킹 절연막(146)이 개재될 수 있다. 예를 들어, 블로킹 절연막(146)은 제1 리세스(10R) 및 제2 리세스(30R)의 프로파일을 따라 연장될 수 있다. 제1 전하 저장막(144A)은 제1 리세스(10R)의 프로파일을 따라 연장되는 블로킹 절연막(146) 상에 배치될 수 있고, 제2 전하 저장막(144B)은 제2 리세스(30R)의 프로파일을 따라 연장되는 블로킹 절연막(146) 상에 배치될 수 있다.
몇몇 실시예에서, 블로킹 절연막(146)은 복수의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들의 측면 및 복수의 절연 패턴(110)들의 측면을 따라 연속적으로 연장될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 블로킹 절연막(146)은 제1 절연 패턴(110A)의 측면, 제1 워드 라인(WL1)의 측면 및 제2 절연 패턴(110B)의 측면의 프로파일을 따라 연속적으로 연장될 수 있다.
몇몇 실시예에서, 블로킹 절연막(146)은 제1 부분(10)의 측면(예를 들어, 제1 리세스(10R)), 제2 부분(20)의 측면 및 제3 부분(30)의 측면(예를 들어, 제2 리세스(30R))의 프로파일을 따라 연속적으로 연장될 수 있다. 또한, 제1 전하 저장막(144A)은 제1 리세스(10R)의 프로파일을 따라 연장되는 블로킹 절연막(146) 상에만 형성될 수 있고, 제2 전하 저장막(144B)은 제2 리세스(30R)의 프로파일을 따라 연장되는 블로킹 절연막(146) 상에만 형성될 수 있다. 이에 따라, 제1 전하 저장막(144A)과 제2 전하 저장막(144B)은 블로킹 절연막(146)에 의해 제3 방향(Z)에서 서로 전기적으로 이격될 수 있다.
몇몇 실시예에서, 제1 전하 저장막(144A)과 반도체 패턴(120) 사이 및 제2 전하 저장막(144B)과 반도체 패턴(120) 사이에 터널 절연막(142)이 개재될 수 있다. 예를 들어, 터널 절연막(142)은 제1 전하 저장막(144A)의 측면, 제2 전하 저장막(144B)의 제2 측면 및 블로킹 절연막(146)의 측면을 따라 연장될 수 있다. 몇몇 실시예에서, 터널 절연막(142)은 제1 절연 패턴(110A) 상의 블로킹 절연막(146), 제1 전하 저장막(144A), 제2 부분(20) 상의 블로킹 절연막(146), 제2 전하 저장막(144B) 및 제2 절연 패턴(110B) 상의 블로킹 절연막(146)의 프로파일을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 부분(10)의 측면 및/또는 제3 부분(30)의 측면은 오목한 형상을 가질 수 있다. 예를 들어, 제1 리세스(10R) 및/또는 제2 리세스(30R)는 반도체 패턴(120)을 향하여 오목하게 형성될 수 있다. 본 명세서에서, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 예를 들어, 도 4에서, 제1 리세스(10R)와 제2 리세스(30R)가 모두 오목한 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 리세스(10R) 및 제2 리세스(30R) 중 하나만이 오목하게 형성될 수도 있다.
몇몇 실시예에서, 각각의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들과 대향되는 제1 전하 저장막(144A)의 측면 및/또는 제2 전하 저장막(144B)의 측면은 볼록한 형상을 가질 수 있다. 예를 들어, 블로킹 절연막(146)은 제1 리세스(10R)의 프로파일을 따라 연장될 수 있고, 제1 전하 저장막(144A)은 블로킹 절연막(146) 상에 형성되어 제1 리세스(10R)를 채울 수 있다. 이에 따라, 도 4에 도시된 것처럼, 제1 전하 저장막(144A)은 제1 워드 라인(WL1)을 향하여 볼록한 제1 표면(144S1)을 포함할 수 있다.
몇몇 실시예에서, 반도체 패턴(120)과 대향되는 제1 전하 저장막(144A)의 측면 및/또는 제2 전하 저장막(144B)의 측면은 반도체 패턴(120)의 측면과 나란한 형상을 가질 수 있다. 예를 들어, 제1 전하 저장막(144A)은, 블로킹 절연막(146)에 의해 형성되는 제1 리세스(10R) 내의 트렌치를 완전히 채울 수 있다. 이에 따라, 도 4에 도시된 것처럼, 제1 전하 저장막(144A)은 반도체 패턴(120)의 측면과 나란한 제2 표면(144S2)을 포함할 수 있다.
도 5a 및 도 5b는 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치의 예시적인 동작을 설명하기 위한 도면들이다.
상술한 것처럼, 몇몇 실시예에 따른 비휘발성 메모리 장치는, 각각의 워드 라인(WL1, WL2~WLn) 당 서로 이격되는 제1 전하 저장막(144A) 및 제2 전하 저장막(144B)을 포함할 수 있다. 이 때, 제1 전하 저장막(144A) 및 제2 전하 저장막(144B)은 각각 독립적으로 전하를 저장할 수 있다.
예를 들어, 도 5a를 참조하면, 제1 워드 라인(WL1)에 게이트 전압(VG)이 인가될 수 있다. 게이트 전압(VG)은 예를 들어, 양의 전압일 수 있다. 또한, 반도체 패턴(120)의 상부에 제1 전압(VS)이 인가될 수 있고, 반도체 패턴(120)의 하부에 제1 전압(VS)과 다른 제2 전압(VD)이 인가될 수 있다. 일례로, 제1 전압(VS)은 그라운드 전압일 수 있고, 제2 전압(VD)은 양의 전압일 수 있다. 이러한 경우에, 반도체 패턴(120)의 상부로부터 제공되는 전하(전자)는 제1 전하 저장막(144A)에 선택적으로 트랩될 수 있다.
또한, 예를 들어, 도 5b를 참조하면, 제1 워드 라인(WL1)에 게이트 전압(VG)이 인가될 수 있다. 게이트 전압(VG)은 예를 들어, 양의 전압일 수 있다. 또한, 반도체 패턴(120)의 하부에 제1 전압(VS)이 인가될 수 있고, 반도체 패턴(120)의 상부에 제1 전압(VS)과 다른 제2 전압(VD)이 인가될 수 있다. 일례로, 제1 전압(VS)은 그라운드 전압일 수 있고, 제2 전압(VD)은 양의 전압일 수 있다. 이러한 경우에, 반도체 패턴(120)의 하부로부터 제공되는 전하(전자)는 제2 전하 저장막(144B)에 선택적으로 트랩될 수 있다.
이에 따라, 몇몇 실시예에 따른 비휘발성 메모리 장치는 각각의 워드 라인(WL1, WL2~WLn) 당 2개의 데이터 저장 소자(data storage element)를 구현할 수 있다. 이에 따라, 집적도가 향상된 비휘발성 메모리 장치가 제공될 수 있다.
도 6a 내지 도 6d는 도 3의 R1 영역을 확대하여 도시한 다양한 확대도들이다. 설명의 편의를 위해, 도 1 내지 도 5b를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6a를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 반도체 패턴(120)과 대향되는 제1 전하 저장막(144A)의 측면 및/또는 제2 전하 저장막(144B)의 측면은 오목한 형상을 갖는다.
예를 들어, 제1 전하 저장막(144A)의 제2 표면(144S2)은 반도체 패턴(120)을 향하여 오목할 수 있다. 몇몇 실시예에서, 제1 전하 저장막(144A)은 블로킹 절연막(146)에 의해 형성되는 제1 리세스(10R) 내의 트렌치를 완전히 채우지 못할 수 있다. 예를 들어, 제1 전하 저장막(144A)의 제2 표면(144S2)은, 반도체 패턴(120)과 대향되는 블로킹 절연막(146)의 측면보다 인입될 수 있다.
몇몇 실시예에서, 터널 절연막(142)은 제1 전하 저장막(144A), 제2 전하 저장막(144B) 및 블로킹 절연막(146)의 프로파일을 따라 연장될 수 있다. 이러한 경우에, 터널 절연막(142)의 일부는 제1 전하 저장막(144A) 및 제2 전하 저장막(144B)의 프로파일에 따라 굴곡진 형상을 가질 수도 있다.
몇몇 실시예에서, 반도체 패턴(120)은 터널 절연막(142)의 프로파일을 따라 연장될 수 있다. 이러한 경우에, 반도체 패턴(120)의 일부는 터널 절연막(142)의 프로파일에 따라 굴곡진 형상을 가질 수도 있다.
도 6b를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제1 리세스(10R) 및/또는 제2 리세스(30R)는 절연 패턴(110)들의 일부를 노출시킨다.
예를 들어, 제1 리세스(10R)는 제1 절연 패턴(110A)의 상면의 일부를 노출시킬 수 있다. 블로킹 절연막(146)은 제1 워드 라인(WL1)의 프로파일을 따라 연장될 수 있으므로, 제1 전하 저장막(144A)은 제1 절연 패턴(110A)의 상면과 대향되는 제3 표면(144S3)을 더 포함할 수 있다.
몇몇 실시예에서, 제1 리세스(10R)는 제2 부분(20)의 바닥면의 일부를 노출시킬 수 있다. 블로킹 절연막(146)은 제1 워드 라인(WL1)의 프로파일을 따라 연장될 수 있으므로, 제1 전하 저장막(144A)은 제2 부분(20)의 바닥면과 대향되는 제4 표면(144S4)을 더 포함할 수 있다.
제1 리세스(10R)와 유사하게, 제2 리세스(30R)는 제2 절연 패턴(110B)의 바닥면의 일부를 노출시킬 수 있다. 몇몇 실시예에서, 제2 리세스(30R)는 제2 부분(20)의 상면의 일부를 노출시킬 수 있다.
도 6c를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제1 전하 저장막(144A) 및 제2 전하 저장막(144B)은 서로 다른 폭을 갖는다.
여기서, 폭이란, 기판(100)의 상면과 교차하는 방향으로의 폭을 의미한다. 예를 들어, 제3 방향(Z)에서, 제1 전하 저장막(144A)의 제1 폭(W1)은 제2 전하 저장막(144B)의 제2 폭(W2)과 다를 수 있다.
도 6c에서, 제1 전하 저장막(144A)의 제1 폭(W1)은 제2 전하 저장막(144B)의 제2 폭(W2)보다 큰 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 전하 저장막(144A)의 제1 폭(W1)은 제2 전하 저장막(144B)의 제2 폭(W2)보다 작을 수도 있다.
몇몇 실시예에서, 제1 전하 저장막(144A)의 제1 폭(W1) 및 제2 전하 저장막(144B)의 제2 폭(W2)은 각각의 워드 라인(WL1, WL2~WLn)의 위치에 따라 달라질 수 있다. 일례로, 복수의 워드 라인(WL1, WL2~WLn)들 중 하부에 배치되는 제1 워드 라인(WL1)에 대하여, 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다. 이와 달리, 복수의 워드 라인(WL1, WL2~WLn)들 중 상부에 배치되는 제n 워드 라인(WLn)에 대하여, 제1 폭(W1)은 제2 폭(W2)보다 작을 수 있다.
도 6d를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제1 전하 저장막(144A) 및 제2 전하 저장막(144B)은 서로 다른 깊이를 갖는다.
여기서, 깊이란, 반도체 패턴(120)의 측면과 교차하는 방향으로의 깊이를 의미한다. 예를 들어, 제1 방향(X)에서, 제1 전하 저장막(144A)의 제1 깊이(D1)는 제2 전하 저장막(144B)의 제2 깊이(D2)와 다를 수 있다.
도 6d에서, 제1 전하 저장막(144A)의 제1 깊이(D1)는 제2 전하 저장막(144B)의 제2 깊이(D2)보다 큰 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 전하 저장막(144A)의 제1 깊이(D1)는 제2 전하 저장막(144B)의 제2 깊이(D2)보다 작을 수도 있다.
몇몇 실시예에서, 제1 전하 저장막(144A)의 제1 깊이(D1) 및 제2 전하 저장막(144B)의 제2 깊이(D2)는 각각의 워드 라인(WL1, WL2~WLn)의 위치에 따라 달라질 수 있다. 일례로, 복수의 워드 라인(WL1, WL2~WLn)들 중 하부에 배치되는 제1 워드 라인(WL1)에 대하여, 제1 깊이(D1)는 제2 깊이(D2)보다 클 수 있다. 이와 달리, 복수의 워드 라인(WL1, WL2~WLn)들 중 상부에 배치되는 제n 워드 라인(WLn)에 대하여, 제1 깊이(D1)는 제2 깊이(D2)보다 작을 수 있다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 도 8은 도 7의 R2 영역을 확대하여 도시한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 6d를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7 및 도 8을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 블로킹 절연막(146)은 각각의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들의 표면을 따라 연장된다.
예를 들어, 도 8에 도시된 것처럼, 블로킹 절연막(146)은 제1 워드 라인(WL1)의 바닥면 및 상면을 따라 더 연장될 수 있다. 이에 따라, 블로킹 절연막(146)은 제1 절연 패턴(110A)과 제1 워드 라인(WL1) 사이 및 제2 절연 패턴(110B)과 제1 워드 라인(WL1) 사이에도 개재될 수 있다.
몇몇 실시예에서, 블로킹 절연막(146)은 제1 절연 패턴(110A)의 측면 및 제2 절연 패턴(110B)의 측면을 따라 연장되지 않을 수 있다. 이에 따라, 블로킹 절연막(146)은 제1 절연 패턴(110A)과 터널 절연막(142) 사이 및 제2 절연 패턴(110B)과 터널 절연막(142) 사이에 개재되지 않을 수 있다.
몇몇 실시예에서, 제1 전하 저장막(144A) 및 제2 전하 저장막(144B)은 절연 패턴(110)들과 접촉할 수 있다. 예를 들어, 제1 전하 저장막(144A)은 제1 절연 패턴(110A)과 접촉할 수 있고, 제2 전하 저장막(144B)은 제2 절연 패턴(110B)과 접촉할 수 있다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 6d를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 복수의 채널 구조체(CS)들은 지그재그(zigzag) 형태로 배열될 수 있다.
지그재그 형태로 배열된 복수의 채널 구조체(CS)들은 비휘발성 메모리 장치의 집적도를 보다 향상시킬 수 있다.
이하에서, 도 2 내지 도 6d, 도 7, 도 8, 도 10 내지 도 28을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명한다.
도 10 내지 도 23은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 6d를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10을 참조하면, 기판(100) 상에 복수의 절연 패턴(110)들 및 복수의 희생 패턴(410)들을 형성한다.
각각의 희생 패턴(410)은 각각의 절연 패턴(110)과 교대로 적층될 수 있다. 예를 들어, 복수의 희생 패턴(410)들은 제3 방향(Z)을 따라 서로 이격되며 순차적으로 적층될 수 있다. 이 때, 각각의 절연 패턴(110)은 복수의 희생 패턴(410)들 사이에 개재될 수 있다.
복수의 희생 패턴(410)들은 복수의 절연 패턴(110)들과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 복수의 절연 패턴(110)들이 실리콘 산화물을 포함하는 경우에, 복수의 희생 패턴(410)들은 실리콘 질화물을 포함할 수 있다.
몇몇 실시예에서, 각각의 희생 패턴(410)은 기판(100) 상에 차례로 적층되는 제1 내지 제3 희생막(412, 414, 416)을 포함할 수 있다. 즉, 제2 희생막(414)은 제1 희생막(412)과 제3 희생막(416) 사이에 개재될 수 있다.
몇몇 실시예에서, 제1 희생막(412) 및 제3 희생막(416)은 제2 희생막(414)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 희생막(412, 414, 416)이 실리콘 질화물(SiN)을 포함하는 경우에, 제1 희생막(412) 및 제3 희생막(416)의 질소와 실리콘의 비(N/Si)는 제2 희생막(414)의 질소와 실리콘의 비(N/Si)와 다를 수 있다. 몇몇 실시예에서, 제1 희생막(412) 및 제3 희생막(416)의 질소와 실리콘의 비(N/Si)는 제2 희생막(414)의 질소와 실리콘의 비(N/Si)보다 작을 수 있다.
제1 희생막(412)의 질소와 실리콘의 비(N/Si)와 제3 희생막(416) 질소와 실리콘의 비(N/Si)는 서로 동일할 수도 있고, 서로 다를 수도 있다.
도 11을 참조하면, 복수의 절연 패턴(110)들 및 복수의 희생 패턴(410)들을 관통하는 채널 홀(CH)들을 형성한다.
채널 홀(CH)들은 복수의 절연 패턴(110)들 및 복수의 희생 패턴(410)들을 관통하여 기판(100)의 일부를 노출시키도록 형성될 수 있다.
몇몇 실시예에서, 채널 홀(CH)들은 테이퍼진(tapered) 형상을 가질 수 있다. 예를 들어, 각각의 채널 홀(CH)의 폭은 기판(100)에 가까워질수록 좁아질 수 있다. 이러한 채널 홀(CH)의 형상은 채널 홀(CH)을 형성하기 위한 식각 공정의 특성에 기인할 수 있으나, 이에 제한되는 것은 아니다.
도 12 및 도 13을 참조하면, 제1 희생막(412) 및 제3 희생막(416)에 대한 리세스 공정을 수행한다. 참고적으로, 도 13은 도 12의 R3 영역을 확대하여 도시한 확대도이다.
상기 리세스 공정은 제1 희생막(412) 및 제3 희생막(416)에 대하여 식각 선택비를 가질 수 있다. 예를 들어, 상기 리세스 공정은 채널 홀(CH)에 의해 노출된 제1 희생막(412)의 일부 및 제3 희생막(416)의 일부를 선택적으로 식각할 수 있다. 반면에, 제2 희생막(414) 및 복수의 절연 패턴(110)들은 상기 리세스 공정에 의해 거의 식각되지 않을 수 있다.
이에 따라, 제1 희생막(412)의 측면 및 제3 희생막(416)의 측면은 제2 희생막(414)의 측면보다 인입될 수 있다. 즉, 제1 희생막(412) 내에 제1 리세스(10R)가 형성될 수 있고, 제3 희생막(416) 내에 제2 리세스(30R)가 형성될 수 있다.
제1 리세스(10R)의 폭 및 제2 리세스(30R)의 폭은 서로 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 리세스(10R)의 제3 폭(W11) 및 제2 리세스(30R)의 제4 폭(W12)은 서로 동일할 수도 있고, 서로 다를 수도 있다. 일례로, 제1 희생막(412)의 두께가 제3 희생막(416)의 두께보다 큰 경우에, 제3 폭(W11)은 제4 폭(W12)보다 클 수 있다.
또한, 제1 리세스(10R)의 깊이 및 제2 리세스(30R)의 깊이는 서로 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 리세스(10R)의 제3 깊이(D11) 및 제2 리세스(30R)의 제4 깊이(D12)는 서로 동일할 수도 있고, 서로 다를 수도 있다. 일례로, 제1 희생막(412)의 질소와 실리콘의 비(N/Si)가 제3 희생막(416)의 질소와 실리콘의 비(N/Si)보다 작은 경우에, 제3 깊이(D11)는 제4 깊이(D12)보다 클 수 있다.
도 14 및 도 15를 참조하면, 각각의 채널 홀(CH) 내에 블로킹 절연막(146) 및 예비 전하 저장막(144)을 차례로 형성한다. 참고적으로, 도 15는 도 14의 R4 영역을 확대하여 도시한 확대도이다.
먼저, 채널 홀(CH)의 프로파일을 따라 연장되는 블로킹 절연막(146)이 형성될 수 있다. 블로킹 절연막(146)은 복수의 희생 패턴(410)들의 측면 및 복수의 절연 패턴(110)들의 측면을 따라 연장될 수 있다. 예를 들어, 도 15에 도시된 것처럼, 블로킹 절연막(146)은 제1 절연 패턴(110A)의 측면, 희생 패턴(410)의 측면 및 제2 절연 패턴(110B)의 측면의 프로파일을 따라 연속적으로 연장될 수 있다.
이어서, 블로킹 절연막(146) 상에 예비 전하 저장막(144)이 형성될 수 있다. 예비 전하 저장막(144)은 블로킹 절연막(146)의 프로파일을 따라 연장될 수 있다. 몇몇 실시예에서, 예비 전하 저장막(144)은 제1 리세스(10R) 및 제2 리세스(30R)를 채우도록 형성될 수 있다.
도 16 및 도 17을 참조하면, 예비 전하 저장막(144)에 대한 에치백 공정을 수행한다. 참고적으로, 도 17은 도 16의 R5 영역을 확대하여 도시한 확대도이다.
몇몇 실시예에서, 상기 에치백 공정은 블로킹 절연막(146)의 측면이 노출될 때까지 수행될 수 있다. 이에 따라, 각각의 희생 패턴(410) 당 서로 이격되는 2개의 전하 저장막(예를 들어, 제1 전하 저장막(144A) 및 제2 전하 저장막(144B))이 형성될 수 있다.
또한, 2개의 전하 저장막(제1 전하 저장막(144A) 및 제2 전하 저장막(144B))은 각각의 희생 패턴(410)에 매립되는 형태로 형성될 수 있다. 예를 들어, 도 17에 도시된 것처럼, 제1 전하 저장막(144A)은 제1 리세스(10R)의 적어도 일부를 채울 수 있고, 제2 전하 저장막(144B)은 제2 리세스(30R)의 적어도 일부를 채울 수 있다.
제1 전하 저장막(144A)의 폭 및 제2 전하 저장막(144B)의 폭은 서로 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 전하 저장막(144A)의 제1 폭(W1) 및 제2 전하 저장막(144B)의 제2 폭(W2)은 서로 동일할 수도 있고, 서로 다를 수도 있다. 일례로, 제1 희생막(412)의 두께가 제3 희생막(416)의 두께보다 큰 경우에, 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다.
또한, 제1 전하 저장막(144A)의 깊이 및 제2 전하 저장막(144B)의 깊이는 서로 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 전하 저장막(144A)의 제1 깊이(D1) 및 제2 전하 저장막(144B)의 제2 깊이(D2)는 서로 동일할 수도 있고, 서로 다를 수도 있다. 일례로, 제1 희생막(412)의 질소와 실리콘의 비(N/Si)가 제3 희생막(416)의 질소와 실리콘의 비(N/Si)보다 작은 경우에, 제1 깊이(D1)는 제2 깊이(D2)보다 클 수 있다.
도 18 및 도 19를 참조하면, 복수의 채널 구조체(CS)들을 형성한다. 참고적으로, 도 19는 도 18의 R6 영역을 확대하여 도시한 확대도이다.
예를 들어, 각각의 채널 홀(CH) 내에 터널 절연막(142) 및 반도체 패턴(120)이 차례로 형성될 수 있다. 터널 절연막(142)은 예를 들어, 제1 전하 저장막(144A)의 측면, 제2 전하 저장막(144B)의 제2 측면 및 블로킹 절연막(146)의 측면을 따라 연장될 수 있다. 반도체 패턴(120)은 예를 들어, 제3 방향(Z)으로 연장되어 기판(100)과 접속될 수 있다. 이에 따라, 복수의 절연 패턴(110)들 및 복수의 희생 패턴(410)들을 관통하여 기판(100)과 접속되는 복수의 채널 구조체(CS)들이 형성될 수 있다.
몇몇 실시예에서, 반도체 패턴(120) 상에 충진 절연 패턴(130)을 더 형성할 수 있다. 충진 절연 패턴(130)은 예를 들어, 컵 형상인 반도체 패턴(120)의 내부를 채우도록 형성될 수 있다.
몇몇 실시예에서, 반도체 패턴(120) 상부와 접속되는 채널 패드(160)를 더 형성할 수 있다. 채널 패드(160)는 예를 들어, 복수의 절연 패턴(110)들 및 복수의 희생 패턴(410)들 상에 형성되는 제1 층간 절연막(210) 내에 형성될 수 있다.
도 20을 참조하면, 복수의 절연 패턴(110)들 및 복수의 희생 패턴(410)들 내에 워드 라인 절단 영역(WLC)을 형성한다.
워드 라인 절단 영역(WLC)은 복수의 절연 패턴(110)들 및 복수의 희생 패턴(410)들을 관통하여 기판(100)을 노출시키도록 형성될 수 있다. 이에 따라, 워드 라인 절단 영역(WLC)은 복수의 절연 패턴(110)들 및 복수의 희생 패턴(410)들을 절단할 수 있다.
몇몇 실시에에서, 워드 라인 절단 영역(WLC)은 각각 제2 방향(Y)으로 연장되도록 형성될 수 있다. 몇몇 실시예에서, 워드 라인 절단 영역(WLC)에 의해 노출되는 기판(100) 내에 불순물 영역(105)이 형성될 수 있다.
도 21을 참조하면, 워드 라인 절단 영역(WLC)에 의해 노출되는 복수의 희생 패턴(410)들을 제거한다.
복수의 희생 패턴(410)들을 제거하는 것은, 예를 들어, 이방성 식각 공정에 의해 수행될 수 있다. 이에 따라, 몇몇 실시예에서, 블로킹 절연막(146)의 측면의 일부가 노출될 수 있다.
도 22를 참조하면, 복수의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들을 형성한다.
복수의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들은, 복수의 희생 패턴(410)들이 제거된 영역 내에 형성될 수 있다. 즉, 복수의 희생 패턴(410)들은 복수의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들로 대체될 수 있다. 또한, 기판(100) 상에, 복수의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들 및 복수의 절연 패턴(125)들을 포함하는 몰드 구조체(MS)가 형성될 수 있다.
도 23을 참조하면, 워드 라인 절단 영역(WLC) 내에 분리 구조체(150)를 형성한다.
예를 들어, 워드 라인 절단 영역(WLC)의 프로파일을 따라 연장되는 스페이서(154)가 형성될 수 있다. 이어서, 스페이서(154) 상에, 워드 라인 절단 영역(WLC)을 채우는 플러그 패턴(152)이 형성될 수 있다. 플러그 패턴(152)은 몰드 구조체(MS)를 관통하여 불순물 영역(105)과 접속되도록 형성될 수 있다.
이어서, 도 3을 참조하면, 몰드 구조체(MS) 상에 복수의 비트 라인(BL)들을 형성한다.
복수의 비트 라인(BL)들은 복수의 채널 구조체(CS)들과 접속되도록 형성될 수 있다. 예를 들어, 몰드 구조체(MS) 상에 제2 층간 절연막(310)이 형성될 수 있다. 이어서, 제2 층간 절연막(310)을 관통하여 채널 구조체(CS)와 비트 라인(BL)을 전기적으로 연결하는 비트 라인 콘택(170)이 형성될 수 있다.
이에 따라, 워드 라인 당 2개의 전하 저장막을 형성하여 집적도가 향상된 비휘발성 메모리 장치의 제조 방법이 제공될 수 있다.
도 24 내지 도 28은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 23을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 24는 도 12 이후의 단계를 설명하기 위한 도면이다.
도 24를 참조하면, 제1 리세스(10R) 내에 제1 전하 저장막(144A)을 형성하고, 제2 리세스(30R) 내에 제2 전하 저장막(144B)을 형성한다.
몇몇 실시예에서, 제1 전하 저장막(144A) 및 제2 전하 저장막(144B)은 각각의 희생 패턴(410)과 접촉하도록 형성될 수 있다. 제1 전하 저장막(144A) 및 제2 전하 저장막(144B)을 형성하는 것은, 도 14 내지 도 17을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 25를 참조하면, 각각의 채널 홀(CH) 내에 터널 절연막(142) 및 반도체 패턴(120)을 형성한다.
몇몇 실시예에서, 반도체 패턴(120) 상에 충진 절연 패턴(130)을 더 형성할 수 있다. 몇몇 실시예에서, 반도체 패턴(120) 상부와 접속되는 채널 패드(160)를 더 형성할 수 있다.
터널 절연막(142), 반도체 패턴(120), 충진 절연 패턴(130) 및 채널 패드(160)를 형성하는 것은, 도 18 및 도 19를 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 26을 참조하면, 복수의 절연 패턴(110)들 및 복수의 희생 패턴(410)들 내에 워드 라인 절단 영역(WLC)을 형성한다.
워드 라인 절단 영역(WLC)을 형성하는 것은, 도 20을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 27을 참조하면, 워드 라인 절단 영역(WLC)에 의해 노출되는 복수의 희생 패턴(410)들을 제거한다.
이에 따라, 제1 전하 저장막(144A) 및 제2 전하 저장막(144B)이 노출될 수 있다. 복수의 희생 패턴(410)들을 제거하는 것은, 도 21을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 28을 참조하면, 블로킹 절연막(146) 및 복수의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들을 형성한다.
블로킹 절연막(146)은 복수의 희생 패턴(410)들이 제거된 영역 내에 형성될 수 있다. 예를 들어, 블로킹 절연막(146)은 복수의 희생 패턴(410)들, 제1 전하 저장막(144A) 및 제2 전하 저장막(144B)의 프로파일을 따라 연장될 수 있다.
이어서, 블로킹 절연막(146) 상에 복수의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들이 형성될 수 있다. 복수의 게이트 전극(GSL, WL1, WL2~WLn, SSL)들은 복수의 희생 패턴(410)들이 제거된 영역을 채우도록 형서될 수 있다. 이에 따라, 블로킹 절연막(146)은 절연 패턴(110)과 각각의 게이트 전극(GSL, WL1, WL2~WLn, SSL) 사이에도 개재될 수 있다.
이어서, 도 7 및 도 8을 참조하면, 워드 라인 절단 영역(WLC) 내에 분리 구조체(150)를 형성한다. 또한, 몰드 구조체(MS) 상에 복수의 비트 라인(BL)들을 형성한다.
분리 구조체(150) 및 복수의 비트 라인(BL)들을 형성하는 것은, 도 23 및 도 3을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 불순물 영역
110: 절연 패턴 120: 반도체 패턴
130: 충진 절연 패턴 140: 정보 저장막
142: 터널 절연막 144A: 제1 전하 저장막
144B: 제2 전하 저장막 146: 블로킹 절연막
150: 분리 구조체 152: 플러그 패턴
154: 스페이서 160: 채널 패드
210: 제1 층간 절연막 310: 제2 층간 절연막
320: 비트 라인 콘택
CS: 채널 구조체 GSL: 그라운드 선택 라인
MS: 몰드 구조체 SSL: 스트링 선택 라인
WL1, WL2~WLn: 워드 라인 WLC: 워드 라인 절단 영역

Claims (20)

  1. 기판 상에 교대로 적층되는 복수의 절연 패턴 및 복수의 게이트 전극을 포함하는 몰드 구조체;
    상기 몰드 구조체를 관통하여 상기 기판과 접속되는 반도체 패턴; 및
    각각의 상기 게이트 전극과 상기 반도체 패턴 사이에, 서로 이격되는 제1 전하 저장막 및 제2 전하 저장막을 포함하고,
    각각의 상기 게이트 전극은, 상기 게이트 전극의 측면으로부터 각각 인입되는 제1 리세스 및 제2 리세스를 포함하고,
    상기 제1 전하 저장막은 상기 제1 리세스의 적어도 일부를 채우고, 상기 제2 전하 저장막은 상기 제2 리세스의 적어도 일부를 채우는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 반도체 패턴은 상기 기판의 상면과 교차하는 제1 방향으로 연장되고,
    상기 제1 전하 저장막 및 상기 제2 전하 저장막은 상기 제1 방향에서 서로 이격되는 비휘발성 메모리 장치.
  3. 제 1항에 있어서,
    상기 제1 전하 저장막은, 각각의 상기 게이트 전극과 대향되는 제1 표면을 포함하고,
    상기 제1 표면은 각각의 상기 게이트 전극을 향하여 볼록한 비휘발성 메모리 장치.
  4. 제 3항에 있어서,
    상기 제1 전하 저장막은, 상기 반도체 패턴과 대향되는 제2 표면을 더 포함하고,
    상기 제2 표면은 상기 반도체 패턴의 측면과 나란한 비휘발성 메모리 장치.
  5. 제 3항에 있어서,
    상기 제1 전하 저장막은, 상기 반도체 패턴과 대향되는 제2 표면을 더 포함하고,
    상기 제2 표면은 상기 반도체 패턴의 측면을 향하여 오목한 비휘발성 메모리 장치.
  6. 제 1항에 있어서,
    상기 제1 및 제2 전하 저장막과 각각의 상기 게이트 전극 사이에, 상기 제1 및 제2 리세스의 프로파일을 따라 연장되는 블로킹 절연막을 더 포함하는 비휘발성 메모리 장치.
  7. 제 6항에 있어서,
    상기 제1 및 제2 전하 저장막은 실리콘 질화물을 포함하고, 상기 블로킹 절연막은 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질을 포함하는 비휘발성 메모리 장치.
  8. 제 1항에 있어서,
    상기 제1 및 제2 전하 저장막과 상기 반도체 패턴 사이에, 상기 반도체 패턴의 측면을 따라 연장되는 터널링 절연막을 더 포함하는 비휘발성 메모리 장치.
  9. 제 1항에 있어서,
    상기 기판의 상면과 교차하는 제1 방향에서, 상기 제1 전하 저장막의 폭과 상기 제2 전하 저장막의 폭은 서로 다른 비휘발성 메모리 장치.
  10. 제 1항에 있어서,
    상기 반도체 패턴의 측면과 교차하는 제1 방향에서, 상기 제1 전하 저장막의 깊이와 상기 제2 전하 저장막의 깊이는 서로 다른 비휘발성 메모리 장치.
  11. 제 1항에 있어서,
    상기 제1 전하 저장막 및 상기 제2 전하 저장막은 각각 독립적으로 전하를 저장하는 비휘발성 메모리 장치.
  12. 기판 상에 교대로 적층되는 복수의 절연 패턴 및 복수의 게이트 전극을 포함하는 몰드 구조체로, 각각의 상기 게이트 전극은 차례로 적층되는 제1 내지 제3 부분을 포함하는 몰드 구조체;
    상기 몰드 구조체를 관통하여 상기 기판과 접속되는 반도체 패턴; 및
    상기 제1 부분과 상기 반도체 패턴 사이에 배치되는 제1 전하 저장막; 및
    상기 제3 부분과 상기 반도체 패턴 사이에 배치되는 제2 전하 저장막을 포함하고,
    상기 제1 부분의 측면 및 상기 제3 부분의 측면은 상기 제2 부분의 측면보다 인입되는 비휘발성 메모리 장치.
  13. 제 12항에 있어서,
    상기 반도체 패턴과 대향되는 상기 제1 및 제3 부분의 측면은 각각 오목한 비휘발성 메모리 장치.
  14. 제 12항에 있어서,
    상기 제1 및 제2 전하 저장막과 각각의 상기 게이트 전극 사이에, 상기 제1 내지 제3 부분의 측면의 프로파일을 따라 연장되는 블로킹 절연막을 더 포함하는 비휘발성 메모리 장치.
  15. 제 14항에 있어서,
    상기 블로킹 절연막은 각각의 상기 절연 패턴의 측면을 따라 더 연장되는 비휘발성 메모리 장치.
  16. 제 14항에 있어서,
    상기 블로킹 절연막은 상기 제1 부분의 바닥면 및 상기 제3 부분의 상면을 따라 더 연장되는 비휘발성 메모리 장치.
  17. 기판 상에 차례로 적층되는 제1 절연 패턴, 게이트 전극 및 제2 절연 패턴을 포함하는 몰드 구조체;
    상기 몰드 구조체를 관통하여 상기 기판과 접속되는 반도체 패턴; 및
    상기 게이트 전극과 상기 반도체 패턴 사이에, 서로 이격되는 제1 전하 저장막 및 제2 전하 저장막을 포함하고,
    상기 게이트 전극은, 상기 제1 절연 패턴의 측면보다 인입되는 제1 리세스와, 상기 제2 절연 패턴의 측면보다 인입되는 제2 리세스를 포함하고,
    상기 제1 전하 저장막은 상기 제1 리세스의 적어도 일부를 채우고, 상기 제2 전하 저장막은 상기 제2 리세스의 적어도 일부를 채우는 비휘발성 메모리 장치.
  18. 제 17항에 있어서,
    상기 제1 및 제2 전하 저장막과 각각의 상기 게이트 전극 사이에, 상기 제1 절연 패턴의 측면, 상기 게이트 전극의 측면 및 상기 제2 절연 패턴의 측면의 프로파일을 따라 연장되는 블로킹 절연막을 더 포함하는 비휘발성 메모리 장치.
  19. 제 17항에 있어서,
    상기 제1 리세스는 상기 제1 절연 패턴의 상면의 일부를 노출시키고, 상기 제2 리세스는 상기 제2 절연 패턴의 바닥면의 일부를 노출시키는 비휘발성 메모리 장치.
  20. 기판 상에 교대로 적층되는 복수의 절연막 및 복수의 희생막을 형성하되, 각각의 상기 희생막은 차례로 적층되는 제1 내지 제3 희생막을 포함하고,
    복수의 상기 절연막 및 복수의 상기 희생막을 관통하여 상기 기판을 노출시키는 채널 홀을 형성하고,
    상기 채널 홀에 의해 노출되는 상기 제1 및 제3 희생막에 대하여 식각 선택비를 갖는 리세스 공정을 수행하여, 상기 제1 희생막 내의 제1 리세스 및 상기 제3 희생막 내의 제2 리세스를 형성하고,
    상기 제1 리세스의 적어도 일부를 채우는 제1 전하 저장막 및 상기 제2 리세스의 적어도 일부를 채우는 제2 전하 저장막을 형성하고,
    상기 제1 및 제2 전하 저장막 상에, 상기 채널 홀의 적어도 일부를 채우며 상기 기판과 접속되는 반도체 패턴을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
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