CN111477193A - 移位寄存器及其驱动方法 - Google Patents

Abstract

本发明提供一种移位寄存器及其驱动方法，属于显示技术领域，其可至少部分解决现有的移位寄存器中由于存储电容漏电而导致液晶显示面板显示不良的问题。本发明的一种移位寄存器，用于给栅线提供驱动信号，移位寄存器包括：移位寄存模块，用于根据下拉节点的电平将第一电压端的信号传输至输出端和输出控制端，以及根据上拉节点的电平将第一时钟端的信号传输至输出端和输出控制端；上拉节点控制模块，用于根据第二时钟端的信号将第三电压端的信号传输至上拉节点。

Description

移位寄存器及其驱动方法

技术领域

本发明属于显示技术领域，具体涉及一种移位寄存器及其驱动方法。

背景技术

液晶显示面板一般由阵列分布的像素单元组成，在显示过程中通过栅极驱动电路向像素单元逐行输出栅极扫描信号；具体的，栅极驱动电路由多个级联的移位寄存器GOA形成，每个移位寄存器将栅极扫描信号依次传递给下一级的移位寄存器，使得像素单元中的开关晶体管逐行打开，以完成像素单元的数据信号输入。

如图1a和图1b所示，现有技术中的一种移位寄存器驱动过程中，在输出阶段中，上拉节点PU点为高电位，由且该点位写入存储电容C2中，时钟端CLK(n)为高电平，输出端G-Out输出扫描线号。当该移位寄存器的时钟端CLK(n)变为低电平，输出端G-Out的输出信号需要逐渐衰减，然而，由于与存储电容C2连接的晶体管(如第九晶体管M9、第十四晶体管M14)的沟道比较小，会导致存储电容C2漏电，导致第十晶体管M10打开不充分，从而会导致输出端G-Out的下降时间(Tf)增加，当输出端G-Out的下降时间过大时，会将影响下一行的像素单元的充电，最终导致线液晶显示面板显示不良(如Mura等)。

发明内容

本发明至少部分解决现有的移位寄存器中由于存储电容漏电而导致线液晶显示面板显示不良的问题，提供一种避免由于第二存储电容漏电而导致线液晶显示面板显示不良的移位寄存器。

解决本发明技术问题所采用的技术方案是一种移位寄存器，用于给栅线提供驱动信号，所述移位寄存器包括：

移位寄存模块，用于根据下拉节点的电平将第一电压端的信号传输至输出端和输出控制端，以及根据上拉节点的电平将第一时钟端的信号传输至输出端和输出控制端；

上拉节点控制模块，用于根据第二时钟端的信号将第三电压端的信号传输至上拉节点。

进一步优选的是，所述上拉节点控制模块包括：第一存储电容，其第一极连接第一节点，第二极连接第二节点；充电单元，用于根据输入端的信号将输入端和第二时钟端的信号写入第一存储电容；第一输出单元，用于根据第二时钟端的信号将第三电压端的信号写入上拉节点；第一重置单元，用于根据重置端的信号将第一电压端的信号传输至第一节点和第二节点。

进一步优选的是，所述充电单元包括：第一晶体管，其栅极连接输入端，第一极连接输入端，第二极连接第一节点；第二晶体管，其栅极连接第一节点，第一极连接第二时钟端，第二极连接第二节点。

进一步优选的是，所述第一输出单元包括：第三晶体管，其栅极连接第二时钟端，第一极连接第三电压端；第四晶体管，其栅极连接第二节点，第一极连接第三晶体管的第二极，第二极连接上拉节点。

进一步优选的是，所述第一重置单元包括：第五晶体管，其栅极连接重置端，第一极连接第一节点，第二极连接第一电压端；第六晶体管，其栅极连接下拉节点，第一极连接第一节点，第二极连接第一电压端；第七晶体管，其栅极连接下拉节点，第一极连接第二节点，第二极连接第一电压端。

进一步优选的是，所述移位寄存模块包括：第二存储电容，其第一极连接上拉节点，第二极连接输出端；输入重置单元，用于根据输入端和重置端的信号将输入端或第一电压端的信号写入上拉节点；第二输出单元，用于根据上拉节点的电平将第一时钟端的信号传输至输出端和输出控制端；下拉控制单元，用于根据上拉节点的电平将第一电压端或者第二电压端的信号写入下拉节点；下拉单元，用于根据下拉节点的电平将第一电压端的信号传输至输出端和输出控制端。

进一步优选的是，所述输入重置单元包括：第八晶体管，其栅极和第一极连接输入端，第二极连接上拉节点；第九晶体管，其栅极连接重置端，第一极连接上拉节点，第二极连接第一电压端。

进一步优选的是，所述第二输出单元包括：第十晶体管，其栅极连接上拉节点，第一极连接第一时钟端，第二极连接输出端；第十一晶体管，其栅极连接上拉节点，第一极连接第一时钟端，第二极连接输出控制端。

进一步优选的是，所述下拉控制单元包括：第十二晶体管，其栅极连接下拉控制节点，第一极连接第二电压端，第二极连接下拉节点；第十三晶体管，其栅极和第一极连接第二电压端，第二极连接下拉控制节点。

进一步优选的是，所述下拉单元包括：第十四晶体管，其栅极连接下拉节点，第一极连接上拉节点，第二极连接第一电压端；第十五晶体管，其栅极连接下拉节点，第一极连接输出端，第二极连接第一电压端；第十六晶体管，其栅极连接下拉节点，第一极连接输出控制端，第二极连接第一电压端；第十七晶体管，其栅极连接上拉节点，第一极连接下拉控制节点，第二极连接第一电压端；第十八晶体管，其栅极连接上拉节点，第一极连接下拉节点，第二极连接第一电压端。

解决本发明技术问题所采用的技术方案是一种移位寄存器的驱动方法，所述移位寄存器为上述的移位寄存器，所述方法包括：

在上拉节点控制阶段和输出信号衰减阶段中，上拉节点控制模块根据第二时钟端的信号将第三电压端的信号传输至上拉节点。

进一步优选的是，所述移位寄存器为上述的移位寄存器；所述方法中，持续向第一电压端提供关断，持续向第二电压端提供导通信号，持续向第三电压端提供恒定电压；所述方法具体包括：充电阶段：向输入端提供导通信号，向重置端、第一时钟端和第二时钟端提供关断信号；输出阶段：向第一时钟端提供导通信号，向输入端、重置端和第二时钟端提供关断信号；上拉节点控制阶段：向第一时钟端和第二时钟端提供导通信号，向输入端和重置端提供关断信号；输出信号衰减阶段：向第二时钟端提供导通信号，向输入端、重置端和第一时钟端提供关断信号；重置阶段：向重置端提供导通信号，向输入端、第一时钟端和第二时钟端提供关断信号。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1a为现有的移位寄存器的结构示意图；

图1b为图1a的一种移位寄存器的驱动时序图；

图2为本发明的实施例的一种移位寄存器的结构示意图；

图3为图2的一种移位寄存器的驱动时序图；

其中，附图标记为：1、移位寄存模块；2、上拉节点控制模块；M1、第一晶体管；M2、第二晶体管；M3、第三晶体管；M4、第四晶体管；M5、第五晶体管；M6、第六晶体管；M7、第七晶体管；M8、第八晶体管；M9、第九晶体管；M10、第十晶体管；M11、第十一晶体管；M12、第十二晶体管；M13、第十三晶体管；M14、第十四晶体管；M15、第十五晶体管；M16、第十六晶体管；M17、第十七晶体管；M18、第十八晶体管；M6’、辅助第六晶体管；M7’、辅助第七晶体管；M12’、辅助第十二晶体管；M13’、辅助第十三晶体管；M14’、辅助第十四晶体管；M15’、辅助第十五晶体管；M16’、辅助第十六晶体管；M17’、辅助第十七晶体管；M18’、辅助第十八晶体管；C1、第一存储电容；C2、第二存储电容；PD、下拉节点；PD’、辅助下拉节点；PD-CN、下拉控制节点；PD-CN’、辅助下拉控制节点；PU、上拉节点；PU1、第一节点；PU2、第二节点；Input、输入端；G-Out、输出端；Out1、输出控制端；Reset pu、重置端；CLK(n)、第一时钟端；CLK(n+1)、第二时钟端；LVss、第一电压端；VDD、第二电压端；VDD’、辅助第二电压端；Vp、第三电压端。

具体实施方式

为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。

在下文中描述了本发明的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

实施例1：

如图2至图3所示，本实施例提供一种移位寄存器，用于给栅线提供驱动信号，其包括：

移位寄存模块1，用于根据下拉节点PD的电平将第一电压端LVss的信号传输至输出端G-Out和输出控制端Out1，以及根据上拉节点PU的电平将第一时钟端CLK(n)的信号传输至输出端G-Out和输出控制端Out1；

上拉节点控制模块2，用于根据第二时钟端CLK(n+1)的信号将第三电压端Vp的信号传输至上拉节点PU。

本实施例的移位寄存器中的上拉节点控制模块2可以根据第二时钟端CLK(n+1)的信号将第三电压端Vp的信号传输至上拉节点PU，而第三电压端Vp的信号为定压信号，以使上拉节点PU的电压不变。由于第二存储电容C2的一极与上拉节点PU以及其他晶体管连接，另一极与输出端G-Out连接，当处于输出端G-Out信号的衰减过程时，上拉节点PU的稳定电压能够保证第二存储电容C2不会发生漏电现象，从而避免输出端G-Out信号的下降沿时长由于第二存储电容C2的漏电而延长的现象，使得不会影响下一行的充电阶段，进而保证移位寄存器对应的液晶显示面板能够正常显示。

优选的，上拉节点控制模块2包括：

第一存储电容C1，其第一极连接第一节点PU1，第二极连接第二节点PU2；

充电单元，用于根据输入端Input的信号将输入端Input和第二时钟端CLK(n+1)的信号写入第一存储电容C1；

第一输出单元，用于根据第二时钟端CLK(n+1)的信号将第三电压端Vp的信号写入上拉节点PU；

第一重置单元，用于根据重置端Reset pu的信号将第一电压端LVss的信号传输至第一节点PU1和第二节点PU2。

具体的，充电单元包括：第一晶体管M1，其栅极连接输入端Input，第一极连接输入端Input，第二极连接第一节点PU1；第二晶体管M2，其栅极连接第一节点PU1，第一极连接第二时钟端CLK(n+1)，第二极连接第二节点PU2。

第一输出单元包括：第三晶体管M3，其栅极连接第二时钟端CLK(n+1)，第一极连接第三电压端Vp；第四晶体管M4，其栅极连接第二节点PU2，第一极连接第三晶体管M3的第二极，第二极连接上拉节点PU。

第一重置单元包括：第五晶体管M5，其栅极连接重置端Reset pu，第一极连接第一节点PU1，第二极连接第一电压端LVss；第六晶体管M6，其栅极连接下拉节点PD，第一极连接第一节点PU1，第二极连接第一电压端LVss；第七晶体管M7，其栅极连接下拉节点PD，第一极连接第二节点PU2，第二极连接第一电压端LVss。

进一步的，第一重置单元还包括：辅助第六晶体管M6’，其栅极连接辅助下拉节点PD’，第一极连接第一节点PU1，第二极连接第一电压端LVss；辅助第七晶体管M7’，其栅极连接辅助下拉节点PD’，第一极连接第二节点PU2，第二极连接第一电压端LVss。

需要说明的是，由于辅助第六晶体管M6’和第六晶体管M6、辅助第七晶体管M7’和第七晶体管M7分别与其他模块的连接关系也分别相同，因此辅助第六晶体管M6’和第六晶体管M6的作用以及工作原理相同、辅助第七晶体管M7’和第七晶体管M7的作用以及工作原理相同。在以下的描述中仅对第六晶体管M6和第七晶体管M7进行描述，省略对辅助第六晶体管M6’和辅助第七晶体管M7’。

优选的，移位寄存模块1包括：

第二存储电容C2，其第一极连接上拉节点PU，第二极连接输出端G-Out；

输入重置单元，用于根据输入端Input和重置端Reset pu的信号将输入端Input或第一电压端LVss的信号写入上拉节点PU；

第二输出单元，用于根据上拉节点PU的电平将第一时钟端CLK(n)的信号传输至输出端G-Out和输出控制端Out1；

下拉控制单元，用于根据上拉节点PU的电平将第一电压端LVss或者第二电压端VDD的信号写入下拉节点PD；

下拉单元，用于根据下拉节点PD的电平将第一电压端LVss的信号传输至输出端G-Out和输出控制端Out1。

具体的，输入重置单元包括：第八晶体管M8，其栅极和第一极连接输入端Input，第二极连接上拉节点PU；第九晶体管M9，其栅极连接重置端Reset pu，第一极连接上拉节点PU，第二极连接第一电压端LVss。

第二输出单元包括：第十晶体管M10，其栅极连接上拉节点PU，第一极连接第一时钟端CLK(n)，第二极连接输出端G-Out；第十一晶体管M11，其栅极连接上拉节点PU，第一极连接第一时钟端CLK(n)，第二极连接输出控制端Out1。

下拉控制单元包括：第十二晶体管M12，其栅极连接下拉控制节点PD-CN，第一极连接第二电压端VDD，第二极连接下拉节点PD；第十三晶体管M13，其栅极和第一极连接第二电压端VDD，第二极连接下拉控制节点PD-CN。

下拉单元包括：第十四晶体管M14，其栅极连接下拉节点PD，第一极连接上拉节点PU，第二极连接第一电压端LVss；第十五晶体管M15，其栅极连接下拉节点PD，第一极连接输出端G-Out，第二极连接第一电压端LVss；第十六晶体管M16，其栅极连接下拉节点PD，第一极连接输出控制端Out1，第二极连接第一电压端LVss；第十七晶体管M17，其栅极连接上拉节点PU，第一极连接下拉控制节点PD-CN，第二极连接第一电压端LVss；第十八晶体管M18，其栅极连接上拉节点PU，第一极连接下拉节点PD，第二极连接第一电压端LVss。

进一步的，移位寄存模块1还包括辅助下拉控制模块和辅助下拉模块。

其中，辅助下拉控制单元包括：辅助第十二晶体管M12’，其栅极连接辅助下拉控制节点PD-CN’，第一极连接辅助第二电压端VDD’，第二极连接辅助下拉节点PD’；辅助第十三晶体管M13’，其栅极和第一极连接辅助第二电压端VDD’，第二极连接辅助下拉控制节点PD-CN’。

辅助下拉单元包括：辅助第十四晶体管M14’，其栅极连接辅助下拉节点PD’，第一极连接上拉节点PU，第二极连接第一电压端LVss；辅助第十五晶体管M15’，其栅极连接辅助下拉节点PD’，第一极连接输出端G-Out，第二极连接第一电压端LVss；辅助第十六晶体管M16’，其栅极连接辅助下拉节点PD’，第一极连接输出控制端Out1，第二极连接第一电压端LVss；辅助第十七晶体管M17’，其栅极连接上拉节点PU，第一极连接辅助下拉控制节点PD-CN’，第二极连接第一电压端LVss；辅助第十八晶体管M18’，其栅极连接上拉节点PU，第一极连接辅助下拉节点PD’，第二极连接第一电压端LVss。

需要说明的是，由于辅助下拉控制模块和下拉控制模块、辅助下拉模块和下拉模块的结构分别相同，并且与其他模块的连接关系也分别相同，因此辅助下拉控制模块和下拉控制模块的作用以及工作原理相同、辅助下拉模块和下拉模块作用以及工作原理相同。在以下的描述中仅对下拉控制模块和下拉模块进行描述，省略对辅助下拉控制模块和辅助下拉模块。

进一步优选的，所有晶体管均为N型晶体管(如全部为N型薄膜晶体管)；或者，所有晶体管均为P型晶体管(如全部为P型薄膜晶体管)。

本实施例还提供一种上述移位寄存器的驱动方法，其包括：在上拉节点PU控制阶段和输出信号衰减阶段中，上拉节点控制模块2根据第二时钟端CLK(n+1)的信号将第三电压端Vp的信号传输至上拉节点PU。

其中，也就是说上拉节点控制模块2可以根据第二时钟端CLK(n+1)的信号将第三电压端Vp的信号传输至上拉节点PU，而第三电压端Vp的信号为定压信号，以使上拉节点PU的电压不变。由于第二存储电容C2的一极与上拉节点PU以及其他晶体管连接，另一极与输出端G-Out连接，当处于输出端G-Out信号的衰减过程时，上拉节点PU的稳定电压能够保证第二存储电容C2不会发生漏电现象，从而避免输出端G-Out信号的下降沿时长由于第二存储电容C2的漏电而延长的现象，使得不会影响下一行的充电阶段，进而保证移位寄存器对应的液晶显示面板能够正常显示。

进一步的，如图2和图3所示，该方法中，持续向第一电压端LVss提供关断，持续向第二电压端VDD提供导通信号，持续向第三电压端Vp提供恒定电压；该方法具体包括：

S11、充电阶段t1：向输入端Input提供导通信号，向重置端Reset pu、第一时钟端CLK(n)和第二时钟端CLK(n+1)提供关断信号。

其中，导通信号是指当加载在晶体管栅极上时，可使晶体管导通的信号，而关断信号是指当加载在晶体管栅极上时，可使晶体管关断的信号。

以下以所有晶体管均是N型晶体管为例进行说明，故其中导通信号为高电平信号，关断信号为低电平信号。

在本阶段中，也就是说输入端Input为高电平，故输入端Input的高电平经第八晶体管M8传输至上拉节点PU，上拉节点PU为高电平，进而第十七晶体管M17和第十八晶体管M18导通，故即使第二电压端VDD的为高电平，第十二晶体管M12和第十三晶体管M13均关断，下拉节点PD为低电平，并使第十五晶体管M15、第十六晶体管M16、第六晶体管M6、第七晶体管M7均关断。

同时，上拉节点PU的高电平还使第十晶体管M10导通，将第一时钟端CLK(n)的低电平引入输出控制端Out1以及第二存储电容C2的第二极，且第二存储电容C2被充电。

此外，输入端Input的高电平经第一晶体管M1传输至第一节点PU1，第二晶体管M2导通，第一存储电容C1被充电。

S12、输出阶段t2：向第一时钟端CLK(n)提供导通信号，向输入端Input、重置端Reset pu和第二时钟端CLK(n+1)提供关断信号。

在本阶段中，也就是说第一时钟端CLK(n)输入高电平，向输入端Input、重置端Reset pu和第二时钟端CLK(n+1)输入低电平。由于第一存储电容C1的自举作用，故上拉节点PU的电平被进一步拉高(此时第八晶体管M8关断)仍属于高电平，故下拉节点PD保持低电平，第十五晶体管M15、第十六晶体管M16均关断，而上拉节点PU将第十晶体管M10、第十一晶体管M11导通，使得移位寄存器的输出控制端Out1输出第一时钟端CLK(n)的高电平。

同时，由于第二时钟端CLK(n+1)的仍为低电平，第一节点PU1和第二节点PU2的点位与上一阶段相同。

S13、上拉节点PU控制阶段t3：向第一时钟端CLK(n)和第二时钟端CLK(n+1)提供导通信号，向输入端Input和重置端Reset pu提供关断信号。

在本阶段中，也就是说第二时钟端CLK(n+1)输入高电平，第二节点PU2变为高电平，第三晶体管M3和第四晶体管M4导通，第三电压端Vp的恒定信号写入上拉节点PU，使得上拉节点PU为恒定电压；由于第一存储电容C1的作用，第一节点PU1的电压进一步提高。

优选的，第三电压端Vp的恒定信号根据实际产品不同有一定差异，具体设定值尽量与上拉节点PU的自举电压值一致为最优。

S14、输出信号衰减阶段t4：向第二时钟端CLK(n+1)提供导通信号，向输入端Input、重置端Reset pu和第一时钟端CLK(n)提供关断信号。

在本阶段中，也就是说第一时钟端CLK(n)为低电平，以使输出端G-Out的信号逐步衰减。由于上拉节点PU仍为上一阶段的电压恒定，从而可以避免第二存储电容C2由于与其相连的晶体管(如第十七晶体管M17、第十八晶体管M18等)的沟道尺寸过小而产生的漏电现象，进而保证输出端G-Out的电压的变化(下降)的时间不会延长，以保证该移位寄存器对应的液晶显示面板的显示正常。

S15、重置阶段t5：向重置端Reset pu提供导通信号，向输入端Input、第一时钟端CLK(n)和第二时钟端CLK(n+1)提供关断信号。

在本阶段中，也就是说重置端Reset pu输入高电平，故第五晶体管M5和第九晶体管M9导通，将第一电压端LVss的低电平引入上拉节点PU和第一节点PU1，第一存储电容C1和第二存储电容C2不再充电，第二晶体管M2、第十晶体管M10、第十一晶体管M11关断，移位寄存器的输出控制端Out1以及输出端G-Out输出低电平。

需要说明的是，多个本实施例的移位寄存器级联可以形成液晶显示面板的驱动电路。而每个移位寄存器级联中的第二时钟端CLK(n+1)可以是下一级的移位寄存器级联中的第一时钟端CLK(n)。

此外，充电阶段、输出阶段、上拉节点PU控制阶段、输出信号衰减阶段、重置阶段的时间长度如图3中的双箭头线所示，其中H表示时长的单位。

具体的，该显示装置可为液晶显示面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (12)

1.一种移位寄存器，用于给栅线提供驱动信号，其特征在于，所述移位寄存器包括：

移位寄存模块，用于根据下拉节点的电平将第一电压端的信号传输至输出端和输出控制端，以及根据上拉节点的电平将第一时钟端的信号传输至输出端和输出控制端；

上拉节点控制模块，用于根据第二时钟端的信号将第三电压端的信号传输至上拉节点。

2.根据权利要求1所述的移位寄存器，其特征在于，所述上拉节点控制模块包括：

第一存储电容，其第一极连接第一节点，第二极连接第二节点；

充电单元，用于根据输入端的信号将输入端和第二时钟端的信号写入第一存储电容；

第一输出单元，用于根据第二时钟端的信号将第三电压端的信号写入上拉节点；

第一重置单元，用于根据重置端的信号将第一电压端的信号传输至第一节点和第二节点。

3.根据权利要求2所述的移位寄存器，其特征在于，所述充电单元包括：

第一晶体管，其栅极连接输入端，第一极连接输入端，第二极连接第一节点；

第二晶体管，其栅极连接第一节点，第一极连接第二时钟端，第二极连接第二节点。

4.根据权利要求3所述的移位寄存器，其特征在于，所述第一输出单元包括：

第三晶体管，其栅极连接第二时钟端，第一极连接第三电压端；

第四晶体管，其栅极连接第二节点，第一极连接第三晶体管的第二极，第二极连接上拉节点。

5.根据权利要求4所述的移位寄存器，其特征在于，所述第一重置单元包括：

第五晶体管，其栅极连接重置端，第一极连接第一节点，第二极连接第一电压端；

第六晶体管，其栅极连接下拉节点，第一极连接第一节点，第二极连接第一电压端；

第七晶体管，其栅极连接下拉节点，第一极连接第二节点，第二极连接第一电压端。

6.根据权利要求5所述的移位寄存器，其特征在于，所述移位寄存模块包括：

第二存储电容，其第一极连接上拉节点，第二极连接输出端；

输入重置单元，用于根据输入端和重置端的信号将输入端或第一电压端的信号写入上拉节点；

第二输出单元，用于根据上拉节点的电平将第一时钟端的信号传输至输出端和输出控制端；

下拉控制单元，用于根据上拉节点的电平将第一电压端或者第二电压端的信号写入下拉节点；

下拉单元，用于根据下拉节点的电平将第一电压端的信号传输至输出端和输出控制端。

7.根据权利要求6所述的移位寄存器，其特征在于，所述输入重置单元包括：

第八晶体管，其栅极和第一极连接输入端，第二极连接上拉节点；

第九晶体管，其栅极连接重置端，第一极连接上拉节点，第二极连接第一电压端。

8.根据权利要求7所述的移位寄存器，其特征在于，所述第二输出单元包括：

第十晶体管，其栅极连接上拉节点，第一极连接第一时钟端，第二极连接输出端；

第十一晶体管，其栅极连接上拉节点，第一极连接第一时钟端，第二极连接输出控制端。

9.根据权利要求8所述的移位寄存器，其特征在于，所述下拉控制单元包括：

第十二晶体管，其栅极连接下拉控制节点，第一极连接第二电压端，第二极连接下拉节点；

第十三晶体管，其栅极和第一极连接第二电压端，第二极连接下拉控制节点。

10.根据权利要求9所述的移位寄存器，其特征在于，所述下拉单元包括：

第十四晶体管，其栅极连接下拉节点，第一极连接上拉节点，第二极连接第一电压端；

第十五晶体管，其栅极连接下拉节点，第一极连接输出端，第二极连接第一电压端；

第十六晶体管，其栅极连接下拉节点，第一极连接输出控制端，第二极连接第一电压端；

第十七晶体管，其栅极连接上拉节点，第一极连接下拉控制节点，第二极连接第一电压端；

第十八晶体管，其栅极连接上拉节点，第一极连接下拉节点，第二极连接第一电压端。

11.一种移位寄存器的驱动方法，其特征在于，所述移位寄存器为权利要求1至10任意一项所述的移位寄存器，所述方法包括：

在上拉节点控制阶段和输出信号衰减阶段中，上拉节点控制模块根据第二时钟端的信号将第三电压端的信号传输至上拉节点。

12.根据权利要求11所述的位寄存器的驱动方法，其特征在于，所述移位寄存器为权利要求10所述的移位寄存器；所述方法中，持续向第一电压端提供关断，持续向第二电压端提供导通信号，持续向第三电压端提供恒定电压；所述方法具体包括：

充电阶段：向输入端提供导通信号，向重置端、第一时钟端和第二时钟端提供关断信号；

输出阶段：向第一时钟端提供导通信号，向输入端、重置端和第二时钟端提供关断信号；

上拉节点控制阶段：向第一时钟端和第二时钟端提供导通信号，向输入端和重置端提供关断信号；

输出信号衰减阶段：向第二时钟端提供导通信号，向输入端、重置端和第一时钟端提供关断信号；

重置阶段：向重置端提供导通信号，向输入端、第一时钟端和第二时钟端提供关断信号。

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