CN107978294A - 移位寄存器单元、移位寄存器电路、显示面板 - Google Patents
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Abstract
本公开涉及显示技术领域，尤其涉及一种移位寄存器单元、移位寄存器电路、显示面板。该移位寄存器单元可以包括：输入模块、输出模块、复位模块、下拉控制模块、第一下拉模块、第二下拉模块，其中，所述第二下拉模块包括第一开关元件，控制端连接所述时钟信号端，第一端连接所述信号输出端，第二端连接所述上拉节点。本公开减少了移位寄存器单元中的开关元件的数量，节省了空间。
Description
技术领域
本公开涉及显示技术领域，尤其涉及一种移位寄存器单元、移位寄存器电路、显示面板。
背景技术
随着光学技术和半导体技术的发展，以液晶显示器(Liquid Crystal Display，LCD)和有机发光二极管显示器(Organic Light Emitting Diode，OLED)为代表的平板显示器具有轻薄、能耗低、反应速度快、色纯度佳、以及对比度高等特点，在显示领域占据了主导地位。近些年来显示装置呈现出了高集成度以及低成本的发展趋势。以阵列基板行驱动(Gate Driver on Array，GOA)技术为代表，利用GOA技术将栅极驱动电路集成于阵列基板的周边区域，可在实现窄边框设计的同时，有效降低显示装置的制造成本、提升模组工艺产量。GOA技术的设计要点是移位寄存器单元的结构和该移位寄存器单元的信耐度。
目前，为了保证移位寄存器单元的信耐度，例如常采用如图1所示的移位寄存器单元的结构，该移位寄存器单元通过交替响应第一电源信号VDD1和第二电源信号VDD2交替控制第一下拉模块和第二下拉模块对移位寄存器单元中的上拉节点PU和信号输出端OUTPUT降噪。显然，上述结构的移位寄存器单元中的开关元件的数量较多，占用空间大。
因此，需要在保证信耐度的基础上，提供一种开关元件数量较少的移位寄存器单元。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种移位寄存器单元、移位寄存器电路、显示面板，以解决现有技术中移位寄存器单元中开关元件数量较多占用空间大的问题。
本公开的一种示例性实施例中，包括：
输入模块，连接信号输入端、上拉节点，用于响应输入信号以将所述输入信号传输至所述上拉节点；
输出模块，连接所述上拉节点、时钟信号端、信号输出端，用于响应所述上拉节点的电压信号以将时钟信号传输至所述信号输出端；
下拉控制模块，连接所述上拉节点、参考信号端、第一下拉节点、第二下拉节点、第一电源信号端、第二电源信号端，用于响应所述上拉节点的电压信号以将参考信号分别传输至所述第一下拉节点和第二下拉节点，以及交替响应第一电源信号和第二电源信号，将所述第一电源信号传输至所述第一下拉节点，将所述第二电源信号传输至所述第二下拉节点；
第一下拉模块，连接所述第一下拉节点、所述第二下拉节点、所述参考信号端、所述信号输出端，用于交替响应所述第一下拉节点和所述第二下拉节点的电压信号以将所述参考信号传输至所述信号输出端；
第二下拉模块，连接所述上拉节点、所述信号输出端、所述时钟信号端，用于响应所述时钟信号以将所述信号输出端的电压信号周期性的传输至所述上拉节点；
其中，所述第二下拉模块包括第一开关元件，控制端连接所述时钟信号端，第一端连接所述信号输出端，第二端连接所述上拉节点；所述第一电源信号与所述第二电源信号为同频反向信号。
本公开的一种示例性实施例中，所述输入模块包括：
第二开关元件，控制端和第一端均连接所述信号输入端、第二端连接所述上拉节点。
本公开的一种示例性实施例中，所述下拉控制模块包括：
第一下拉控制单元，连接所述上拉节点、所述参考信号端、第一下拉控制节点、所述第一下拉节点，用于响应所述上拉节点的电压信号以将所述参考信号分别传输至所述第一下拉控制节点和所述第一下拉节点；
第二下拉控制单元，连接所述上拉节点、所述参考信号端、第二下拉控制节点、所述第二下拉节点，用于响应所述上拉节点的电压信号以将所述参考信号分别传输至所述第二下拉控制节点和所述第二下拉节点；
第三下拉控制单元，连接所述第一电源信号端、所述第一下拉控制节点、所述第一下拉节点，用于响应所述第一电源信号以将所述第一电源信号传输至所述第一下拉控制节点和所述第一下拉节点；
第四下拉控制单元，连接所述第二电源信号端、所述第二下拉控制节点、所述第二下拉节点，用于响应所述第二电源信号以将所述第二电源信号传输至所述第二下拉控制节点和所述第二下拉节点。
本公开的一种示例性实施例中，
所述第一下拉控制单元包括：
第三开关元件，控制端连接所述上拉节点、第一端连接所述第一下拉控制节点、第二端连接所述参考信号端；
第四开关元件，控制端连接所述上拉节点、第一端连接所述第一下拉节点、第二端连接所述参考信号端；
所述第二下拉控制单元包括：
第五开关元件，控制端连接所述上拉节点、第一端连接所述第二下拉控制节点、第二端连接所述参考信号端；
第六开关元件，控制端连接所述上拉节点、第一端连接所述第二下拉节点、第二端连接所述参考信号端；
所述第三下拉控制单元包括：
第七开关元件，控制端和第一端连接所述第一电源信号端、第二端连接所述第一下拉控制节点；
第八开关元件，控制端连接所述第一下拉控制节点、第一端连接所述第一电源信号端、第二端连接所述第一下拉节点；
所述第四下拉控制单元包括：
第九开关元件，控制端和第一端连接所述第二电源信号端、第二端连接所述第二下拉控制节点；
第十开关元件，控制端连接所述第二下拉控制节点、第一端连接所述第二电源信号端、第二端连接所述第二下拉节点。
本公开的一种示例性实施例中，所述第一下拉模块包括：
第十一开关元件，控制端连接所述第一下拉节点、第一端连接所述信号输出端、第二端连接所述参考信号端；
第十二开关元件，控制端连接所述第二下拉节点、第一端连接所述信号输出端、第二端连接所述参考信号端。
本公开的一种示例性实施例中，所述输出模块包括：
第十三开关元件，控制端连接所述上拉节点、第一端连接所述时钟信号端、第二端连接所述信号输出端；
存储电容，连接在所述上拉节点和所述信号输出端之间。
本公开的一种示例性实施例中，所述移位寄存器单元还包括：
复位模块，连接复位信号端、所述参考信号端、所述上拉节点、所述信号输出端，用于响应复位信号以将参考信号传输至所述上拉节点和所述信号输出端。
本公开的一种示例性实施例中，所述复位信号端包括第一复位信号端和第二复位信号端；
所述复位模块包括：
第十四开关元件，控制端连接所述第一复位信号端、第一端连接所述上拉节点、第二端连接所述参考信号端；
第十五开关元件，控制端连接所述第二复位信号端、第一端连接所述信号输出端、第二端连接所述参考信号端。
本公开的一种示例性实施例中，包括多个级联的权利要求1-8任一项所述的移位寄存器单元；
在复位信号端包括第一复位信号端和第二复位信号端时，
第N-3级所述移位寄存器单元的信号输出端连接第N级所述移位寄存器单元的信号输入端；
第N+3级所述移位寄存器单元的信号输出端连接第N级所述移位寄存器单元的第二复位信号端；
第N+4级所述移位寄存器单元的信号输出端连接第N级所述移位寄存器单元的第一复位信号端；
其中，N为整数且N≥1。
本公开的一种示例性实施例中，所述周边区域设置有权利要求9所述的移位寄存器电路。
本公开示例性实施方式提供一种移位寄存器单元、移位寄存器电路、以及显示面板。该移位寄存器的第二下拉模块仅包括第一开关元件，其控制端连接时钟信号端，第一端连接信号输出端，第二端连接上拉节点，基于此，通过时钟信号周期性打开第二下拉模块(即，第一开关元件)，间接的通过信号输出端对上拉节点进行降噪，相比于现有技术，在保证了移位寄存器单元的信耐度和正常输出的基础上，在对上拉节点的降噪中减少了一个开关元件节省了空间。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示意性示出相关技术中移位寄存器单元的结构示意图；
图2示意性示出本公开示例性实施例中移位寄存器单元的时序信号图；
图3示意性示出本公开示例性实施例中第一电源信号和第二电源信号的时序信号图；
图4示意性示出本公开示例性实施例中移位寄存器单元的结构框图；
图5示意性示出本公开示例性实施例中移位寄存器单元的结构示意图；
图6示意性示出本公开示例性实施例中移位寄存器单元的输出信号模拟效果图；
图7示意性示出本公开示例性实施例中移位寄存器电路的级联结构图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。
此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
图1中示出了一种相关的现有技术中的移位寄存器单元，该移位寄存器单元可以包括：输入模块10、下拉控制模块30、第一下拉模块40、第二下拉模块50、输出模块20以及复位模块60，其中：
输入模块10可以包括：
第二开关元件M2，控制端和第一端均连接信号输入端Input、第二端连接上拉节点PU。
下拉控制模块30可以包括：第一下拉控制单元31、第二下拉控制单元32、第三下拉控制单元33以及第四下拉控制单元34，其中：
第一下拉控制单元31可以包括：
第三开关元件M3，控制端连接上拉节点PU、第一端连接第一下拉控制节点PDCN1、第二端连接参考信号端VSS；
第四开关元件M4，控制端连接上拉节点PU、第一端连接第一下拉节点PD1、第二端连接参考信号端VSS；
第二下拉控制单元32可以包括：
第五开关元件M5，控制端连接上拉节点PU、第一端连接第二下拉控制节点PDCN2、第二端连接参考信号端VSS；
第六开关元件M6，控制端连接上拉节点PU、第一端连接第二下拉节点PD2、第二端连接参考信号端VSS。
第三下拉控制单元33可以包括：
第七开关元件M7，控制端和第一端连接第一电源信号端VDD1、第二端连接第一下拉控制节点PDCN1；
第八开关元件M8，控制端连接第一下拉控制节点PDCN1、第一端连接第一电源信号端VDD1、第二端连接第一下拉节点PD1。
第四下拉控制单元34可以包括：
第九开关元件M9，控制端和第一端连接第二电源信号端VDD2、第二端连接第二下拉控制节点PDCN2；
第十开关元件M10，控制端连接第二下拉控制节点PDCN2、第一端连接第二电源信号端VDD2、第二端连接第二下拉节点PD2。
第一下拉模块40可以包括：
第十一开关元件M11，控制端连接第一下拉节点PD1、第一端连接信号输出端Output、第二端连接参考信号端VSS；
第十二开关元件M12，控制端连接第二下拉节点PD2、第一端连接信号输出端Output、第二端连接参考信号端VSS。
第二下拉模块50可以包括：
第一开关元件M1，控制端连接第二下拉节点PD2，第一端连接上拉节点PU，第二端连接参考信号端VSS；
第十六开关元件M16，控制端连接第一下拉节点PD1，第一端连接上拉节点PU，第二端连接参考信号端VSS。
输出模块20可以包括：
第十三开关元件M13，控制端连接上拉节点PU、第一端连接时钟信号端CLK、第二端连接信号输出端Output；
存储电容C，连接在上拉节点PU和信号输出端Output之间。
复位模块60可以包括：
第十四开关元件M14，控制端连接第一复位信号端Reset1、第一端连接上拉节点PU、第二端连接参考信号端VSS；
第十五开关元件M15，控制端连接第二复位信号端Reset2、第一端连接信号输出端Output、第二端连接参考信号端VSS。
基于上述结构，以所有开关元件均为NMOS为例，结合图2所示的时序信号图对图1中的移位寄存器单元的工作过程进行具体的说明。其中，参考信号端VSS的参考信号为低电平信号VL；如图3所示，第一电源信号端VDD1的第一电源信号和第二电源信号端VDD2的第二电源信号互为同频反向信号，即始终有一个在工作，这里以第一电源信号端VDD1的第一电源信号的高电平时段为例进行说明。
在像素保持阶段(即T1阶段)，第一复位信号端Reset1的第一复位信号、第二复位信号端Reset2的第二复位信号、信号输入端Input的输入信号、第二电源信号端VDD2的第二电源信号均为低电平VL，第一电源信号端VDD1的第一电源信号为高电平VH，此时，第七开关元件M7在第一电源信号的作用下导通，将第一电源信号传输至第一下拉控制节点PDCN1，第八开关元件M8在传输至第一下拉控制节点PDCN1的第一电源信号的作用下导通，将第一电源信号传输至第一下拉节点PD1，第十六开关元件M16和第十一开关元件M11在传输至第一下拉节点PD1的第一电源信号的作用下导通，将参考信号分别通过第十六开关元件M16和第十一开关元件M11传输至上拉节点PU和信号输出端Output，以对上拉节点PU和信号输出端Output持续降噪，即上拉节点PU的信号和信号输出端Output的输出信号均为低电平VL。
在充电阶段(即T2阶段)，信号输入端Input的输入信号为高点平VH，第二开关元件M2在输入信号的作用下导通，将输入信号传输至上拉节点PU，以对电容C充电，第三开关元件M3、第四开关元件M4、第五开关元件M5、第六开关元件M6分别在传输至上拉节点PU的输入信号的作用下导通，将参考信号分别通过第三开关元件M3、第四开关元件M4、第五开关元件M5、第六开关元件M6传输至第一下拉控制节点PDCN1、第一下拉节点PD1、第二下拉控制节点PDCN2、第二下拉节点PD2，同时，第十三开关元件M13在传输至上拉节点PU的输入信号的作用下导通，将时钟信号端CLK的时钟信号传输至信号输出端Output，由于此时时钟信号为低电平，信号输出端Output的输出信号也为低电平VL。
在自举阶段(即T3阶段)，时钟信号端CLK的时钟信号为高电平VH，在上拉节点PU的作用下，第十三开关元件M13导通，将时钟信号传输至信号输出端Output，此时信号输出端Output的输出信号为高电平信号VH，同时通过存储电容C的自举作用使得上拉节点PU的电位自举至大约2VH。
在复位阶段(即T4阶段)，时钟信号端CLK的时钟信号为低电平VL，此时信号输出端Output的输出信号为低电平信号VL，同时，由于时钟信号为低电平VL，通过存储电容C的自举作用使得上拉节点PU的电位自举至VH。
需要说明的是，第二电源信号端VDD2的第二电源信号的高电平时段的移位寄存器单元的工作原理与上述第一电源信号端VDD1的第一电源信号的高电平时段的移位寄存器单元的工作原理相同，因此此处不再举例说明。
由上可知，在像素保持阶段(即T1阶段)，第一电源信号端VDD1的第一电源信号和第二电源信号端VDD2的第二电源信号交替对上拉节点PU和信号输出端Output持续降噪，即通过交替打开的第一开关元件M1和第十六开关元件M16对上拉节点PU进行降噪，通过交替打开的第十一开关元件M11和第十二开关元件M12对信号输出端Output持续降噪，保证了移位寄存器单元的信耐度，在充电阶段(即T2阶段)、自举阶段(即T3阶段)以及复位阶段(即T4阶段)，信号输出端Output的输出信号由时钟信号端CLK的时钟信号决定，保证了移位寄存器单元的正常输出。然而，上述结构的移位寄存器单元中开关元件的数量较多，占用空间大。
为了解决现有技术中移位寄存器单元中开关元件数量较多，占用空间大的问题，本示例实施方式提供了一种移位寄存器单元，用于提供栅极驱动信号；如图4和图5所示，所述移位寄存器单元可以包括：
输入模块10，连接信号输入端Input、上拉节点PU，用于响应输入信号以将所述输入信号传输至所述上拉节点PU；
输出模块20，连接所述上拉节点PU、时钟信号端CLK、信号输出端Output，用于响应所述上拉节点PU的电压信号以将时钟信号传输至所述信号输出端Output；
下拉控制模块30，连接所述上拉节点PU、参考信号端VSS、第一下拉节点PD1、第二下拉节点PD2、第一电源信号端VDD1、第二电源信号端VDD2，用于响应所述上拉节点PU的电压信号以将参考信号分别传输至所述第一下拉节点PD1和第二下拉节点PD2，以及交替响应第一电源信号和第二电源信号，将所述第一电源信号传输至所述第一下拉节点PD1，将所述第二电源信号传输至所述第二下拉节点PD2；
具体的，所述下拉控制模块30可以包括：
第一下拉控制单元31，连接所述上拉节点PU、所述参考信号端VSS、第一下拉控制节点PDCN1、所述第一下拉节点PD1，用于响应所述上拉节点PU的电压信号以将所述参考信号分别传输至所述第一下拉控制节点PDCN1和所述第一下拉节点PD1；
第二下拉控制单元32，连接所述上拉节点PU、所述参考信号端VSS、第二下拉控制节点PDCN2、所述第二下拉节点PD2，用于响应所述上拉节点PU的电压信号以将所述参考信号分别传输至所述第二下拉控制节点PDCN2和所述第二下拉节点PD2；
第三下拉控制单元33，连接第一电源信号端VDD1、所述第一下拉控制节点PDCN1、所述第一下拉节点PD1，用于响应所述第一电源信号以将所述第一电源信号传输至所述第一下拉控制节点PDCN1和所述第一下拉节点PD1；
第四下拉控制单元34，连接第二电源信号端VDD2、所述第二下拉控制节点PDCN2、所述第二下拉节点PD2，用于响应所述第二电源信号以将所述第二电源信号传输至所述第二下拉控制节点PDCN2和所述第二下拉节点PD2。
第一下拉模块40，连接所述第一下拉节点PD1、所述第二下拉节点PD2、所述参考信号端VSS、所述信号输出端Output，用于交替响应所述第一下拉节点PD1和所述第二下拉节点PD2的电压信号以将所述参考信号传输至所述信号输出端Output；
第二下拉模块50，连接所述上拉节点PU、所述信号输出端Output所述时钟信号端CKL，用于响应所述时钟信号以将所述信号输出端Output的电压信号周期性的传输至所述上拉节点PU；
其中，所述第二下拉模块50包括第一开关元件M1，控制端连接所述时钟信号端CKL，第一端连接所述信号输出端Output，第二端连接所述上拉节点PU；如图3所示，所述第一电源信号VDD1与所述第二电源信号VDD2为同频反向信号。
此外，所述移位寄存器单元还可以包括：
复位模块60，连接复位信号端Reset、所述参考信号端VSS、所述上拉节点PU、所述信号输出端Output，用于响应复位信号以将参考信号传输至所述上拉节点PU和所述信号输出端Output。
需要说明的是，所述输入信号为信号输入端Input的电压信号，所述时钟信号为时钟信号端CLK的电压信号，所述复位信号为复位信号端Reset的电压信号，所述参考信号为参考信号端VSS的电压信号，第一电源信号为第一电源信号端VDD1的电压信号，第二电源信号第二电源信号端VDD2的电压信号。
本公开示例性实施方式所提供的移位寄存器单元的第二下拉模块50仅包括第一开关元件M1，其控制端连接时钟信号端CLK，第一端连接信号输出端Output，第二端连接上拉节点PU，基于此，通过时钟信号周期性打开第二下拉模块50(即，第一开关元件M1)，间接的通过信号输出端Output对上拉节点PU进行降噪，相比于现有技术，在保证了移位寄存器单元的信耐度和正常输出的基础上，在对上拉节点PU的降噪中减少了一个开关元件(即图1中的第十六开关元件M16)节省了空间。
下面，结合图5对移位寄存器单元的结构进行详细的说明。
所述输入模块10可以包括：
第二开关元件M2，控制端和第一端均连接所述信号输入端Input、第二端连接所述上拉节点PU。
所述第一下拉控制单元31可以包括：
第三开关元件M3，控制端连接所述上拉节点PU、第一端连接所述第一下拉控制节点PDCN1、第二端连接所述参考信号端VSS；
第四开关元件M4，控制端连接所述上拉节点PU、第一端连接所述第一下拉节点PD1、第二端连接所述参考信号端VSS；
所述第二下拉控制单元32可以包括：
第五开关元件M5，控制端连接所述上拉节点PU、第一端连接所述第二下拉控制节点PDCN2、第二端连接所述参考信号端VSS；
第六开关元件M6，控制端连接所述上拉节点PU、第一端连接所述第二下拉节点PD2、第二端连接所述参考信号端VSS。
所述第三下拉控制单元33可以包括：
第七开关元件M7，控制端和第一端连接所述第一电源信号端VDD1、第二端连接所述第一下拉控制节点PDCN1；
第八开关元件M8，控制端连接所述第一下拉控制节点PDCN1、第一端连接所述第一电源信号端VDD1、第二端连接所述第一下拉节点PD1。
所述第四下拉控制单元34可以包括：
第九开关元件M9，控制端和第一端连接所述第二电源信号端VDD2、第二端连接所述第二下拉控制节点PDCN2；
第十开关元件M10，控制端连接所述第二下拉控制节点PDCN2、第一端连接所述第二电源信号端VDD2、第二端连接所述第二下拉节点PD2。
所述第一下拉模块40可以包括：
第十一开关元件M11，控制端连接所述第一下拉节点PD1、第一端连接所述信号输出端Output、第二端连接所述参考信号端VSS；
第十二开关元件M12，控制端连接所述第二下拉节点PD2、第一端连接所述信号输出端Output、第二端连接所述参考信号端VSS。
所述输出模块20可以包括：
第十三开关元件M13，控制端连接所述上拉节点PU、第一端连接所述时钟信号端CLK、第二端连接所述信号输出端Output；
存储电容C，连接在所述上拉节点PU和所述信号输出端Output之间。
所述复位信号端Reset包括第一复位信号端Reset1和第二复位信号端Reset2；
所述复位模块60可以包括：
第十四开关元件M14，控制端连接所述第一复位信号端Reset1、第一端连接所述上拉节点PU、第二端连接所述参考信号端VSS；
第十五开关元件M15，控制端连接所述第二复位信号端Reset2、第一端连接所述信号输出端Output、第二端连接所述参考信号端VSS。
在本示例实施方式中，所有开关元件均可以采用MOS(Metal OxideSemiconductor，金属-氧化物-半导体场效应晶体管)场效应晶体管，其具体可以均采用P型MOS管或者均采用N型MOS管。需要说明的是：针对不同的晶体管类型，各个信号端的电平信号需要相应的调整变化。
基于上述结构，以所有开关元件均为NMOS为例，结合图2所示的时序信号图对图5中的移位寄存器单元的工作过程进行具体的说明。其中，参考信号端VSS的参考信号为低电平信号VL；第一电源信号端VDD1的第一电源信号和第二电源信号端VDD2的第二电源信号互为同频反向信号，即始终有一个在工作，这里以第一电源信号端VDD1的第一电源信号的高电平时段为例进行说明。
在像素保持阶段(即T1阶段)，第一复位信号端Reset1的第一复位信号、第二复位信号端Reset2的第二复位信号、信号输入端Input的输入信号、第二电源信号端VDD2的第二电源信号均为低电平VL，第一电源信号端VDD1的第一电源信号和时钟信号端CLK的时钟信号均为高电平VH，此时，第七开关元件M7在第一电源信号的作用下导通，将第一电源信号传输至第一下拉控制节点PDCN1，第八开关元件M8在传输至第一下拉控制节点PDCN1的第一电源信号的作用下导通，将第一电源信号传输至第一下拉节点PD1，第十一开关元件M11在传输至第一下拉节点PD1的第一电源信号的作用下导通，将参考信号通过第十一开关元件M11传输至信号输出端Output，以对信号输出端Output持续降噪，即信号输出端Output的输出信号均为低电平VL，第一开关元件M1在时钟信号的作用下导通，将信号输出端Output与上拉节点PU连通，间接的通过信号输出端Output对上拉节点PU进行降噪。
在充电阶段(即T2阶段)，信号输入端Input的输入信号为高点平VH，第二开关元件M2在输入信号的作用下导通，将输入信号传输至上拉节点PU，以对电容C充电，第三开关元件M3、第四开关元件M4、第五开关元件M5、第六开关元件M6分别在传输至上拉节点PU的输入信号的作用下导通，将参考信号分别通过第三开关元件M3、第四开关元件M4、第五开关元件M5、第六开关元件M6传输至第一下拉控制节点PDCN1、第一下拉节点PD1、第二下拉控制节点PDCN2、第二下拉节点PD2，同时，第十三开关元件M13在传输至上拉节点PU的输入信号的作用下导通，将时钟信号传输至信号输出端Output，由于此时时钟信号为低电平VL，信号输出端Output的输出信号也为低电平VL，且第一开关元件M1关闭。
在自举阶段(即T3阶段)，时钟信号端CLK的时钟信号为高电平VH，在上拉节点PU的作用下，第十三开关元件M13导通，将时钟信号传输至信号输出端Output，此时信号输出端Output的输出信号为高电平信号VH，同时通过存储电容C的自举作用使得上拉节点PU电位自举至大约2VH，由于此时第一开关元件的控制端和第二端之间的电压为VH-2VH＝-VH<0，因此，第一开关元件M1关闭，即不影响移位寄存器单元的正常输出。
在复位阶段(即T4阶段)，时钟信号端CLK的时钟信号为低电平VL，此时信号输出端Output的输出信号为低电平信号VL，且第一开关元件M1关闭，同时，由于时钟信号为低电平VL，通过存储电容C的自举作用使得上拉节点PU的电位自举至VH。
需要说明的是，第二电源信号端VDD2的第二电源信号的高电平时段的移位寄存器单元的工作原理与上述第一电源信号端VDD1的第一电源信号的高电平时段的移位寄存器单元的工作原理相同，因此此处不再举例说明。
由上可知，在像素保持阶段(即T1阶段)，第一电源信号端VDD1的第一电源信号和第二电源信号端VDD2的第二电源信号通过第十一开关元件M11和第十二开关元件M12交替对信号输出端Output持续降噪，同时，通过时钟信号端CLK的时钟信号周期性打开第一开关元件M1，以间接的通过信号输出端Output对上拉节点PU进行降噪，保证了移位寄存器单元的信耐度，在充电阶段(即T2阶段)、自举阶段(即T3阶段)以及复位阶段(即T4阶段)，信号输出端Output的输出信号由时钟信号端CLK的时钟信号决定，保证移位寄存器单元可以正常输出。
具体的运行图5中的移位寄存器单元的输出信号模拟效果图如图6所示，从图6中可知，保证了移位寄存器单元的信耐度和正常输出。
显然，在上述移位寄存器单元中，仅仅通过时钟信号控制的周期性打开的第一开关元件M1，间接的通过信号输出端Output对上拉节点PU进行降噪，相比于现有技术，在保证了移位寄存器单元的信耐度和正常输出的基础上，在对上拉节点PU的降噪中减少了一个开关元件(即图1中的第十六开关元件M16)，节省了空间。
本示例实施方式还提出了一种移位寄存器电路，可用作栅极驱动电路。参考图7所示，所述移位寄存器电路可以包括多个级联的上述移位寄存器单元；在复位信号端包括第一复位信号端和第二复位信号端时，第N-3级所述移位寄存器单元的信号输出端连接第N级所述移位寄存器单元的信号输入端；第N+3级所述移位寄存器单元的信号输出端连接第N级所述移位寄存器单元的第二复位信号端；第N+4级所述移位寄存器单元的信号输出端连接第N级所述移位寄存器单元的第一复位信号端；其中，N为整数且N≥1。其中，第1-3级移位寄存器单元的输入信号可以由起始信号STV提供。
本示例实施方式中，所述移位寄存器电路级联结构的信号端连接方式不限于此，其可以根据实际情况进行调整，这里不做具体限定。
需要说明的是：所述移位寄存器电路中的各模块单元的具体细节已经在对应的移位寄存器单元中进行了详细的描述，因此这里不再赘述。
本示例实施方式还提出了一种显示面板，包括显示区域和周边区域；其中，所述显示面板的周边区域可以设置上述的移位寄存器电路。在此基础上，所述显示面板的显示区域可以包括横纵交错的多条栅线和多条数据线，以及由相邻所述栅线和相邻所述数据线限定的多个像素单元：其中，所述栅线用于传输所述移位寄存器电路提供的扫描信号，所述数据线用于传输源极驱动器提供的数据信号。
本示例实施方式利用GOA技术将移位寄存器电路集成于显示面板的周边，从而在实现窄边框面板设计的同时，还可有效降低显示面板的制造成本、提升显示模组的工艺产量。
本示例实施方式中，所述显示面板具体可以为LCD显示面板、OLED显示面板、PLED(Polymer Light-Emitting Diode，高分子发光二极管)显示面板、PDP(Plasma DisplayPanel，等离子显示面板)等，这里对于显示面板的适用不做具体的限制。
本示例实施方式还提供一种显示装置，包括上述的显示面板。其中，所述显示装置例如可以包括手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。
此外，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。
通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、移动终端、或者网络设备等)执行根据本公开实施方式的方法。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。
Claims (10)
1.一种移位寄存器单元，其特征在于，包括：
输入模块，连接信号输入端、上拉节点，用于响应输入信号以将所述输入信号传输至所述上拉节点；
输出模块，连接所述上拉节点、时钟信号端、信号输出端，用于响应所述上拉节点的电压信号以将时钟信号传输至所述信号输出端；
下拉控制模块，连接所述上拉节点、参考信号端、第一下拉节点、第二下拉节点、第一电源信号端、第二电源信号端，用于响应所述上拉节点的电压信号以将参考信号分别传输至所述第一下拉节点和第二下拉节点，以及交替响应第一电源信号和第二电源信号，将所述第一电源信号传输至所述第一下拉节点，将所述第二电源信号传输至所述第二下拉节点；
第一下拉模块，连接所述第一下拉节点、所述第二下拉节点、所述参考信号端、所述信号输出端，用于交替响应所述第一下拉节点和所述第二下拉节点的电压信号以将所述参考信号传输至所述信号输出端；
第二下拉模块，连接所述上拉节点、所述信号输出端、所述时钟信号端，用于响应所述时钟信号以将所述信号输出端的电压信号周期性的传输至所述上拉节点；
其中，所述第二下拉模块包括第一开关元件，控制端连接所述时钟信号端，第一端连接所述信号输出端，第二端连接所述上拉节点；所述第一电源信号与所述第二电源信号为同频反向信号。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括：
第二开关元件，控制端和第一端均连接所述信号输入端、第二端连接所述上拉节点。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉控制模块包括：
第一下拉控制单元，连接所述上拉节点、所述参考信号端、第一下拉控制节点、所述第一下拉节点，用于响应所述上拉节点的电压信号以将所述参考信号分别传输至所述第一下拉控制节点和所述第一下拉节点；
第二下拉控制单元，连接所述上拉节点、所述参考信号端、第二下拉控制节点、所述第二下拉节点，用于响应所述上拉节点的电压信号以将所述参考信号分别传输至所述第二下拉控制节点和所述第二下拉节点；
第三下拉控制单元，连接所述第一电源信号端、所述第一下拉控制节点、所述第一下拉节点，用于响应所述第一电源信号以将所述第一电源信号传输至所述第一下拉控制节点和所述第一下拉节点；
第四下拉控制单元，连接所述第二电源信号端、所述第二下拉控制节点、所述第二下拉节点，用于响应所述第二电源信号以将所述第二电源信号传输至所述第二下拉控制节点和所述第二下拉节点。
4.根据权利要求3所述的移位寄存器单元，其特征在于，
所述第一下拉控制单元包括：
第三开关元件，控制端连接所述上拉节点、第一端连接所述第一下拉控制节点、第二端连接所述参考信号端；
第四开关元件，控制端连接所述上拉节点、第一端连接所述第一下拉节点、第二端连接所述参考信号端；
所述第二下拉控制单元包括：
第五开关元件，控制端连接所述上拉节点、第一端连接所述第二下拉控制节点、第二端连接所述参考信号端；
第六开关元件，控制端连接所述上拉节点、第一端连接所述第二下拉节点、第二端连接所述参考信号端；
所述第三下拉控制单元包括：
第七开关元件，控制端和第一端连接所述第一电源信号端、第二端连接所述第一下拉控制节点；
第八开关元件，控制端连接所述第一下拉控制节点、第一端连接所述第一电源信号端、第二端连接所述第一下拉节点；
所述第四下拉控制单元包括：
第九开关元件，控制端和第一端连接所述第二电源信号端、第二端连接所述第二下拉控制节点；
第十开关元件，控制端连接所述第二下拉控制节点、第一端连接所述第二电源信号端、第二端连接所述第二下拉节点。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一下拉模块包括：
第十一开关元件，控制端连接所述第一下拉节点、第一端连接所述信号输出端、第二端连接所述参考信号端；
第十二开关元件，控制端连接所述第二下拉节点、第一端连接所述信号输出端、第二端连接所述参考信号端。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块包括：
第十三开关元件，控制端连接所述上拉节点、第一端连接所述时钟信号端、第二端连接所述信号输出端；
存储电容，连接在所述上拉节点和所述信号输出端之间。
7.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：
复位模块，连接复位信号端、所述参考信号端、所述上拉节点、所述信号输出端，用于响应复位信号以将参考信号传输至所述上拉节点和所述信号输出端。
8.根据权利要求7所述的移位寄存器单元，其特征在于，所述复位信号端包括第一复位信号端和第二复位信号端；
所述复位模块包括：
第十四开关元件，控制端连接所述第一复位信号端、第一端连接所述上拉节点、第二端连接所述参考信号端；
第十五开关元件，控制端连接所述第二复位信号端、第一端连接所述信号输出端、第二端连接所述参考信号端。
9.一种移位寄存器电路，其特征在于，包括多个级联的权利要求1-8任一项所述的移位寄存器单元；
在复位信号端包括第一复位信号端和第二复位信号端时，
第N-3级所述移位寄存器单元的信号输出端连接第N级所述移位寄存器单元的信号输入端；
第N+3级所述移位寄存器单元的信号输出端连接第N级所述移位寄存器单元的第二复位信号端；
第N+4级所述移位寄存器单元的信号输出端连接第N级所述移位寄存器单元的第一复位信号端；
其中，N为整数且N≥1。
10.一种显示面板，包括显示区域和周边区域；其特征在于，所述周边区域设置有权利要求9所述的移位寄存器电路。
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