CN109448646A - 移位寄存器及其驱动方法、驱动电路、面板的驱动方法 - Google Patents

Abstract

本发明提供一种移位寄存器及其驱动方法、驱动电路、面板的驱动方法，属于显示技术领域，其可至少部分解决现有的移位寄存器在对每行子像素进行预充电时，不能采用点反转或者行反转的驱动方式的问题。本发明的移位寄存器，用于给栅线提供驱动信号，移位寄存器包括：移位寄存单元，用于根据下拉节点的电平将第一电压端的信号传输至输出端和输出控制端，以及根据上拉节点的电平将时钟端的信号传输至输出端和输出控制端；控制单元，用于根据第一控制端和第二控制端的信号将第一电压端的信号传输至输出端。

Description

移位寄存器及其驱动方法、驱动电路、面板的驱动方法

技术领域

本发明属于显示技术领域，具体涉及一种移位寄存器及其驱动方法、驱动电路、面板的驱动方法。

背景技术

在显示装置(如液晶显示装置)的阵列基板中，可使用栅极驱动电路为各栅线提供信号。栅极驱动电路由多个级联的移位寄存器构成，每个移位寄存器连接一条栅线，每条栅线连接一行子像素，每条数据线连接一列子像素，并且每个移位寄存器还与其他级(如上一级和下一级)的移位寄存器相连，以触发其他级移位寄存器开始工作。

现有技术的显示装置中，为了提高栅极驱动电路的驱动能力以及避免由于栅极驱动电路的负载导致的栅信号延迟的现象，通常会使栅极驱动电路提前给每条栅线提供信号，以使每条栅线提前开启，以对各行子像素进行预充电。例如，若对每行子像素提前三行充电，则每条栅线具有第一输出阶段、第二输出阶段以及第三输出阶段，具体的，第n条栅线的第一输出阶段对应第n-2条栅线的第三输出阶段，即对应第n-2行子像素的写入阶段，即此时数据线提供对应第n-2行子像素的信号，同时该信号也写入第n行子像素对其进行预充电；第n条栅线的第二输出阶段对应第n-1行子像素的写入阶段，此时数据线提供对应第n-1行子像素的信号，且该信号也写入第n行子像素对其进行预充电；第n条栅线的第三输出阶段对应本行子像素的写入阶段，此时数据线提供对应第n行子像素的信号。

然而，如图1a和图1b(Gout1至3分别表示相邻的三条栅线)所示，对于点反转的驱动方式(是指在一帧画面中，每一子像素与周边相邻的四个子像素的信号极性均相反)或行反转的驱动方式(是指在一帧画面中，相邻行子像素的信号极性均相反)，若对每一行子像素进行提前三行充电，则任意时刻，均有三条栅线同时开启，即每条数据线与一列中的三个子像素同时连通，但这三个子像素的信号极性不都相同，故不论数据线提供什么极性的信号，则对部分子像素的预充电实际是反作用(如某子像素需要负极性的信号，若此时将其预充为正极性的信号，则在最终对该子像素充电时，需要将其从正极性的信号充为负极性的信号，这样反而会影响子像素的正常充电)，从而无法对每行子像素进行有效的预充电，故其实际不适用点反转或者行反转的驱动方式。

发明内容

本发明至少部分解决现有的移位寄存器在对每行子像素进行预充电时，不能采用点反转或者行反转的驱动方式的问题，提供一种在对每行子像素进行预充电时，可以采用点反转或者行反转的驱动方式的移位寄存器。

解决本发明技术问题所采用的技术方案是一种移位寄存器，用于给栅线提供驱动信号，所述移位寄存器包括：

移位寄存单元，用于根据下拉节点的电平将第一电压端的信号传输至输出端和输出控制端，以及根据上拉节点的电平将时钟端的信号传输至输出端和输出控制端；

控制单元，用于根据第一控制端和第二控制端的信号将所述第一电压端的信号传输至输出端。

进一步优选的是，所述控制单元包括：第一晶体管，其第一极连接输出端，第二极连接第一电压端；第二晶体管，其栅极连接第一控制端，第一极连接第二控制端，第二极连接所述第一晶体管的栅极。

进一步优选的是，所述移位寄存单元包括：存储电容，其第一极连接上拉节点，第二极连接输出端；输入重置模块，用于根据输入端和重置端的信号将输入端或第一电压端的信号写入上拉节点；输出模块，用于根据上拉节点的电平将时钟端的信号传输至输出端和输出控制端；下拉控制模块，用于根据上拉节点的电平将第一电压端或者第二电压端的信号写入下拉节点；下拉模块，用于根据下拉节点的电平将第一电压端的信号传输至输出端和输出控制端。

进一步优选的是，所述输入重置模块包括：第三晶体管，其栅极和第一极连接输入端，第二极连接上拉节点；第四晶体管，其栅极连接重置端，第一极连接上拉节点，第二极连接第一电压端。

进一步优选的是，所述输出模块包括：第五晶体管，其栅极连接上拉节点，第一极连接时钟端，第二极连接输出端；第六晶体管，其栅极连接上拉节点，第一极连接时钟端，第二极连接输出控制端。

进一步优选的是，所述下拉控制模块包括：第七晶体管，其栅极连接下拉控制节点，第二极连接下拉节点；第八晶体管，其栅极连接所述第七晶体管的第一极，第一极连接第二电压端，第二极连接第一电压端。

进一步优选的是，所述下拉模块包括：第九晶体管，其栅极连接下拉节点，第一极连接上拉节点，第二极连接第一电压端；第十晶体管，其栅极连接下拉节点，第一极连接输出端，第二极连接第一电压端；第十一晶体管，其栅极连接下拉节点，第一极连接输出控制端，第二极连接第一电压端；第十二晶体管，其栅极连接上拉节点，第一极连接下拉控制节点，第二极连接第一电压端；第十三晶体管，其栅极连接上拉节点，第一极连接下拉节点，第二极连接第一电压端。

进一步优选的是，所有晶体管均为N型晶体管；或者，所有晶体管均为P型晶体管。

解决本发明技术问题所采用的技术方案是一种驱动电路，包括多个级联的移位寄存器，所述移位寄存器为上述的移位寄存器，每级的移位寄存器的输出端连接一条栅线，除了第一级的移位寄存器外，每个所述移位寄存器的第一控制端连接上一级移位寄存器的输出控制端，除了最后一级的移位寄存器外，每个所述移位寄存器的第二控制端连接下一级移位寄存器的输出控制端。

解决本发明技术问题所采用的技术方案是一种移位寄存器的驱动方法，所述移位寄存器为上述的移位寄存器，所述方法包括：在输出阶段中，所述移位寄存器根据第一控制端和第二控制端的信号将第一电压端的信号传输至输出端。

进一步优选的是，所述移位寄存器为上述的移位寄存器；所述方法中，持续向第一电压端提供关断，持续向第二电压端提供导通信号；所述方法具体包括：充电阶段：向输入端提供导通信号，向重置端提供关断信号；输出阶段：向时钟端提供导通信号，向输入端和重置端提供关断信号；重置阶段：向重置端和时钟端提供导通信号，向输入端提供关断信号；保持阶段：向时钟端提供导通信号，向重置端和输入端提供关断信号。

解决本发明技术问题所采用的技术方案是一种面板的驱动方法，其特征在于，所述面板包括多条栅线、多条数据线以及上述的驱动电路，所述驱动电路的每个移位寄存器的输出端连接一条栅线，每条栅线连接一行子像素，每条数据线连接一列子像素，任意两相邻级移位寄存器的输出阶段的开始时间相差输出阶段时长的三分之一，从而每个移位寄存器的输出阶段分为第一输出阶段、第二输出阶段、第三输出阶段；所述方法包括：

在对应第n行子像素的移位寄存器的第一输出阶段，向各数据线提供对应第n-2行子像素的第一数据信号；

在对应第n行子像素的移位寄存器的第二输出阶段，向各数据线提供对应第n-1行子像素的第二数据信号，第二数据信号与第一数据信号的极性相反；

在对应第n行子像素的移位寄存器的第三输出阶段，向各数据线提供对应第n行子像素的第三数据信号，第三数据信号与第一数据信号的极性相同；

n大于或等于3。

附图说明

图1a为现有的液晶显示面板的点反转时子像素的信号极性示意图；

图1b为现有的液晶显示面板的相邻三条栅线的信号图；

图1c为本发明的液晶显示面板的相邻三条栅线的信号图；

图2为本发明的实施例的一种移位寄存器的电路结构示意图；

图3为图2的一种移位寄存器的驱动时序图；

图4a为本发明的实施例的一种驱动电路结构示意图；

图4b为本发明的实施例的一种驱动电路结构的栅线的信号图；

其中，附图标记为：1、控制单元；2、移位寄存单元；M1、第一晶体管；M2、第二晶体管；M3、第三晶体管；M4、第四晶体管；M5、第五晶体管；M6、第六晶体管；M7、第七晶体管；M8、第八晶体管；M9、第九晶体管；M10、第十晶体管；M11、第十一晶体管；M12、第十二晶体管；M13、第十三晶体管；M7’、辅第七晶体管；M8’、辅第八晶体管；M9’、辅第九晶体管；M10’、辅第十晶体管；M11’、辅第十一晶体管；M12’、辅第十二晶体管；M13’、辅第十三晶体管；C、存储电容；PD、下拉节点；PD’、辅下拉节点；PDo、下拉控制节点；PDo’、辅下拉控制节点；PU、上拉节点；INPUT、输入端；G-out(n)、输出端；OC、输出控制端；RESET、重置端；CLK、时钟端；VGL、第一电压端；VDD、第二电压端；VDD’、辅第二电压端；OC(n-1)、第一控制端；OC(n+1)、第二控制端。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。

在下文中描述了本发明的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明中的移位寄存器及其驱动方法、驱动电路、面板的驱动方法可以是在基于点反转或行反转的驱动方式下形成的。其中，点反转方式是指在一帧画面中，每一子像素与周边相邻的四个子像素的信号极性均相反。在点反转的驱动方式下，液晶显示面板的闪烁及串扰等问题最少，从而显示效果最优。

实施例1：

如图1c、图2、图3、图4a以及图4b所示，本实施例提供一种移位寄存器，用于给栅线提供驱动信号，其包括：

移位寄存单元2，用于根据下拉节点PD的电平将第一电压端VGL的信号传输至输出端G-out(n)和输出控制端OC，以及根据上拉节点PU的电平将时钟端CLK的信号传输至输出端G-out(n)和输出控制端OC；

控制单元1，用于根据第一控制端OC(n-1)和第二控制端OC(n+1)的信号将第一电压端VGL的信号传输至输出端G-out(n)。

本实施例的移位寄存器中的输出端G-out(n)可以与一条栅线连接，其中通过第一控制端OC(n-1)和第二控制端OC(n+1)的信号可以控制其输出端G-out(n)输出的信号，也就是说根据第一控制端OC(n-1)和第二控制端OC(n+1)的信号，可以在输出端G-out(n)原本输出应为导通信号的情况下，确定与该移位寄存器连接的栅线是否导通。尤其是在对每行子像素进行预充电时，由于该移位寄存器可以更灵活的控制栅线的信号，则可以采用点反转或者行反转的驱动方式。

优选的，如图3所示，控制单元1包括：第一晶体管M1，其第一极连接输出端G-out(n)，第二极连接第一电压端VGL；第二晶体管M2，其栅极连接第一控制端OC(n-1)，第一极连接第二控制端OC(n+1)，第二极连接所述第一晶体管M1的栅极。

更优选的，移位寄存单元2包括：

存储电容C，其第一极连接上拉节点PU，第二极连接输出端G-out(n)；

输入重置模块，用于根据输入端INPUT和重置端RESET的信号将输入端INPUT或第一电压端VGL的信号写入上拉节点PU；

输出模块，用于根据上拉节点PU的电平将时钟端CLK的信号传输至输出端G-out(n)和输出控制端OC；

下拉控制模块，用于根据上拉节点PU的电平将第一电压端VGL或者第二电压端VDD的信号写入下拉节点PD；

下拉模块，用于根据下拉节点PD的电平将第一电压端VGL的信号传输至输出端G-out(n)和输出控制端OC。

更优选的，所述输入重置模块包括：

第三晶体管M3，其栅极和第一极连接输入端INPUT，第二极连接上拉节点PU；

第四晶体管M4，其栅极连接重置端RESET，第一极连接上拉节点PU，第二极连接第一电压端VGL。

更优选的，输出模块包括：

第五晶体管M5，其栅极连接上拉节点PU，第一极连接时钟端CLK，第二极连接输出端G-out(n)；

第六晶体管M6，其栅极连接上拉节点PU，第一极连接时钟端CLK，第二极连接输出控制端OC。

更优选的，下拉控制模块包括：

第七晶体管M7，其栅极连接下拉控制节点，第二极连接下拉节点PD；

第八晶体管M8，其栅极连接所述第五晶体管M7的第一极，第一极连接第二电压端VDD，第二极连接第一电压端VGL。

更优选的，下拉模块包括：

第九晶体管M9，其栅极连接下拉节点PD，第一极连接上拉节点PU，第二极连接第一电压端VGL；

第十晶体管M10，其栅极连接下拉节点PD，第一极连接输出端G-out(n)，第二极连接第一电压端VGL；

第十一晶体管M11，其栅极连接下拉节点PD，第一极连接输出控制端OC，第二极连接第一电压端VGL；

第十二晶体管M12，其栅极连接上拉节点PU，第一极连接下拉控制节点，第二极连接第一电压端VGL；

第十三晶体管M13，其栅极连接上拉节点PU，第一极连接下拉节点PD，第二极连接第一电压端VGL。

进一步的，移位寄存单元2还包括辅助下拉控制模块和辅助下拉模块。

其中，辅助下拉控制模块包括：

辅第七晶体管M7’，其栅极连接辅下拉控制节点PDo’，第二极连接辅下拉节点PD’；

辅第八晶体管M8’，其栅极连接所述辅第七晶体管M7’的第一极，第一极连接辅第二电压端VDD’，第二极连接第一电压端VGL。

其中，辅助下拉模块包括：

辅第九晶体管M9’，其栅极连接辅下拉节点PD’，第一极连接上拉节点PU，第二极连接第一电压端VGL；

辅第十晶体管M10’，其栅极连接辅下拉节点PD’，第一极连接输出端G-out(n)，第二极连接第一电压端VGL；

辅第十一晶体管M11’，其栅极连接辅下拉节点PD’，第一极连接输出控制端OC，第二极连接第一电压端VGL；

辅第十二晶体管M12’，其栅极连接上拉节点PU，第一极连接辅下拉控制节点PDo’，第二极连接第一电压端VGL；

辅第十三晶体管M13’，其栅极连接上拉节点PU，第一极连接辅下拉节点PD’，第二极连接第一电压端VGL。

需要说明的是，由于辅助下拉控制模块和下拉控制模块、辅助下拉模块和下拉模块的结构分别相同，并且与其他模块的连接关系也分别相同，因此辅助下拉控制模块和下拉控制模块的作用以及工作原理相同、辅助下拉模块和下拉模块作用以及工作原理相同。在以下的描述中仅对下拉控制模块和下拉模块进行描述，省略对辅助下拉控制模块和辅助下拉模块。

进一步优选的，所有晶体管均为N型晶体管(如全部为N型薄膜晶体管)；或者，所有晶体管均为P型晶体管(如全部为P型薄膜晶体管)。

本实施例还提供一种上述移位寄存器的驱动方法，其包括：在输出阶段中，移位寄存器根据第一控制端OC(n-1)和第二控制端OC(n+1)的信号将第一电压端VGL的信号传输至输出端G-out(n)。

其中，输出端G-out(n)可以与一条栅线连接，也就是说根据第一控制端OC(n-1)和第二控制端OC(n+1)的信号可以确定与该移位寄存器连接的栅线是否导通。尤其是在对每行子像素进行预充电时，由于该移位寄存器可以更灵活的控制栅线的信号，则可以采用点反转或者行反转的驱动方式。

进一步地，如图3所示，该方法中，持续向第一电压端VGL提供关断，持续向第二电压端VDD提供导通信号；该方法具体包括：

S11、充电阶段：向输入端INPUT提供导通信号，向重置端RESET提供关断信号。

其中，导通信号是指当加载在晶体管栅极上时，可使晶体管导通的信号，而关断信号是指当加载在晶体管栅极上时，可使晶体管关断的信号。

以下以所有晶体管均是N型晶体管为例进行说明，故其中导通信号为高电平信号，关断信号为低电平信号。

在本阶段中，也就是说输入端INPUT为高电平，故输入端INPUT的高电平经第三晶体管M3传输至上拉节点PU，上拉节点PU为高电平，进而第十二晶体管M12和第十三晶体管M13导通，故即使第二电压端VDD的为高电平，第七晶体管M7和第八晶体管M8均关断，下拉节点PD为低电平，并使第十晶体管M10、第十一晶体管M11均关断。

同时，上拉节点PU的高电平还使第六晶体管M6导通，将时钟端CLK的低电平引入输出控制端OC以及存储电容C的第二极，从而移位寄存器的输出控制端OC以及输出端G-out(n)输出低电平，且电容C被充电。

S12、输出阶段：向时钟端CLK提供导通信号，向输入端INPUT和重置端RESET提供关断信号。

在本阶段中，也就是说向时钟端CLK输入高电平，向输入端INPUT和重置端RESET输入低电平。由于电容C的自举作用，故上拉节点PU的电平被进一步拉高(此时第三晶体管M3关断)仍属于高电平，故下拉节点PD保持低电平，第十晶体管M10、第十一晶体管M11均关断，而上拉节点PU将第五晶体管M5、第六晶体管M6导通，使得移位寄存器的输出控制端OC输出时钟端CLK的高电平，而输出端G-out(n)则需要根据第一控制端OC(n-1)和第二控制端OC(n+1)的信号确定是否输出高电平。

具体的，若第一控制端OC(n-1)和第二控制端OC(n+1)均为高电平，则第一晶体管M1、第二晶体管M2均导通，则输出端G-out(n)输出第一电压端VGL的低电平；若第一控制端OC(n-1)和第二控制端OC(n+1)为低电平，第一晶体管M1、第二晶体管M2均关断，则输出端G-out(n)输出时钟端CLK的高电平；若第一控制端OC(n-1)为高电平、第二控制端OC(n+1)为低电平，则第一晶体管M1关断、第二晶体管M2导通，则输出端G-out(n)输出时钟端CLK的高电平；若第一控制端OC(n-1)为低电平、第二控制端OC(n+1)为高电平，则第一晶体管M1、第二晶体管M2均关断，则输出端G-out(n)输出钟端输CLK的高电平。

S13、重置阶段：向重置端RESET和时钟端CLK提供导通信号，向输入端INPUT提供关断信号。

在本阶段中，也就是说向重置端RESET和时钟端CLK输入高电平，故第四晶体管M4导通，将第一电压端VGL的低电平引入上拉节点PU，电容C不再充电，第五晶体管M5、第六晶体管M6关断，移位寄存器的输出控制端OC以及输出端G-out(n)输出低电平。

S14、保持阶段：向时钟端CLK提供导通信号，向重置端RESET和输入端INPUT提供关断信号。

在本阶段中，也就是说向输入端INPUT输入低电平，向重置端RESET输入低电平，向第时钟端CLK输入高电平。由于第二电压端VDD为高电平，第八晶体管M8导通使得下拉控制节点PDo为高电平，第七晶体管M7导通，下拉节点PD为高电平，第十一晶体管M11和第十晶体管M10导通，第一电压端VGL的低电平经第十一晶体管M11和第十晶体管M10为控制端OC以及输出端G-out(n)提供低电平。

本实施例中，在输出阶段，通过控制第一控制端OC(n-1)和第二控制端OC(n+1)的电平，可在部分时间将输出端原本是高电平(导通信号)的输出变为低电平(关断信号)，以阻止本行子像素被进行极性不正确的预充电，实现灵活控制。

实施例2：

如图1c、图2、图3、图4a以及图4b所示，本实施例提供一种驱动电路，该驱动电路为栅极驱动电路，该驱动电路包括多个级联的移位寄存器，移位寄存器为实施例1中的移位寄存器，每级的移位寄存器的输出端连接一条栅线，除了第一级的移位寄存器外，每个移位寄存器的第一控制端OC(n-1)连接上一级移位寄存器的输出控制端OC，除了最后一级的移位寄存器外，每个移位寄存器的第二控制端OC(n+1)连接下一级移位寄存器的输出控制端OC。

当然，第一级的移位寄存器的第一控制端OC(n-1)需要单独由起始端(如图4a中的STV1)供电，最后一级的移位寄存器的第二控制端OC(n+1)需要单独连接信号端。

其中，通过每个移位寄存器第一控制端OC(n-1)和第二控制端OC(n+1)的信号可以控制其输出端输出的信号，也就是说根据第n-1级移位寄存器的输出控制端OC和第n+1级移位寄存器的输出控制端OC的信号可以确定与第n级移位寄存器连接的栅线是否导通。

需要说明的是，该驱动电路主要是针对点反转或者行反转的驱动方式，在点反转或者行反转的驱动方式下，相邻每一条数据线对应相邻两个子像素的信号极性相反，若需要对每一行子像素进行预充电，移位寄存器可以更灵活的控制栅线的开启，以实现对各行子像素的有效的预充电。

例如，在点反转的驱动方式下，若对每一行子像素进行提前三行充电，每条栅线具有第一输出阶段、第二输出阶段以及第三输出阶段。具体的，对第n级移位寄存器而言，在第一输出阶段中，数据线提供对应第n-2行子像素的信号，第n行子像素与第n-2行子像素的信号极性相同，而第n-1级移位寄存器和第n+1级移位寄存器的输出控制端OC均为低电平，第一晶体管M1、第二晶体管M2均关断，第n级移位寄存器的输出端G-out(n)为高电平，数据线对第n-2行子像素充电的同时对第n行子像素进行极性相同的预充电；在第n条栅线的第二输出阶段中，数据线提供对应第n-1行子像素的信号，第n行子像素与第n-1行子像素的信号极性相反，而因为在该阶段第n-1级移位寄存器与第n+1级移位寄存器的输出控制端OC均为高电平，第n级移位寄存器的输出端G-out(n)为低电平，则可以关断第n行栅线，从而避免第n行子像素接收极性相反的信号；在第三输出阶段中，第n-1级移位寄存器和第n+1级移位寄存器的输出控制端OC均为低电平，第一晶体管M1、第二晶体管M2均关断，第n级移位寄存器的输出端G-out(n)为高电平，第n行子像素的可以接收其本身的信号。

其中，由于各移位寄存器的第一电压端VGL、第二电压端VDD、辅第二电压端VDD’的信号不变，故可通过统一的信号线给第一电压端VGL、第二电压端VDD、辅第二电压端VDD’提供信号(如图4a中的线VGL、线VDD、线VDD’)。

其中，由于相邻移位寄存器的输出阶段的起始时间相差输出阶段时长的1/3，也就是差1/6个周期(每个周期为一个完整的时钟信号周期)，故数据线需要由六条CLK线给其提供信号(图4a中的线CLK1至CLK6)，相邻两条CLK线差1/6个周期，CLK1至CLK6轮流与各移位寄存器的时钟端CLK连接。

其中，第n级和n+3级移位寄存器输出阶段的起始时间实际相差半个周期，故除了最后三级移位寄存器外，第n级移位寄存器的输出控制端OC(不能是与第n+3级移位寄存器的输出端G-out(n)连接，因为本实施例中的输出端G-out(n)不是一直输出高电平)应连接第n+3级移位寄存器的输入端INPUT，且连接第n-3级移位寄存器的重置端RESET。当然，前3级的级移位寄存器的输入端INPUT可连接单独的信号端(图4a中STV1)，而后3级的级移位寄存器重置端RESET也可连接单独的信号端(图中未示出)。

实施例3：

如图1c、图2、图3、图4a以及图4b所示，本实施例提供一种面板的驱动方法，该面板包括多条栅线、多条数据线以及实施例2的驱动电路，驱动电路的每个移位寄存器的输出端连接一条栅线，每条栅线连接一行子像素，每条数据线连接一列子像素，任意两相邻级移位寄存器的输出阶段的开始时间相差输出阶段时长的三分之一，从而每个移位寄存器的输出阶段分为第一输出阶段、第二输出阶段、第三输出阶段；该方法包括：

在对应第n行子像素的移位寄存器的第一输出阶段，向各数据线提供对应第n-2行子像素的第一数据信号；

在对应第n行子像素的移位寄存器的第二输出阶段，向各数据线提供对应第n-1行子像素的第二数据信号，第二数据信号与第一数据信号的极性相反；

在对应第n行子像素的移位寄存器的第三输出阶段，向各数据线提供对应第n行子像素的第三数据信号，第三数据信号与第一数据信号的极性相同；n大于或等于3。

具体的，在点反转或者行反转的驱动方式下，若对每一行子像素提前三行充电，每一条栅线具有第一输出阶段、第二输出阶段以及第三输出阶段。在第一输出阶段中，第n条栅线和第n-2条栅线导通，这两行子像素的信号极性相同，而第n-1级移位寄存器和第n+1级移位寄存器的输出控制端OC均为低电平，第一晶体管M1、第二晶体管M2均关断，第n级移位寄存器的输出端G-out(n)为高电平，则此阶段可以正常充电；在第二输出阶段中，应该由第n条栅线向第n-1条栅线提供信号，但是第n行子像素与第n-1行子像素的信号极性相反，而因为在该阶段通过第n-1级移位寄存器与第n+1级移位寄存器的输出控制端OC均为高电平，则可以关断第n-1条栅线对第n条栅线的预充电，第n级移位寄存器的输出端G-out(n)为低电平，从而避免第n行子像素接收极性相反的信号；在第三输出阶段中，第n-1级移位寄存器和第n+1级移位寄存器的输出控制端OC均为低电平，第一晶体管M1、第二晶体管M2均关断，第n级移位寄存器的输出端G-out(n)为高电平，第n行子像素的可以接收其本身的信号。

具体的，该面板可为液晶显示面板电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (12)

1.一种移位寄存器，用于给栅线提供驱动信号，其特征在于，所述移位寄存器包括：

移位寄存单元，用于根据下拉节点的电平将第一电压端的信号传输至输出端和输出控制端，以及根据上拉节点的电平将时钟端的信号传输至输出端和输出控制端；

控制单元，用于根据第一控制端和第二控制端的信号将所述第一电压端的信号传输至输出端。

2.根据权利要求1所述的移位寄存器，其特征在于，所述控制单元包括：

第一晶体管，其第一极连接输出端，第二极连接第一电压端；

第二晶体管，其栅极连接第一控制端，第一极连接第二控制端，第二极连接所述第一晶体管的栅极。

3.根据权利要求2所述的移位寄存器，其特征在于，所述移位寄存单元包括：

存储电容，其第一极连接上拉节点，第二极连接输出端；

输入重置模块，用于根据输入端和重置端的信号将输入端或第一电压端的信号写入上拉节点；

输出模块，用于根据上拉节点的电平将时钟端的信号传输至输出端和输出控制端；

下拉控制模块，用于根据上拉节点的电平将第一电压端或者第二电压端的信号写入下拉节点；

下拉模块，用于根据下拉节点的电平将第一电压端的信号传输至输出端和输出控制端。

4.根据权利要求3所述的移位寄存器，其特征在于，所述输入重置模块包括：

第三晶体管，其栅极和第一极连接输入端，第二极连接上拉节点；

第四晶体管，其栅极连接重置端，第一极连接上拉节点，第二极连接第一电压端。

5.根据权利要求4所述的移位寄存器，其特征在于，所述输出模块包括：

第五晶体管，其栅极连接上拉节点，第一极连接时钟端，第二极连接输出端；

第六晶体管，其栅极连接上拉节点，第一极连接时钟端，第二极连接输出控制端。

6.根据权利要求5所述的移位寄存器，其特征在于，所述下拉控制模块包括：

第七晶体管，其栅极连接下拉控制节点，第二极连接下拉节点；

第八晶体管，其栅极连接所述第七晶体管的第一极，第一极连接第二电压端，第二极连接第一电压端。

7.根据权利要求6所述的移位寄存器，其特征在于，所述下拉模块包括：

第九晶体管，其栅极连接下拉节点，第一极连接上拉节点，第二极连接第一电压端；

第十晶体管，其栅极连接下拉节点，第一极连接输出端，第二极连接第一电压端；

第十一晶体管，其栅极连接下拉节点，第一极连接输出控制端，第二极连接第一电压端；

第十二晶体管，其栅极连接上拉节点，第一极连接下拉控制节点，第二极连接第一电压端；

第十三晶体管，其栅极连接上拉节点，第一极连接下拉节点，第二极连接第一电压端。

8.根据权利要求2至7中任意一项所述的移位寄存器，其特征在于，

所有晶体管均为N型晶体管；

或者，

所有晶体管均为P型晶体管。

9.一种驱动电路，其特征在于，包括多个级联的移位寄存器，所述移位寄存器为权利要求1至8中的任意一项的移位寄存器，每级的移位寄存器的输出端连接一条栅线，除了第一级的移位寄存器外，每个所述移位寄存器的第一控制端连接上一级移位寄存器的输出控制端，除了最后一级的移位寄存器外，每个所述移位寄存器的第二控制端连接下一级移位寄存器的输出控制端。

10.一种移位寄存器的驱动方法，其特征在于，所述移位寄存器为权利要求1至8任意一项所述的移位寄存器，所述方法包括：

在输出阶段中，所述移位寄存器根据第一控制端和第二控制端的信号将第一电压端的信号传输至输出端。

11.根据权利要求10所述的驱动方法，其特征在于，所述移位寄存器为权利要求7所述的移位寄存器；所述方法中，持续向第一电压端提供关断，持续向第二电压端提供导通信号；所述方法具体包括：

充电阶段：向输入端提供导通信号，向重置端提供关断信号；

输出阶段：向时钟端提供导通信号，向输入端和重置端提供关断信号；

重置阶段：向重置端和时钟端提供导通信号，向输入端提供关断信号；

保持阶段：向时钟端提供导通信号，向重置端和输入端提供关断信号。

12.一种面板的驱动方法，其特征在于，所述面板包括多条栅线、多条数据线以及权利要求9所述的驱动电路，所述驱动电路的每个移位寄存器的输出端连接一条栅线，每条栅线连接一行子像素，每条数据线连接一列子像素，任意两相邻级移位寄存器的输出阶段的开始时间相差输出阶段时长的三分之一，从而每个移位寄存器的输出阶段分为第一输出阶段、第二输出阶段、第三输出阶段；所述方法包括：

在对应第n行子像素的移位寄存器的第一输出阶段，向各数据线提供对应第n-2行子像素的第一数据信号；

在对应第n行子像素的移位寄存器的第二输出阶段，向各数据线提供对应第n-1行子像素的第二数据信号，第二数据信号与第一数据信号的极性相反；

在对应第n行子像素的移位寄存器的第三输出阶段，向各数据线提供对应第n行子像素的第三数据信号，第三数据信号与第一数据信号的极性相同；

n大于或等于3。