CN108389545A - 移位寄存器单元、驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，属于显示技术领域。该移位寄存器单元包括输入模块、保持模块、输出模块、复位模块和下拉模块。其中，在输入模块提供处于第一电位的输入信号后，保持模块可以控制第二上拉节点的电位为第一电位，使得当时钟信号端输出的时钟信号的电位为第一电位时，输出模块的晶体管可以在该第二上拉节点的控制下保持有效开启的状态，及时向输出端输出该时钟信号作为驱动信号，并且由于在输出阶段中该第二上拉节点的电位较为稳定，不会增加输出端的负载，因此可以保证输出模块输出的驱动信号的电位变化至第一电位的时长较短，可以保证及时对显示区域中的各像素充电，提高了显示质量。

Description

移位寄存器单元、驱动方法、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。

背景技术

移位寄存器通常包括多个级联的移位寄存器单元，每个移位寄存器单元用于驱动一行像素单元，由该多个级联的移位寄存器单元可以实现对显示面板中各行像素单元的逐行扫描驱动，以显示图像。

相关技术中，该移位寄存器单元的输入模块可以在输入信号的控制下，控制上拉节点的电位；输出模块可以在该上拉节点的控制下，向输出端输入时钟信号。其中，该输出模块中通常设置有电容器和驱动晶体管，该驱动晶体管的栅极与上拉节点连接，该电容器的两端分别与上拉节点和输出端连接，当时钟信号的电位为高电位时，该电容器由于自举效应可以将上拉节点的电位进一步拉高，使驱动晶体管可以有效开启，并向输出端输入时钟信号作为驱动信号为显示区域的各像素充电。

但是，相关技术中的移位寄存器单元中，输出模块中的驱动晶体管需要在电容器的自举效应下才能有效开启，并输出驱动信号，该自举效应会增加输出端的负载，导致该驱动信号的上升时间较长，进而可能导致显示区域的各像素充电不足，影响显示面板的显示质量。

发明内容

本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，可以解决相关技术中显示面板的显示质量不好的问题，所述技术方案如下：

第一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：输入模块、保持模块、输出模块、复位模块和下拉模块；

所述输入模块分别与输入信号端、第一控制信号端和第一上拉节点连接，所述输入模块用于在来自所述输入信号端的输入信号的控制下，向所述第一上拉节点输入来自所述第一控制信号端的第一控制信号；

所述保持模块分别与所述第一上拉节点、第一电源端和第二上拉节点连接，所述保持模块用于在所述第一上拉节点的控制下，向所述第二上拉节点输入来自所述第一电源端的第一电源信号，以及保持所述第一上拉节点和所述第二上拉节点的电位；

所述输出模块分别与时钟信号端、所述第二上拉节点和输出端连接，所述输出模块用于在所述第二上拉节点的控制下，向所述输出端输入来自所述时钟信号端的时钟信号；

所述复位模块分别与复位信号端、第二控制信号端以及所述第一上拉节点连接，所述复位模块用于在来自所述复位信号端的复位信号的控制下，向所述第一上拉节点输入来自所述第二控制信号端的第二控制信号；

所述下拉模块分别与所述第一电源端、第二电源端、所述第一上拉节点、所述第二上拉节点和所述输出端连接，所述下拉模块用于在所述第一电源信号的控制下，分别向所述第一上拉节点、所述第二上拉节点和所述输出端输入来自所述第二电源端的第二电源信号。

可选的，所述保持模块，包括：第一晶体管和电容器；

所述第一晶体管的栅极与所述第一上拉节点连接，所述第一晶体管的第一极与所述第一电源端连接，所述第一晶体管的第二极与所述第二上拉节点连接；

所述电容器的一端与所述第一上拉节点连接，所述电容器的另一端与所述第二上拉节点连接。

可选的，所述输出模块包括：第二晶体管；

所述第二晶体管的栅极与所述第二上拉节点连接，所述第二晶体管的第一极与所述时钟信号端连接，所述第二晶体管的第二极与所述输出端连接。

可选的，所述下拉模块包括：下拉控制子模块和下拉子模块；

所述下拉控制子模块分别与所述第一电源端、所述第二电源端、所述第一上拉节点以及所述下拉节点连接，用于在所述第一上拉节点的控制下，向所述下拉节点输入所述第一电源信号；

所述下拉子模块分别与所述第二电源端、所述第一上拉节点、所述第二上拉节点、所述下拉节点以及所述输出端连接，用于在来自所述下拉节点的控制下，向所述第一上拉节点、所述第二上拉节点和所述输出端输入所述第二电源信号。

可选的，所述下拉控制子模块包括：第三晶体管和第四晶体管；所述下拉子模块包括：第五晶体管、第六晶体管和第七晶体管；

所述第三晶体管的栅极和第一极均与所述第一电源端连接，所述第三晶体管的第二极与所述下拉节点连接；

所述第四晶体管的栅极与所述第一上拉节点连接，所述第四晶体管的第一极与所述第二电源端连接，所述第四晶体管的第二极与所述下拉节点连接；

所述第五晶体管的栅极与所述下拉节点连接，所述第五晶体管的第一极与所述第二电源端连接，所述第五晶体管的第二极与所述第二上拉节点连接；

所述第六晶体管的栅极与所述下拉节点连接，所述第六晶体管的第一极与所述第二电源端连接，所述第六晶体管的第二极与所述第一上拉节点连接；

所述第七晶体管的栅极与所述下拉节点连接，所述第七晶体管的第一极与所述第二电源端连接，所述第七晶体管的第二极与所述输出端连接。

可选的，所述输入模块，包括：第八晶体管；

所述第八晶体管的栅极与所述输入信号端连接，所述第八晶体管的第一极与所述第一控制信号端连接，所述第八晶体管的第二极与所述第一上拉节点连接。

可选的，所述复位模块包括：第九晶体管；

所述第九晶体管的栅极与所述复位信号端连接，所述第九晶体管的第一极与所述第二控制信号端连接，所述第九晶体管的第二极与所述第一上拉节点连接。

第二方面，提供了一种移位寄存器单元的驱动方法，所述移位寄存器单元包括输入模块、保持模块、输出模块、复位模块和下拉模块；所述方法包括：

输入阶段，输入信号端输出的输入信号的电位为第一电位，所述输入模块在所述输入信号的控制下，向第一上拉节点输入来自第一控制信号端的第一控制信号，所述第一控制信号的电位为第一电位，所述保持模块在所述第一上拉节点的控制下，向第二上拉节点输入来自第一电源端的第一电源信号，所述第一电源信号的电位为第一电位，所述输出模块在所述第二上拉节点的控制下，向输出端输入来自时钟信号端的时钟信号，所述时钟信号的电位为第二电位；

输出阶段，所述时钟信号的电位跳变为第一电位，所述保持模块保持所述第一上拉节点和所述第二上拉节点的电位均为第一电位，所述输出模块在所述第二上拉节点的控制下，向输出端输入所述时钟信号；

复位阶段，复位信号端输出的复位信号的电位为第一电位，所述第一电源信号的电位为第一电位，所述复位模块在所述复位信号的控制下，向所述第一上拉节点输入来自第二控制信号端的第二控制信号，所述第二控制信号的电位为第二电位，所述保持模块在所述第一上拉节点的控制下，控制所述第二上拉节点的电位为第二电位，所述下拉模块在所述第一电源信号的控制下，分别向所述第一上拉节点、所述第二上拉节点和所述输出端输入来自第二电源端的第二电源信号，所述第二电源信号的电位为第二电位。

第三方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：如第一方面所述的移位寄存器单元；

每一级移位寄存器单元的输出端分别与上一级移位寄存器单元的复位信号端，以及下一级移位寄存器单元的输入信号端连接。

第四方面，提供了一种显示装置，所述显示装置包括：如第三方面所述的栅极驱动电路。

本发明提供的技术方案带来的有益效果是：

综上所述，本发明实施例提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，其中该移位寄存器单元包括输入模块、保持模块和输出模块，在该输入模块提供处于第一电位的输入信号后，该保持模块可以控制第二上拉节点的电位保持在第一电位，使得当时钟信号端输出的时钟信号的电位为第一电位时，输出模块中的晶体管可以在该第二上拉节点的控制下保持有效开启的状态，及时向输出端输出该时钟信号作为驱动信号。并且由于在输出阶段中，该第二上拉节点的电位较为稳定，不会增加输出端的负载，因此可以保证该输出模块输出的驱动信号的电位变化至第一电位的时长较短，可以保证及时对显示区域中的各像素充电，从而提高了显示面板的显示质量。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图；

图2是本发明实施例提供的另一种移位寄存器单元的结构示意图；

图3是本发明实施例提供的再一种移位寄存器单元的结构示意图；

图4是本发明实施例提供的一种移位寄存器单元的驱动方法流程图；

图5是本发明实施例提供的一种移位寄存器单元中各个信号端输出的信号的时序图；

图6是本发明实施例提供的一种栅极驱动电路的结构示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位，第一电位和第二电位仅代表该信号的电位有2个不同的状态量，不代表全文中第一电位或第二电位具有特定的数值。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图，如图1所示，该移位寄存器单元可以包括：输入模块10、保持模块20、输出模块30、复位模块40和下拉模块50。

该输入模块10可以分别与输入信号端IN、第一控制信号端FW和第一上拉节点PU1连接，该输入模块10可以在来自输入信号端IN的输入信号的控制下，向第一上拉节点PU1输入来自第一控制信号端FW的第一控制信号，该第一控制信号的电位为第一电位，且该第一电位为有效电位。

示例的，在该输入信号端IN输出的输入信号的电位为第一电位，该输入模块10可以在该输入信号的控制下，向该第一上拉节点PU1输入处于第一电位的第一控制信号。

参考图1，该保持模块20可以分别与第一上拉节点PU1、第一电源端VGH和第二上拉节点PU2连接，该保持模块20可以在第一上拉节点PU1的控制下，向第二上拉节点PU2输入来自第一电源端VGH的第一电源信号，以及保持第一上拉节点PU1和第二上拉节点PU2的电位。该第一电源端VGH为直流电源端，且该第一电源信号的电位为第一电位。

示例的，在该第一上拉节点PU1的电位为第一电位时，该保持模块20可以在该第一上拉节点PU1的控制下，向第二上拉节点PU2输入处于第一电位的第一电源信号。在该第二上拉节点PU2的电位为第一电位，且该第一上拉节点PU1无信号输入(即第一上拉节点PU1悬空)时，该保持模块20可以保持该第一上拉节点PU1的电位为第一电位。并且，在该第一上拉节点PU1的电位为第二电位时，该保持模块20可以在使得该第二上拉节点PU2的电位为第二电位。

输出模块30可以分别与时钟信号端CLK、第二上拉节点PU2和输出端OUT连接，该输出模块30可以在第二上拉节点PU2的控制下，向输出端OUT输入来自时钟信号端CLK的时钟信号。

示例的，在第二上拉节点PU2的电位为第一电位时，该输出模块30可以在该第二上拉节点PU2的控制下，向输出端OUT输入来自时钟信号端CLK的时钟信号。

参考图1，该复位模块40可以分别与复位信号端RST、第二控制信号端BW以及第一上拉节点PU1连接，该复位模块40可以在来自复位信号端RST的复位信号的控制下，向第一上拉节点PU1输入来自第二控制信号端BW的第二控制信号，该第二控制信号的电位为第二电位。

示例的，在该复位信号端RST输出的复位信号的电位为第一电位时，该复位模块40可以在该复位信号的控制下，向该第一上拉节点PU1输入处于第二电位的第二控制信号，从而实现对该第一上拉节点PU1的复位。

该下拉模块50可以分别与第一电源端VGH、第二电源端VGL、第一上拉节点PU1、第二上拉节点PU2和输出端OUT连接，该下拉模块50可以在第一电源信号的控制下，分别向第一上拉节点PU1、第二上拉节点PU2和输出端OUT输入来自第二电源端VGL的第二电源信号，该第二电源信号的电位为第二电位。

示例的，在第一上拉节点PU1的电位为第二电位时，该下拉模块50可以在该第一电源信号端控制下，分别向第一上拉节点PU1、第二上拉节点PU2和输出端OUT输入处于第二电位的第二电源信号，以实现对第一上拉节点PU1、第二上拉节点PU2和输出端OUT的降噪。

综上所述，本发明实施例提供的移位寄存器单元包括输入模块、保持模块和输出模块，在该输入模块提供处于第一电位的输入信号后，该保持模块可以控制第二上拉节点的电位保持在第一电位，使得当时钟信号端输出的时钟信号的电位为第一电位时，输出模块中的晶体管可以在该第二上拉节点的控制下保持有效开启的状态，及时向输出端输出该时钟信号作为驱动信号。并且由于在输出阶段中，该第二上拉节点的电位较为稳定，不会增加输出端的负载，因此可以保证该输出模块输出的驱动信号的电位变化至第一电位的时长较短，可以保证及时对显示区域中的各像素充电，从而提高了显示面板的显示质量。

图2是本发明实施例提供的另一种移位寄存器单元的结构示意图，如图2所示，该下拉模块50可以包括：下拉控制子模块501和下拉子模块502。

该下拉控制子模块501可以分别与第一电源端VGH、第二电源端VGL、第一上拉节点PU1以及下拉节点PD连接，该下拉控制子模块501可以在第一电源信号的控制下，向下拉节点PD输入第一电源信号。

示例的，当第一上拉节点PU1的电位为第二电位时，该下拉控制子模块501可以在来自第一电源端VGH输出的第一电源信号的控制下，向该下拉节点PD输入处于第一电位的第一电源信号。

参考图2，该下拉子模块502可以分别与第二电源端VGL、第一上拉节点PU1、第二上拉节点PU2、下拉节点PD以及输出端OUT连接，该下拉子模块502可以在来自下拉节点PD的控制下，向第一上拉节点PU1、第二上拉节点PU2和输出端OUT输入第二电源信号。

示例的，该下拉子模块502可以在该下拉节点PD的电位为第一电位时，向第一上拉节点PU1、第二上拉节点PU2和输出端OUT输入第二电源信号，从而实现对该第一上拉节点PU1、第二上拉节点PU2和输出端OUT的降噪。

图3是本发明实施例提供的再一种移位寄存器单元的结构示意图，如图3所示，该保持模块20可以包括：第一晶体管M1和电容器C。

该第一晶体管M1的栅极与第一上拉节点PU1连接，该第一晶体管M1的第一极与第一电源端VGH连接，该第一晶体管M1的第二极与第二上拉节点PU2连接。

该电容器C的一端与第一上拉节点PU1连接，该电容器C的另一端与第二上拉节点PU2连接。

在本发明实施例中，该电容器C可以在第二上拉节点PU2的电位为第一电位，且输入模块10中的晶体管关断的情况下，即第一上拉节点PU1无信号输入时，保持第一上拉节点PU1的电位为第一电位。从而使得在时钟信号端CLK输出的时钟信号为第一电位时，该输出模块30可以第二上拉节点PU2的控制下，及时向输出端OUT输出该时钟信号。

可选的，如图3所示，该输出模块30可以包括：第二晶体管M2。

该第二晶体管M2的栅极与第二上拉节点PU2连接，该第二晶体管M2的第一极与时钟信号端CLK连接，该第二晶体管M2的第二极与输出端OUT连接。

需要说明的是，在本发明实施例中，该输出模块30中未设置电容器，即输出端OUT未与电容器连接，从而避免了由于电容器的自举效应，输出端OUT的负载增加而造成输出的时钟信号的上升时间和下降时间增加的问题，降低了对输出端OUT加载时钟信号的影响。

可选的，如图3所示，该下拉控制子模块501可以包括：第三晶体管M3和第四晶体管M4。该下拉子模块502可以包括：第五晶体管M5、第六晶体管M6和第七晶体管M7。

该第三晶体管M3的栅极和第一极可以均与第一电源端VGH连接，该第三晶体管M3的第二极与下拉节点PD连接。

该第四晶体管M4的栅极与第一上拉节点PU1连接，该第四晶体管M4的第一极与第二电源端VGL连接，该第四晶体管M4的第二极与下拉节点PD连接。

该第五晶体管M5的栅极与下拉节点PD连接，该第五晶体管M5的第一极与第二电源端VGL连接，该第五晶体管M5的第二极与第二上拉节点PU2连接。

该第六晶体管M6的栅极与下拉节点PD连接，该第六晶体管M6的第一极与第二电源端VGL连接，该第六晶体管M6的第二极与第一上拉节点PU1连接。

该第七晶体管M7的栅极与下拉节点PD连接，该第七晶体管M7的第一极与第二电源端VGL连接，该第七晶体管M7的第二极与输出端OUT连接。

可选的，如图3所示，该输入模块10可以包括：第八晶体管M8。

该第八晶体管M8的栅极与输入信号端IN连接，该第八晶体管M8的第一极与第一控制信号端FW连接，该第八晶体管M8的第二极与第一上拉节点PU1连接。

可选的，如图3所示，该复位模块40可以包括：第九晶体管M9。

该第九晶体管M9的栅极与复位信号端RST连接，该第九晶体管M9的第一极与第二控制信号端BW连接，该第九晶体管M9的第二极与第一上拉节点PU1连接。

综上所述，本发明实施例提供的移位寄存器单元包括输入模块、保持模块和输出模块，在该输入模块提供处于第一电位的输入信号后，该保持模块可以控制第二上拉节点的电位保持在第一电位，使得当时钟信号端输出的时钟信号的电位为第一电位时，输出模块中的晶体管可以在该第二上拉节点的控制下保持有效开启的状态，及时向输出端输出该时钟信号作为驱动信号。并且由于在输出阶段中，该第二上拉节点的电位较为稳定，不会增加输出端的负载，因此可以保证该输出模块输出的驱动信号的电位变化至第一电位的时长较短，可以保证及时对显示区域中的各像素充电，从而提高了显示面板的显示质量。

图4是本发明实施例提供的一种移位寄存器单元的驱动方法，该驱动方法可以应用于图1至图3任一所示的移位寄存器单元中。参考图1，该移位寄存器单元包括输入模块10、保持模块20、输出模块30、复位模块40和下拉模块50。参考图4，该方法可以包括：

步骤401、输入阶段，输入信号端输出的输入信号的电位为第一电位，输入模块在输入信号的控制下，向第一上拉节点输入来自第一控制信号端的第一控制信号，第一控制信号的电位为第一电位，保持模块在第一上拉节点的控制下，向第二上拉节点输入来自第一电源端的第一电源信号，第一电源信号的电位为第一电位，输出模块在第二上拉节点的控制下，向输出端输入来自时钟信号端的时钟信号，时钟信号的电位为第二电位。

步骤402、输出阶段，时钟信号的电位跳变为第一电位，保持模块保持第一上拉节点和第二上拉节点的电位均为第一电位，输出模块在第二上拉节点的控制下，向输出端输入时钟信号。

在输出阶段中，输入信号的电位跳变为第二电位，该第一上拉节点无信号输入，第二上拉节点的电位为第一电位，该保持模块可以在该第二上拉节点的控制下，控制该第一上拉节点的电位保持在第一电位，进一步使得该第二上拉节点的电位也保持在第一电位。此时该时钟信号跳变为第一电位，该输出模块可以在该第二上拉节点的控制下，向输出端输入处于第一电位的时钟信号，从而实现对一行像素单元的扫描。

步骤403、复位阶段，复位信号端输出的复位信号的电位为第一电位，第一电源信号的电位为第一电位，复位模块在复位信号的控制下，向第一上拉节点输入来自第二控制信号端的第二控制信号，第二控制信号的电位为第二电位，保持模块在第一上拉节点的控制下，控制第二上拉节点的电位为第二电位，下拉模块在第一电源信号的控制下，分别向第一上拉节点、第二上拉节点和输出端输入来自第二电源端的第二电源信号，第二电源信号的电位为第二电位。

在本发明实施例中，在复位阶段之后还可以包括降噪阶段，且在该降噪阶段中，下拉模块可以在第一电源信号的控制下，对该移位寄存器单元的第一上拉节点、第二上拉节点和输出端持续输入处于第二电位的第二电源信号，从而实现对该第一上拉节点、第二上拉节点和输出端的持续降噪。且在输入信号端输出的输入信号的电位再次跳变为第一电位之前，该移位寄存器单元可以重复该降噪阶段。

综上所述，本发明实施例提供的移位寄存器单元的驱动方法，在该输入模块提供处于第一电位的输入信号后，该保持模块可以控制第二上拉节点的电位保持在第一电位，使得当时钟信号端输出的时钟信号的电位为第一电位时，输出模块中的晶体管可以在该第二上拉节点的控制下保持有效开启的状态，及时向输出端输出该时钟信号作为驱动信号。并且由于在输出阶段中，该第二上拉节点的电位较为稳定，不会增加输出端的负载，因此可以保证该输出模块输出的驱动信号的电位变化至第一电位的时长较短，可以保证及时对显示区域中的各像素充电，从而提高了显示面板的显示质量。

进一步的，图5是本发明实施例提供的一种移位寄存器单元驱动过程中各信号端的时序图，以图3所示的移位寄存器单元为例，并以移位寄存器单元中各个晶体管为N型晶体管，第一电位相对于第二电位为高电位为例，详细介绍本发明实施例提供的移位寄存器单元的驱动原理。

如图5所示，在输入阶段t1中，时钟信号端CLK输出的时钟信号的电位为第二电位，输入信号端IN输出的输入信号的电位为第一电位，第八晶体管M8开启，复位信号端RST输出的复位信号的电位为第二电位，第九晶体管M9关断。第一控制信号端FW通过该第八晶体管M8向第一上拉节点PU1输入处于第一电位的第一控制信号，使得该第一上拉节点PU1的电位被拉高，第一晶体管M1和第四晶体管M4开启。第一电源端VGH通过该第一晶体管M1向第二上拉节点PU2输入处于第一电位的第一电源信号，该第二晶体管M2开启，该时钟信号端CLK通过该第二晶体管M2该输出端输出处于第二电位的时钟信号。同时，该第二电源端VGL通过第四晶体管M4向下拉节点PD输入处于第二电位的第二电源信号，第五晶体管M5、第六晶体管M6和第七晶体管M7关断，可以避免第二电源端VGL对第一上拉节点PU1、第二上拉节点PU2和输出端OUT输出信号的影响，保证了移位寄存器单元的工作稳定性。

在输出阶段t2中，输入信号端IN输出的输入信号的电位为第二电位，第八晶体管M8关断，该第一上拉节点PU1无信号输入，由于此时该第二上拉节点PU2的电位为第一电位，因此电容器C可以保持该第一上拉节点PU1的电位为第一电位，第一晶体管M1和第四晶体管M4开启，第一电源端VGH通过该第一晶体管M1向该第二上拉节点PU2输入处于第一电位的第一电源信号，第二晶体管M2开启，该时钟信号端CLK通过该第二晶体管M2向输出端OUT输入处于第一电位的时钟信号，以实现对一行像素单元的扫描。该第二电源端VGL通过该第四晶体管M4向下拉节点PD输入处于第二电位的第二电源信号，该第五晶体管M5、第六晶体管M6、第七晶体管M7关断；复位信号端RST输出的复位信号的电位为第二电位，第九晶体管M9关断。

在复位阶段t3中，复位信号端RST输出的复位信号的电位为第一电位，第九晶体管M9开启，第二电源信号端VGL通过该第九晶体管M9向该第一上拉节点PU1输出处于第二电位的第二电源信号，从而对该第一上拉节点PU1进行放电。该第一晶体管M1和第四晶体管M4关断。该第三晶体管M3的栅极与第一电源端连接，该第三晶体管M3可以一直处于开启状态，此时，该第一电源端VGH可以通过该第三晶体管M3向下拉节点PD输出处于第一电位的第一电源信号，该第五晶体管M5、第六晶体管M6、第七晶体管M7开启，该第二电源端VGL可以通过该第五晶体管M5向该第二上拉节点PU2输出处于第二电位的第二电源信号，从而实现对该第二上拉节点PU2的降噪。同理，该第二电源端VGL可以通过该第六晶体管M6向该第一上拉节点PU1输出处于第二电位的第二电源信号，从而实现对该第一上拉节点PU1的降噪；该第二电源端VGL可以通过该第七晶体管M7向该输出端OUT输出处于第二电位的第二电源信号，从而实现对该输出端OUT的降噪。输入信号端IN输出的输入信号的电位为第二电位，第八晶体管M8关断。

参考图5，在复位阶段t3后，还可以包括降噪阶段t4，在该降噪阶段t4中，该输入信号端IN输出的输入信号的电位，以及复位信号端RST输出的复位信号的电位均为第二电位，该第八晶体管M8和第九晶体管M9关断。第三晶体管M3在第一电源端VGH的控制下保持开启状态，该第一电源端VGH可以通过该第三晶体管M3向下拉节点PD输出处于第一电位的第一电源信号，该第五晶体管M5、第六晶体管M6、第七晶体管M7保持开启状态，该第二电源端VGL可以通过该第五晶体管M5持续向第二上拉节点PU2输出处于第二电位的第二电源信号，从而实现对该第二上拉节点PU2的持续降噪。同理，该第二电源端VGL可以通过该第六晶体管M6持续向该第一上拉节点PU1输出处于第二电位的第二电源信号，从而实现对该第一上拉节点PU1的持续降噪；该第二电源端VGL可以通过该第七晶体管M7持续向该输出端OUT输出处于第二电位的第二电源信号，从而实现对该输出端OUT的持续降噪。

在输入信号端IN输出的输入信号的电位再次跳变为第一电位之前，该移位寄存器单元可以重复该第降噪阶段t4，即该第二电源端VGL可以对该移位寄存器单元的第一上拉节点PU1、第二上拉节点PU2和输出端OUT进行持续降噪。当输入信号端IN输出的输入信号的电位再次跳变为第一电位时，也即是在下一帧扫描开始时，该移位寄存器单元可以继续执行上述输入阶段t1至降噪阶段t4。

需要说明的是，在输入阶段t1和输出阶段t2中，由于第三晶体管M3的栅极与第一电源端VGH连接，因此该第三晶体管M3处于常开状态。当第一上拉节点PU1的电位为第一电位时，该第四晶体管M4开启，该第二电源端VGL可以通过该第四晶体管M4向该下拉节点PD输入处于第二电位的第二电源信号。其中，该第四晶体管M4的宽长比可以大于该第三晶体管M3的宽长比，从而可以使得在第三晶体管M3和第四晶体管M4同时开启时，该第二电源端VGL通过第四晶体管M4输入的第二电源信号也能够将该下拉节点PD的电位拉低，从而将下拉子模块中的各个晶体管关断，避免对第一上拉节点PU1、第二上拉节点PU2和输出端OUT的电位的影响。

图5中还示出了相关技术中的移位寄存器单元中上拉节点PU'的电位变化示意图，参考图5可知，在输入阶段t1中，输入信号端IN对上拉节点PU'进行充电，上拉节点PU'的电位被拉高；在输出阶段t2中，由于电容器的自举效应使得该上拉节点PU'的电位被进一步拉高，从而才能使得驱动晶体管可以有效开启并输出驱动信号。而在本发明实施例中，该第一电源端VGH输出的第一电源信号的电位相对于第一控制信号端FW输出的第一控制信号的电位较高，参考图5，在输入阶段t1中，由于该第二上拉节点PU2的电位就已经被拉高至第一电位，从而使得当时钟信号的电位为第一电位时，输出模块中的晶体管即可以在该第二上拉节点的控制下保持有效开启的状态，因此可以保证及时向输出端输出该时钟信号，也即是保证及时向显示区域中的各像素的充电，提高了显示质量。且参考图3可以看出，本发明实施例提供的移位寄存器单元的输出模块30中未设置有电容器，避免了由于电容器的自举效应，造成对输出端OUT加载时钟信号的影响。参考图5，在输出阶段t2中，该输出模块可以及时向输出端OUT输出处于第一电位的时钟信号。

还需要说明的是，在上述各实施例中，均是以第一晶体管至第九晶体管为N型晶体管，且第一电位相对于第二电位为高电位为例进行的说明。当然，第一晶体管至第九晶体管还可以采用P型晶体管，当该第一晶体管至第九晶体管采用P型晶体管时，该第一电位相对于第二电位为低电位，且各个信号端和节点的电位变化可以与图5所示的电位变化相反。

综上所述，本发明实施例提供的移位寄存器单元的驱动方法，在该输入模块提供处于第一电位的输入信号后，该保持模块可以控制第二上拉节点的电位保持在第一电位，使得当时钟信号端输出的时钟信号的电位为第一电位时，输出模块中的晶体管可以在该第二上拉节点的控制下保持有效开启的状态，及时向输出端输出该时钟信号作为驱动信号。并且由于在输出阶段中，该第二上拉节点的电位较为稳定，不会增加输出端的负载，因此可以保证该输出模块输出的驱动信号的电位变化至第一电位的时长较短，可以保证及时对显示区域中的各像素充电，从而提高了显示面板的显示质量。

图6是本发明实施例提供的一种栅极驱动电路的结构示意图，如图6所示，该栅极驱动电路可以包括：至少两个级联的如图1至图3任一所示的移位寄存器单元。示例的，图6中示出了N个级联的移位寄存器单元，N可以为大于1的整数。

从图6中可以看出，每一级移位寄存器单元的输出端OUT可以与上一级移位寄存器单元的复位信号端RST相连；每一级移位寄存器单元的输出端OUT还可以与下一级移位寄存器单元的输入信号端IN相连。

示例的，如图6中的移位寄存器单元2的输出端OUT与移位寄存器单元1的复位信号端RST相连，且该移位寄存器单元2的输出端OUT与移位寄存器单元3的输入信号端IN相连。

需要说明的是，为了实现移位寄存器的双向扫描，如图6所示，该栅极驱动电路中，第一级移位寄存器单元的输入信号端IN以及最后一级移位寄存器单元的复位信号端RST可以与开启信号端STV相连。

还需要说明的是，参考图6，该栅极驱动电路可以与两个时钟信号端CLK和CLKB相连，并且，相邻的两级移位寄存器单元可以分别与其中一个时钟信号端相连。例如在图6所示的电路中，奇数级移位寄存器单元与时钟信号端CLK相连，偶数级移位寄存器单元与时钟信号端CLKB相连，该两个时钟信号端CLK和CLKB输出的时钟信号的频率相同，相位相反。

本发明实施例还提供一种显示装置，该显示装置可以包括如图6所示的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的栅极驱动电路、移位寄存器单元和各模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：输入模块、保持模块、输出模块、复位模块和下拉模块；

所述输入模块分别与输入信号端、第一控制信号端和第一上拉节点连接，所述输入模块用于在来自所述输入信号端的输入信号的控制下，向所述第一上拉节点输入来自所述第一控制信号端的第一控制信号；

所述保持模块分别与所述第一上拉节点、第一电源端和第二上拉节点连接，所述保持模块用于在所述第一上拉节点的控制下，向所述第二上拉节点输入来自所述第一电源端的第一电源信号，以及保持所述第一上拉节点和所述第二上拉节点的电位；

所述输出模块分别与时钟信号端、所述第二上拉节点和输出端连接，所述输出模块用于在所述第二上拉节点的控制下，向所述输出端输入来自所述时钟信号端的时钟信号；

所述复位模块分别与复位信号端、第二控制信号端以及所述第一上拉节点连接，所述复位模块用于在来自所述复位信号端的复位信号的控制下，向所述第一上拉节点输入来自所述第二控制信号端的第二控制信号；

所述下拉模块分别与所述第一电源端、第二电源端、所述第一上拉节点、所述第二上拉节点和所述输出端连接，所述下拉模块用于在所述第一电源信号的控制下，分别向所述第一上拉节点、所述第二上拉节点和所述输出端输入来自所述第二电源端的第二电源信号。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述保持模块，包括：第一晶体管和电容器；

所述第一晶体管的栅极与所述第一上拉节点连接，所述第一晶体管的第一极与所述第一电源端连接，所述第一晶体管的第二极与所述第二上拉节点连接；

所述电容器的一端与所述第一上拉节点连接，所述电容器的另一端与所述第二上拉节点连接。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块包括：第二晶体管；

所述第二晶体管的栅极与所述第二上拉节点连接，所述第二晶体管的第一极与所述时钟信号端连接，所述第二晶体管的第二极与所述输出端连接。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括：下拉控制子模块和下拉子模块；

所述下拉控制子模块分别与所述第一电源端、所述第二电源端、所述第一上拉节点以及所述下拉节点连接，用于在所述第一上拉节点的控制下，向所述下拉节点输入所述第一电源信号；

所述下拉子模块分别与所述第二电源端、所述第一上拉节点、所述第二上拉节点、所述下拉节点以及所述输出端连接，用于在来自所述下拉节点的控制下，向所述第一上拉节点、所述第二上拉节点和所述输出端输入所述第二电源信号。

5.根据权利要求4所述的移位寄存器单元，其特征在于，所述下拉控制子模块包括：第三晶体管和第四晶体管；所述下拉子模块包括：第五晶体管、第六晶体管和第七晶体管；

所述第三晶体管的栅极和第一极均与所述第一电源端连接，所述第三晶体管的第二极与所述下拉节点连接；

所述第四晶体管的栅极与所述第一上拉节点连接，所述第四晶体管的第一极与所述第二电源端连接，所述第四晶体管的第二极与所述下拉节点连接；

所述第五晶体管的栅极与所述下拉节点连接，所述第五晶体管的第一极与所述第二电源端连接，所述第五晶体管的第二极与所述第二上拉节点连接；

所述第六晶体管的栅极与所述下拉节点连接，所述第六晶体管的第一极与所述第二电源端连接，所述第六晶体管的第二极与所述第一上拉节点连接；

所述第七晶体管的栅极与所述下拉节点连接，所述第七晶体管的第一极与所述第二电源端连接，所述第七晶体管的第二极与所述输出端连接。

6.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块，包括：第八晶体管；

所述第八晶体管的栅极与所述输入信号端连接，所述第八晶体管的第一极与所述第一控制信号端连接，所述第八晶体管的第二极与所述第一上拉节点连接。

7.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位模块包括：第九晶体管；

所述第九晶体管的栅极与所述复位信号端连接，所述第九晶体管的第一极与所述第二控制信号端连接，所述第九晶体管的第二极与所述第一上拉节点连接。

8.一种移位寄存器单元的驱动方法，其特征在于，所述移位寄存器单元包括输入模块、保持模块、输出模块、复位模块和下拉模块；所述方法包括：

输入阶段，输入信号端输出的输入信号的电位为第一电位，所述输入模块在所述输入信号的控制下，向第一上拉节点输入来自第一控制信号端的第一控制信号，所述第一控制信号的电位为第一电位，所述保持模块在所述第一上拉节点的控制下，向第二上拉节点输入来自第一电源端的第一电源信号，所述第一电源信号的电位为第一电位，所述输出模块在所述第二上拉节点的控制下，向输出端输入来自时钟信号端的时钟信号，所述时钟信号的电位为第二电位；

输出阶段，所述时钟信号的电位跳变为第一电位，所述保持模块保持所述第一上拉节点和所述第二上拉节点的电位均为第一电位，所述输出模块在所述第二上拉节点的控制下，向输出端输入所述时钟信号；

复位阶段，复位信号端输出的复位信号的电位为第一电位，所述第一电源信号的电位为第一电位，所述复位模块在所述复位信号的控制下，向所述第一上拉节点输入来自第二控制信号端的第二控制信号，所述第二控制信号的电位为第二电位，所述保持模块在所述第一上拉节点的控制下，控制所述第二上拉节点的电位为第二电位，所述下拉模块在所述第一电源信号的控制下，分别向所述第一上拉节点、所述第二上拉节点和所述输出端输入来自第二电源端的第二电源信号，所述第二电源信号的电位为第二电位。

9.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：至少两个级联的如权利要求1至7任一所述的移位寄存器单元；

每一级移位寄存器单元的输出端分别与上一级移位寄存器单元的复位信号端，以及下一级移位寄存器单元的输入信号端连接。

10.一种显示装置，其特征在于，所述显示装置包括：如权利要求9所述的栅极驱动电路。