KR20170011324A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

Info

Publication number
KR20170011324A
KR20170011324A KR1020150103763A KR20150103763A KR20170011324A KR 20170011324 A KR20170011324 A KR 20170011324A KR 1020150103763 A KR1020150103763 A KR 1020150103763A KR 20150103763 A KR20150103763 A KR 20150103763A KR 20170011324 A KR20170011324 A KR 20170011324A
Authority
KR
South Korea
Prior art keywords
voltage
program
verify
verify operation
main
Prior art date
Application number
KR1020150103763A
Other languages
English (en)
Inventor
이희열
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150103763A priority Critical patent/KR20170011324A/ko
Priority to US14/993,651 priority patent/US20170025183A1/en
Priority to CN201610080552.7A priority patent/CN106373610A/zh
Priority to TW105105623A priority patent/TW201705145A/zh
Publication of KR20170011324A publication Critical patent/KR20170011324A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 다수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이에 대한 프로그램 전압 인가 동작 및 검증 동작을 수행하기 위한 주변 회로부, 및 상기 프로그램 전압 인가 동작시 상기 다수의 메모리 셀들 중 선택된 메모리 셀들에 스텝 전압만큼 점차 상승하는 프로그램 전압을 인가하도록 상기 주변 회로부를 제어하기 위한 제어 로직을 포함하며, 상기 스텝 전압은 상기 프로그램 전압 인가 동작이 반복될수록 점차 증가한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(ProgrammaBL1e ROM), EPROM(ErasaBL1e ProgrammaBL1e ROM), EEPROM(Electrically ErasaBL1e ProgrammaBL1e ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
불휘발성 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell; 이하 MLC 라 함)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; 이하 SLC 라 함)이라 한다.
멀티 레벨 셀을 사용하는 불휘발성 메모리 소자의 경우 메모리 셀의 문턱 전압 분포는 프로그램 상태의 수가 증가함에 따라 문턱 전압 분포를 좁게 만드는 것이 중요하며, 이를 제어하기 위하여 더블 검증(Double Verify), 리프로그램(Re Program) 등의 다양한 동작 옵션이 사용되면서 프로그램을 수행하는 경우의 수가 늘어난다.
본 발명은 반도체 메모리 장치의 프로그램 동작시 전체 프로그램 시간을 감소시키고 메모리 셀들의 문턱 전압 분포를 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 일실시 예에 따른 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이에 대한 프로그램 전압 인가 동작 및 검증 동작을 수행하기 위한 주변 회로부, 및 상기 프로그램 전압 인가 동작시 상기 다수의 메모리 셀들 중 선택된 메모리 셀들에 스텝 전압만큼 점차 상승하는 프로그램 전압을 인가하도록 상기 주변 회로부를 제어하기 위한 제어 로직을 포함하며, 상기 스텝 전압은 상기 프로그램 전압 인가 동작이 반복될수록 점차 증가한다.
본 발명의 일실시 예에 따른 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이에 대한 프로그램 전압 인가 동작, 프리 검증 동작 및 메인 검증 동작을 수행하기 위한 주변 회로부, 및 상기 메인 검증 동작 결과 상기 페일로 판단된 메모리 셀들의 비트라인에 상기 프로그램 전압 인가 동작이 반복될수록 설정 전압만큼 점차 상승하는 프로그램 허용 전압이 인가되도록 제어하고, 상기 페일로 판단된 메모리 셀들에 이전 프로그램 동작시 인가된 프로그램 전압보다 스텝 전압만큼 상승된 새로운 프로그램 전압을 인가하도록 상기 주변 회로부를 제어하는 제어 로직을 포함하며, 상기 스텝 전압은 상기 프로그램 전압 인가 동작이 반복될수록 점차 상승한다.
본 발명의 일실시 예에 따른 반도체 메모리 장치의 동작 방법은 메모리 셀에 프로그램 전압을 인가하는 단계와, 상기 메모리 셀에 대한 프리 검증 동작과 메인 검증 동작을 함께 수행하는 단계, 및 상기 메인 검증 동작 결과 페일로 판단된 경우 상기 프로그램 전압을 제1 스텝 전압만큼 상승시키고 상기 메모리 셀과 연결된 비트라인의 전위를 제2 스텝 전압만큼 상승시킨 후 상기 프로그램 전압을 인가하는 단계부터 재수행하는 단계를 포함하며, 상기 제1 스텝 전압은 상기 프로그램 전압을 인가하는 횟수가 증가할수록 전위 레벨이 증가한다.
본 발명의 일실시 예에 따른 반도체 메모리 장치의 동작 방법은 메모리 셀에 프로그램 전압을 인가하는 단계와 상기 메모리 셀에 대한 프리 검증 동작을 수행하는 단계와, 상기 프리 검증 동작 결과 패스로 판단된 경우 상기 메모리 셀과 연결된 비트라인의 전위 레벨을 프로그램하려는 타겟 프로그램 상태에 따라 조절하는 단계와, 상기 메모리 셀에 대한 메인 검증 동작을 수행하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 반도체 메모리 장치의 프로그램 동작 시 프로그램 전압 인가 횟수가 증가할수록 선택된 메모리 셀에 인가되는 프로그램 전압의 스텝 전압 값의 크기를 조절하고, 선택된 메모리 셀과 연결된 비트라인의 전위 레벨을 점차 상승시킴으로써, 프로그램 동작 시간을 감소시키고 메모리 셀들의 문턱 전압 분포를 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 메모리 셀들의 문턱 전압 분포도이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 프로그램 전압의 파형도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 6은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 메모리 셀들의 문턱 전압 분포도이다.
도 7는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다.
또한 메모리 셀 어레이(110)의 복수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 셀 스트링을 포함한다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 프로그램 동작 시 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm), 프로그램 검증 동작시 생성부(150)에서 생성된 검증 전압(Vverify)을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 복수의 메모리 블록들(BLK1~BLKz) 중 선택된 메모리 블록의 선택된 워드라인에 인가한다.
어드레스 디코더(120)는 프로그램 동작 및 프로그램 검증 동작시 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 프로그램 동작 및 프로그램 검증 동작은 페이지 단위로 수행된다. 또한 프로그램 동작 및 프로그램 검증 동작은 메모리 블럭에 포함된 다수의 페이지들 중 하나의 페이지만을 프로그램하는 싱글 페이지(Single page) 프로그램 동작 또는 다수의 페이지들을 순차적으로 프로그램하는 멀티 페이지(Multi page) 프로그램 동작으로 수행할 수 있다.
프로그램 동작 및 프로그램 검증 동작시 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작 중 프로그램 전압 인가 동작시 프로그램할 데이터(DATA)에 따라 대응하는 비트라인들(BL1 내지 BLm)의 전위를 제어한다. 예를 들어 프로그램할 데이터(DATA)가 프로그램 셀에 대응할 경우 대응하는 비트라인에 프로그램 허용 전압을 인가하고, 프로그램할 데이터(DATA)가 소거 셀에 대응할 경우 대응하는 비트라인에 프로그램 금지 전압을 인가한다. 또한 프로그램 동작 중 프로그램 검증 동작시 비트라인들(BL1 내지 BLm)의 전위 또는 전류를 센싱하여 검증 동작을 수행한다. 검증 동작 결과 메모리 셀의 문턱 전압이 타겟 문턱 전압보다 높게 상승한 것으로 판단될 경우 대응하는 비트라인의 프로그램 금지 전압을 인가한다.
또한 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작시 프로그램 전압 인가 횟수가 증가할수록 비트라인에 인가되는 프로그램 허용 전압을 점차 상승시켜 인가할 수 있다. 이때 최초 프로그램 허용 전압을 Vbl로 정의할 경우, 다음 프로그램 허용 전압은 Vbl+a, 그 다음 프로그램 허용 전압은 Vbl+b, 그 다음 프로그램 허용 전압은 Vbl+c로 정의할 수 있으며, b는 a보다 크며, c는 b보다 크다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(140)은 프로그램 동작 시 프로그램 전압 인가 횟수가 증가할 수록 프로그램 전압을 점차 상승시키되, 상승되는 스텝 전압 값이 점차 상승되도록 전압 생성부(150)를 제어한다. 또한 프로그램 전압 인가 횟수가 증가할수록 비트라인에 인가되는 프로그램 허용 전압이 점차 상승되도록 읽기 및 쓰기 회로(130)를 제어한다. 이때 프로그램 전압(Vpgm)은 이전 프로그램 전압보다 스텝 전압 값만큼 상승하며, 스텝 전압 값은 Vstep, Vstep+a, Vstep+b, Vstep+c로 점차 상승하며, b는 a보다 크며, c는 b보다 크다. 이때, a, b, c 전압은 비트라인에 인가되는 프로그램 허용 전압의 증가분과 같다. 즉, 프로그램 허용 전압의 증가분 만큼 스텝 전압 값을 상승시키는 것이 바람직하다.
또한 제어 로직(140)은 프로그램 검증 동작을 타겟 문턱 전압값 보다 낮은 프리 검증 전압을 이용한 프리 검증 동작과 상기 타겟 문턱 전압값과 동일한 메인 검증 전압을 이용한 메인 검증 동작을 수행하도록 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)를 제어한다.
전압 생성부(150)는 프로그램 동작 시 제어 로직(140)의 제어에 따라 프로그램 전압(Vpgm) 또는 검증 전압(Vverify)을 생성한다. 전압 생성부(150)는 프로그램 전압(Vpgm)을 생성하되, 프로그램 전압 인가 횟수가 증가할수록 스텝 전압값 만큼 증가하는 프로그램 전압(Vpgm)을 생성하고, 스텝 전압 값은 프로그램 전압 인가 횟수가 증가할수록 점차 증가한다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 메모리 셀들의 문턱 전압 분포도이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 프로그램 전압의 파형도이다.
도 1 내지 도 4를 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의동작 방법을 설명하면 다음과 같다.
본 발명의 실시 예에서는 도 3과 같이 메모리 셀들을 소거 상태(Er) 및 다수의 프로그램 상태(PV1 내지 PV7)로 프로그램하는 것을 일예로 설명하도록 한다.
1) 프로그램 전압 인가(S210)
읽기 및 쓰기 회로(130)는 외부로부터 입력되는 프로그램할 데이터(DATA)를 임시 저장하고, 저장된 데이터에 따라 비트라인들(BL1 내지 BLm)의 전위 레벨을 프로그램 허용 전압 또는 프로그램 금지 전압으로 제어한다.
전압 생성부(150)는 선택된 워드라인에 인가하기 위한 프로그램 전압(Vpgm) 및 비선택된 워드라인들에 인가하기 위한 패스 전압을 생성한다.
어드레스 디코더(120)는 어드레스 신호(ADDR)에 응답하여 싱글 페이지 프로그램 동작을 수행하기 위한 하나의 워드라인을 선택하여 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm)을 인가한다. 이때 비선택된 나머지 워드라인들에는 패스 전압을 인가한다.
2) 프리 검증 동작(S220)
프로그램 전압 인가 단계(S210) 이 후, 프리 검증 동작(S220)을 수행한다. 프리 검증 동작(S220)은 타겟 문턱 전압보다 낮은 프리 검증 전압(PV1_pre 내지 PV7_pre)을 이용하여 수행한다.
전압 생성부(150)는 선택된 워드라인에 인가하기 위한 프리 검증 전압(PV1_pre 내지 PV7_pre)을 순차적으로 생성하고, 어드레스 디코더(120)는 어드레스 신호(ADDR)에 응답하여 선택된 워드라인에 프리 검증 전압(PV1_pre 내지 PV7_pre)을 순차적으로 인가한다. 이때 읽기 및 쓰기 회로(130)는 프리 검증 전압(PV1_pre 내지 PV7_pre)이 인가될 때 비트라인들(BL1 내지 BLm)의 전위 레벨을 센싱하여 프리 검증 동작을 수행한다.
프리 검증 동작 결과 패스로 판단된 메모리 셀들은 후속 프로그램 전압 인가 동작시 비트라인에 인가되는 프로그램 허용 전압을 상승시켜 인가하여 문턱 전압 분포를 개선할 수 있다. 이때 최초 프로그램 허용 전압을 Vbl로 정의할 경우, 다음 프로그램 허용 전압은 Vbl+a, 그 다음 프로그램 허용 전압은 Vbl+b, 그 다음 프로그램 허용 전압은 Vbl+c로 정의할 수 있으며, b는 a보다 크며, c는 b보다 크다.
3) 프로그램 전압 상승(S230)
상술한 프리 검증 동작(S220) 결과 선택된 메모리 셀의 문턱 전압이 프리 검증 전압(PV1_pre 내지 PV7_pre) 보다 작아 페일로 판단될 경우, 이전 프로그램 전압 인가 단계(S210)에서 사용된 프로그램 전압(Vpgm)을 상승시켜 새로운 프로그램 전압(Vpgm)을 설정한다.
이때 새로운 프로그램 전압은 도 4와 같이 프로그램 전압 인가 횟수가 증가할수록 상승되는 스텝 전압 값이 커지도록 설정하는 것이 바람직하다. 예를 들어 두 번째 프로그램 전압은 첫 번째 프로그램 전압보다 제1 스텝 전압(△V)만큼 상승된 전압이고, 세 번째 프로그램 전압은 두 번째 프로그램 전압보다 제2 스텝 전압(△V+a)만큼 상승된 전압이고, 네 번째 프로그램 전압은 세 번째 프로그램 전압보다 제3 스텝 전압(△V+b)만큼 상승된 전압이고, 다섯 번째 프로그램 전압은 네 번째 프로그램 전압보다 제4 스텝 전압(△V+c)만큼 상승된 전압이다. 이때, a는 b보다 작고, b는 c보다 작다(a<b<c). 즉, 프로그램 전압의 스텝 전압 값은 프로그램 전압 인가 횟수가 증가할수록 점차 증가한다. 또한 a, b, c 전압은 비트라인에 인가되는 프로그램 허용 전압의 증가분과 같다. 즉, 프로그램 허용 전압의 증가분 만큼 스텝 전압 값을 상승시키는 것이 바람직하다.
4) 메인 검증 동작(S240)
상술한 프리 검증 동작(S220) 결과 선택된 메모리 셀의 문턱 전압이 프리 검증 전압(PV1_pre 내지 PV7_pre) 보다 크거나 같아 패스로 판단된 경우, 메인 검증 동작을 수행한다.
메인 검증 동작은 타겟 문턱 전압과 같은 메인 검증 전압(PV1_main 내지 PV7_main)을 이용하여 수행한다.
전압 생성부(150)는 선택된 워드라인에 인가하기 위한 메인 검증 전압(PV1_main 내지 PV7_main)을 순차적으로 생성하고, 어드레스 디코더(120)는 어드레스 신호(ADDR)에 응답하여 선택된 워드라인에 메인 검증 전압(PV1_main 내지 PV7_main)을 순차적으로 인가한다. 이때 읽기 및 쓰기 회로(130)는 메인 검증 전압(PV1_main 내지 PV7_main)이 인가될 때 비트라인들(BL1 내지 BLm)의 전위 레벨을 센싱하여 메인 검증 동작을 수행한다.
본 발명의 실시 예에서는 제N 프로그램 상태(PV N)의 메인 검증 전압의 전위 레벨이 제N+1 프로그램 상태(PV N+1)의 프리 검증 전압의 전위 레벨과 동일하다. 따라서 제N 프로그램 상태(PV N)의 메인 검증 동작과 제N+1 프로그램 상태(PV N+1)의 프리 검증 동작을 동시에 진행할 수 있다. 예를 들어 제1 프로그램 상태(PV1)의 메인 검증 동작과 제2 프로그램 상태(PV2)의 프리 검증 동작을 동시에 수행할 수 있으며, 이로 인해 전체 프로그램 시간을 감소시킬 수 있다.
5) 프로그램 전압 인가 횟수에 따라 비트라인 전압 설정(S250)
상술한 메인 검증 동작(S240) 결과 선택된 메모리 셀의 문턱 전압이 메인 검증 전압(PV1_main 내지 PV7_main) 보다 작아 페일로 판단될 경우, 프로그램 전압 인가 횟수에 따라 비트라인 전압을 설정한다.
본원 발명의 실시 예에서는 프로그램 전압 인가 횟수가 증가할수록 스텝 전압값 만큼 증가하는 프로그램 전압(Vpgm)을 생성하고, 스텝 전압값은 프로그램 전압 인가 횟수가 증가할수록 점차 증가한다. 이로 인하여 다수의 프로그램 상태(PV1 내지 PV7)의 문턱 전압 분포 폭은 문턱 전압 값이 높을수록 증가할 수 있다. 다수의 프로그램 상태(PV1 내지 PV7)의 문턱 전압 분포 폭이 서로 상이할 경우, 제N 번째 프로그램 상태의 메인 검증 전압과 제N+1 번째 프로그램 상태의 프리 검증 전압이 서로 일치하지 않아 본원 발명의 실시 예와 같이 프리 검증 동작과 메인 검증 동작을 동시에 수행할 수 없다. 따라서, 프로그램 동작시 다수의 프로그램 상태(PV1 내지 PV7)의 문턱 전압 분포 폭(A)을 일정하게 유지시키기 위하여 프로그램 전압 인가 횟수가 증가할수록 비트라인들(BL1 내지 BLm)에 인가되는 프로그램 허용 전압의 전위 레벨을 비트라인 스텝 전압만큼 상승시켜 인가할 수 있다. 이로 인하여 프로그램 전압이 점차 큰 폭으로 상승하여도 상승되는 메모리 셀의 문턱 전압 값이 일정하게 유지되어 메모리 셀들의 프로그램 상태에 따른 문턱 전압 폭(A)을 일정하게 제어할 수 있다.
6) 비트라인에 프로그램 금지 전압 인가(S260)
상술한 메인 검증 동작(S240) 결과 선택된 메모리 셀의 문턱 전압이 메인 검증 전압(PV1_main 내지 PV7_main) 보다 크거나 같아 패스로 판단될 경우, 선택된 메모리 셀과 연결된 비트라인에는 프로그램 금지 전압을 인가하여 선택된 메모리 셀의 문턱 전압이 상승하는 것을 방지한다.
7) 페이지 주소 판단(S270)
선택된 페이지의 모든 메모리 셀들의 메인 검증 동작이 패스로 판단된 경우, 선택된 페이지가 마지막 페이지인지를 확인하고, 다음 페이지가 잔류할 경우 다음 페이지에 대한 프로그램 동작을 수행하기 위하여 상술한 프로그램 전압 인가 단계(S210)부터 재수행한다.
상술한 S210 단계 내지 S260 단계는 도 3에 도시된 각 프로그램 상태에 대해서 프리 검증 전압과 메인 검증 전압의 전압을 변경하여 순차적으로 반복 수행한다.
본 발명의 일실시 예에서는 프로그램 전압 인가 횟수가 증가할수록 셀에 인가되는 프로그램 전압의 스텝 전압 값의 크기가 상승하고 이와 더불어 선택된 메모리 셀과 연결된 비트라인에 인가되는 프로그램 허용 전압이 점차 상승하도록 제어한다.
이때 프로그램 전압 인가 횟수가 1씩 증가할 때마다 스텝 전압 값의 크기가 상승시키고 프로그램 허용 전압을 상승시킬 수 있다. 또한 프로그램 전압 인가 횟수가 설정 횟수 이상 증가한 경우 스텝 전압 값의 크기를 한번 상승시키고 프로그램 허용 전압을 한번 상승시킬 수 있다. 예를 들어 프로그램 전압 인가 횟수가 2번 증가한 경우 스텝 전압 값의 크기를 한번 상승시키고 프로그램 허용 전압을 한번 상승시키는 방식으로 스텝 전압 값의 크기와 프로그램 허용 전압이 과도하게 상승하는 것을 차단할 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 6은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 메모리 셀들의 문턱 전압 분포도이다.
도 1, 도 5 및 도 6을 참조하여, 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
1) 프로그램 전압 인가(S510)
읽기 및 쓰기 회로(130)는 외부로부터 입력되는 프로그램할 데이터(DATA)를 임시 저장하고, 저장된 데이터에 따라 비트라인들(BL1 내지 BLm)의 전위 레벨을 프로그램 허용 전압 또는 프로그램 금지 전압으로 제어한다.
전압 생성부(150)는 선택된 워드라인에 인가하기 위한 프로그램 전압(Vpgm) 및 비선택된 워드라인들에 인가하기 위한 패스 전압을 생성한다.
어드레스 디코더(120)는 어드레스 신호(ADDR)에 응답하여 싱글 페이지 프로그램 동작을 수행하기 위한 하나의 워드라인을 선택하여 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm)을 인가한다. 이때 비선택된 나머지 워드라인들에는 패스 전압을 인가한다.
2) 프리 검증 동작(S520)
프로그램 전압 인가 단계(S510) 이 후, 프리 검증 동작(S520)을 수행한다. 프리 검증 동작(S520)은 타겟 문턱 전압보다 낮은 프리 검증 전압(PV1_pre 내지 PV7_pre)을 이용하여 수행한다.
전압 생성부(150)는 선택된 워드라인에 인가하기 위한 프리 검증 전압(PV1_pre 내지 PV7_pre)을 순차적으로 생성하고, 어드레스 디코더(120)는 어드레스 신호(ADDR)에 응답하여 선택된 워드라인에 프리 검증 전압(PV1_pre 내지 PV7_pre)을 순차적으로 인가한다. 이때 읽기 및 쓰기 회로(130)는 프리 검증 전압(PV1_pre 내지 PV7_pre)이 인가될 때 비트라인들(BL1 내지 BLm)의 전위 레벨을 센싱하여 프리 검증 동작을 수행한다.
3) 프로그램 전압 상승(S530)
상술한 프리 검증 동작(S520) 결과 선택된 메모리 셀의 문턱 전압이 프리 검증 전압(PV1_pre 내지 PV7_pre) 보다 작아 페일로 판단될 경우, 이전 프로그램 전압 인가 단계(S210)에서 사용된 프로그램 전압(Vpgm)을 상승시켜 새로운 프로그램 전압(Vpgm)을 설정한다.
4) 타겟 프로그램 상태에 따라 비트라인 전압 설정(S540)
상술한 프리 검증 동작(S520) 결과 선택된 메모리 셀의 문턱 전압이 프리 검증 전압(PV1_pre 내지 PV7_pre) 보다 높아 페일로 판단될 경우, 각 메모리 셀들에 연결된 비트라인들(BL1 내지 BLm)들에 인가되는 전압을 조절한다. 좀 더 상세하게는 프리 검증 동작 후 수행되는 메인 검증 동작시 비트라인들을 프리차지할 때 메모리 셀의 타겟 프로그램 상태가 높을수록 비트라인에 인가되는 전압이 높도록 제어한다. 예를 들어 PV1 상태로 프로그램하려는 메모리 셀의 비트라인에 인가되는 전압보다 PV2 상태로 프로그램하려는 메모리 셀의 비트라인에 인가되는 전압을 높도록 설정한다. 또한 PV2 상태로 프로그램하려는 메모리 셀의 비트라인에 인가되는 전압보다 PV3 상태로 프로그램하려는 메모리 셀의 비트라인에 인가되는 전압을 높도록 설정한다. 상술한 바와 같이 타겟 프로그램 상태가 높을수록 비트라인에 인가되는 프로그램 허용 전압을 높도록 설정한다. 이는 타겟 프로그램 상태의 전압 분포가 높을수록 프리 검증 전압과 메인 검증 전압의 차이가 커지는 것을 비트라인 전압을 조절하여 보상하기 위한 것이다.
본 발명의 실시 예에서는 각 타겟 프로그램 상태에 따라 비트라인 전압을 저절하는 것을 일예로 설명하였으나, 인접한 타겟 프로그램 상태들을 그룹핑하여 각 그룹마다 비트라인 전압을 동일하게 설정하여 조절할 수 있다.
5) 메인 검증 동작(S550)
상술한 타겟 프로그램 상태에 따라 비트라인 전압 설정(S540) 단계 이 후, 메인 검증 동작을 수행한다.
메인 검증 동작은 타겟 문턱 전압과 같은 메인 검증 전압(PV1_main 내지 PV7_main)을 이용하여 수행한다.
전압 생성부(150)는 선택된 워드라인에 인가하기 위한 메인 검증 전압(PV1_main 내지 PV7_main)을 순차적으로 생성하고, 어드레스 디코더(120)는 어드레스 신호(ADDR)에 응답하여 선택된 워드라인에 메인 검증 전압(PV1_main 내지 PV7_main)을 순차적으로 인가한다. 이때 읽기 및 쓰기 회로(130)는 메인 검증 전압(PV1_main 내지 PV7_main)이 인가될 때 비트라인들(BL1 내지 BLm)의 전위 레벨을 센싱하여 메인 검증 동작을 수행한다.
상술한 S510 단계 내지 S550 단계는 도 6에 도시된 각 프로그램 상태에 대해서 프리 검증 전압과 메인 검증 전압의 전압을 변경하여 순차적으로 반복 수행한다.
본 발명의 실시 예에서는 제N 프로그램 상태(PV N)의 메인 검증 전압의 전위 레벨이 제N+1 프로그램 상태(PV N+1)의 프리 검증 전압의 전위 레벨과 동일하다. 따라서 제N 프로그램 상태(PV N)의 메인 검증 동작과 제N+1 프로그램 상태(PV N+1)의 프리 검증 동작을 동시에 진행할 수 있다. 예를 들어 제1 프로그램 상태(PV1)의 메인 검증 동작과 제2 프로그램 상태(PV2)의 프리 검증 동작을 동시에 수행할 수 있으며, 이로 인해 전체 프로그램 시간을 감소시킬 수 있다.
본 발명의 실시 예에서는 프리 검증 동작 후 메인 검증 동작을 수행하기 이전에 타겟 프로그램 상태에 따라 비트라인의 전위 레벨을 상이하게 조절함으로써, 메모리 셀들의 문턱 전압 분포를 개선할 수 있다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 7을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치와 동일하며 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 8을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 8에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도7를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 9를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 9에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 9에서, 도 8을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 7을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 8 및 도 7를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150 : 전압 생성부

Claims (26)

  1. 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 프로그램 전압 인가 동작 및 검증 동작을 수행하기 위한 주변 회로부; 및
    상기 프로그램 전압 인가 동작시 상기 다수의 메모리 셀들 중 선택된 메모리 셀들에 스텝 전압만큼 점차 상승하는 프로그램 전압을 인가하도록 상기 주변 회로부를 제어하기 위한 제어 로직을 포함하며,
    상기 스텝 전압은 상기 프로그램 전압 인가 동작이 반복될수록 점차 증가하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 로직은 상기 프로그램 전압 인가 동작 후 상기 검증 동작 중 프리 검증 동작을 수행하도록 상기 주변 회로부를 제어하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어 로직은 타겟 문턱 전압보다 낮은 프리 검증 전압을 이용하여 상기 프리 검증 동작을 수행하도록 상기 주변 회로부를 제어하기 위한 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제어 로직은 상기 프리 검증 동작 결과 페일로 판단될 경우 상기 프로그램 전압을 상기 스텝 전압만큼 상승시켜 상기 프로그램 전압 인가 동작을 재수행하도록 상기 주변 회로부를 제어하기 위한 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제어 로직은 상기 프리 검증 동작 결과 패스로 판단될 경우, 상기 타겟 문턱 전압과 같은 메인 검증 전압을 이용하여 메인 검증 동작을 수행하도록 상기 주변 회로부를 제어하기 위한 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    제N 프로그램 상태에 대한 상기 메인 검증 동작의 상기 메인 검증 전압과 제N+1 프로그램 상태에 대한 상기 프리 검증 동작의 상기 프리 검증 전압은 동일한 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제N 프로그램 상태에 대한 상기 메인 검증 동작과 상기 N+1 프로그램 상태에 대한 상기 프리 검증 동작은 동시에 진행되는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제N 프로그램 상태의 문턱 전압 분포 폭과 상기 N+1 프로그램 상태의 문턱 전압 분포 폭은 서로 같은 반도체 메모리 장치.
  9. 제 5 항에 있어서,
    상기 제어 로직은 상기 메인 검증 동작 결과 페일로 판단될 경우, 상기 다수의 메모리 셀들 중 페일로 판단된 메모리 셀들과 연결된 비트라인에 프로그램 허용 전압을 인가하되, 상기 프로그램 허용 전압은 상기 프로그램 전압 인가 동작이 반복될수록 점차 증가하도록 상기 주변 회로부를 제어하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 프로그램 허용 전압은 상기 프로그램 전압 인가 동작이 반복될수록 최초 프로그램 전압보다 설정 전압만큼 상승하며,
    상기 설정 전압은 상기 프로그램 전압 인가 동작이 반복될수록 점차 증가하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 설정 전압과 상기 스텝 전압은 상기 프로그램 전압 인가 동작이 반복될수록 점차 증가하며, 상기 설정 전압은 상기 스텝 전압의 증가량과 동일한 반도체 메모리 장치.
  12. 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 프로그램 전압 인가 동작, 프리 검증 동작 및 메인 검증 동작을 수행하기 위한 주변 회로부; 및
    상기 메인 검증 동작 결과 상기 페일로 판단된 메모리 셀들의 비트라인에 상기 프로그램 전압 인가 동작이 반복될수록 설정 전압만큼 점차 상승하는 프로그램 허용 전압이 인가되도록 제어하고, 상기 페일로 판단된 메모리 셀들에 이전 프로그램 동작시 인가된 프로그램 전압보다 스텝 전압만큼 상승된 새로운 프로그램 전압을 인가하도록 상기 주변 회로부를 제어하는 제어 로직을 포함하며,
    상기 스텝 전압은 상기 프로그램 전압 인가 동작이 반복될수록 점차 상승하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제어 로직은 타겟 문턱 전압보다 낮은 프리 검증 전압을 이용하여 상기 프리 검증 동작을 수행하도록 상기 주변 회로부를 제어하기 위한 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제어 로직은 상기 프리 검증 동작 결과 페일로 판단될 경우 상기 프로그램 전압을 상기 스텝 전압만큼 상승시켜 상기 프로그램 전압 인가 동작을 재수행하도록 상기 주변 회로부를 제어하기 위한 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 제어 로직은 상기 프리 검증 동작 결과 패스로 판단될 경우, 상기 타겟 문턱 전압과 같은 메인 검증 전압을 이용하여 상기 메인 검증 동작을 수행하도록 상기 주변 회로부를 제어하기 위한 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    제N 프로그램 상태에 대한 상기 메인 검증 동작의 상기 메인 검증 전압과 제N+1 프로그램 상태에 대한 상기 프리 검증 동작의 상기 프리 검증 전압은 동일한 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제N 프로그램 상태에 대한 상기 메인 검증 동작과 상기 N+1 프로그램 상태에 대한 상기 프리 검증 동작은 동시에 진행되는 반도체 메모리 장치.
  18. 제 12 항에 있어서,
    상기 설정 전압은 상기 스텝 전압의 증가량과 동일한 반도체 메모리 장치.
  19. 메모리 셀에 프로그램 전압을 인가하는 단계;
    상기 메모리 셀에 대한 프리 검증 동작과 메인 검증 동작을 함께 수행하는 단계; 및
    상기 메인 검증 동작 결과 페일로 판단된 경우 상기 프로그램 전압을 제1 스텝 전압만큼 상승시키고 상기 메모리 셀과 연결된 비트라인의 전위를 제2 스텝 전압만큼 상승시킨 후 상기 프로그램 전압을 인가하는 단계부터 재수행하는 단계를 포함하며,
    상기 제1 스텝 전압은 상기 프로그램 전압을 인가하는 횟수가 증가할수록 전위 레벨이 증가하는 반도체 메모리 장치의 동작 방법.
  20. 제 19 항에 있어서,
    상기 프리 검증 동작 결과 페일로 판단된 경우 상기 프로그램 전압을 상기 제1 스텝 전압만큼 상승시킨 후 상기 프로그램 전압을 인가하는 단계부터 재수행하는 반도체 메모리 장치의 동작 방법.
  21. 제 19 항에 있어서,
    제N 프로그램 상태에 대한 상기 메인 검증 동작의 상기 메인 검증 전압과 제N+1 프로그램 상태에 대한 상기 프리 검증 동작의 상기 프리 검증 전압은 동일한 반도체 메모리 장치의 동작 방법.
  22. 제 21 항에 있어서,
    상기 제N 프로그램 상태의 문턱 전압 분포 폭과 상기 N+1 프로그램 상태의 문턱 전압 분포 폭은 서로 같은 반도체 메모리 장치의 동작 방법.
  23. 제 19 항에 있어서,
    상기 제2 스텝 전압 값은 상기 제1 스텝 전압 값의 증가량과 동일한 반도체 메모리 장치의 동작 방법.
  24. 메모리 셀에 프로그램 전압을 인가하는 단계;
    상기 메모리 셀에 대한 프리 검증 동작을 수행하는 단계;
    상기 프리 검증 동작 결과 패스로 판단된 경우 상기 메모리 셀과 연결된 비트라인의 전위 레벨을 프로그램하려는 타겟 프로그램 상태에 따라 조절하는 단계;
    상기 메모리 셀에 대한 메인 검증 동작을 수행하는 단계를 포함하는 반도체메모리 장치의 동작 방법.
  25. 제 24 항에 있어서,
    상기 타겟 프로그램 상태의 문턱 전압 분포가 높을 수록 상기 비트라인에 인가되는 전압을 상승시키는 반도체 메모리 장치의 동작 방법.
  26. 제 24 항에 있어서,
    N+1번째 상기 프리 검증 동작과 N번째 메인 검증 동작은 동시에 수행되는 반도체 메모리 장치의 동작 방법.
KR1020150103763A 2015-07-22 2015-07-22 반도체 메모리 장치 및 그것의 동작 방법 KR20170011324A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020150103763A KR20170011324A (ko) 2015-07-22 2015-07-22 반도체 메모리 장치 및 그것의 동작 방법
US14/993,651 US20170025183A1 (en) 2015-07-22 2016-01-12 Semiconductor memory device and operating method thereof
CN201610080552.7A CN106373610A (zh) 2015-07-22 2016-02-04 半导体存储器件及其操作方法
TW105105623A TW201705145A (zh) 2015-07-22 2016-02-25 半導體記憶體裝置及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150103763A KR20170011324A (ko) 2015-07-22 2015-07-22 반도체 메모리 장치 및 그것의 동작 방법

Publications (1)

Publication Number Publication Date
KR20170011324A true KR20170011324A (ko) 2017-02-02

Family

ID=57837325

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150103763A KR20170011324A (ko) 2015-07-22 2015-07-22 반도체 메모리 장치 및 그것의 동작 방법

Country Status (4)

Country Link
US (1) US20170025183A1 (ko)
KR (1) KR20170011324A (ko)
CN (1) CN106373610A (ko)
TW (1) TW201705145A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10311956B2 (en) 2017-07-10 2019-06-04 SK Hynix Inc. Semiconductor memory device and operating method thereof
KR20200050705A (ko) * 2018-11-02 2020-05-12 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US10783974B2 (en) 2018-05-31 2020-09-22 SK Hynix Inc. Verification of an excessively high threshold voltage in a memory device
US11568947B2 (en) 2020-12-28 2023-01-31 SK Hynix Inc. Memory device and method of operating the same
US11894057B2 (en) 2021-01-25 2024-02-06 SK Hynix Inc. Memory device performing program operation and method of operating the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200098081A (ko) * 2019-02-11 2020-08-20 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
KR20200136173A (ko) * 2019-05-27 2020-12-07 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20200144000A (ko) * 2019-06-17 2020-12-28 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
KR20230012641A (ko) * 2020-12-15 2023-01-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. Nand 메모리 동작을 위한 아키텍처 및 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090010481A (ko) * 2007-07-23 2009-01-30 삼성전자주식회사 선택 트랜지스터를 프로그램하는 낸드 플래시 메모리 장치및 그것의 프로그램 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10311956B2 (en) 2017-07-10 2019-06-04 SK Hynix Inc. Semiconductor memory device and operating method thereof
US10783974B2 (en) 2018-05-31 2020-09-22 SK Hynix Inc. Verification of an excessively high threshold voltage in a memory device
KR20200050705A (ko) * 2018-11-02 2020-05-12 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US11568947B2 (en) 2020-12-28 2023-01-31 SK Hynix Inc. Memory device and method of operating the same
US11894057B2 (en) 2021-01-25 2024-02-06 SK Hynix Inc. Memory device performing program operation and method of operating the same

Also Published As

Publication number Publication date
TW201705145A (zh) 2017-02-01
US20170025183A1 (en) 2017-01-26
CN106373610A (zh) 2017-02-01

Similar Documents

Publication Publication Date Title
US10665308B2 (en) Semiconductor memory device
KR20160136675A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102669409B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20170011324A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20150029405A (ko) 반도체 메모리 장치 및 그 프로그램 방법
KR102452994B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR20170129516A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20180077885A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20140013383A (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
US9607711B1 (en) Semiconductor memory device and operating method thereof
KR20170011641A (ko) 반도체 메모리 장치 및 그것의 동작 방법
US10311956B2 (en) Semiconductor memory device and operating method thereof
KR20190023893A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20180003197A (ko) 반도체 메모리 장치의 프로그램 방법
KR20160075064A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20180032427A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20180032916A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20170011644A (ko) 반도체 메모리 장치 및 그것의 동작 방법
US20170271012A1 (en) Semiconductor memory device and operating method thereof
KR20170111657A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20160061673A (ko) 반도체 메모리 장치 그것의 동작 방법
KR20190073128A (ko) 메모리 장치 및 그 동작 방법
KR20180028312A (ko) 반도체 메모리 장치 및 그 프로그램 방법
KR20170073980A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20150063850A (ko) 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법