KR20150110917A - 비휘발성 메모리 및 이의 프로그램 방법 - Google Patents

비휘발성 메모리 및 이의 프로그램 방법 Download PDF

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KR20150110917A KR1020140033271A KR20140033271A KR20150110917A KR 20150110917 A KR20150110917 A KR 20150110917A KR 1020140033271 A KR1020140033271 A KR 1020140033271A KR 20140033271 A KR20140033271 A KR 20140033271A KR 20150110917 A KR20150110917 A KR 20150110917A
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Abstract

비휘발성 메모리의 프로그램 방법은, 프로그램 셀에 대응하는 비트라인에 제1전압을 인가한 상태에서, 상기 프로그램 셀의 문턱 전압이 목표 전압보다 낮은 예비 목표 전압에 도달할 때까지 상기 프로그램 셀에 프로그램 펄스를 적어도 한번 이상 인가하는 단계; 및 상기 프로그램 셀의 문턱 전압이 상기 예비 목표 전압에 도달한 이후에, 상기 비트라인에 상기 제1전압보다 높은 제2전압을 인가한 상태에서, 상기 프로그램 셀에 프로그램 펄스를 미리 정해진 회수 인가하는 단계를 포함할 수 있다.

Description

비휘발성 메모리 및 이의 프로그램 방법 {NON VOLATILE MEMORY AND PROGRAM METHOD OF THE SAME}
본 특허문헌은 비휘발성 메모리 및 이의 프로그램 방법에 관한 것이다.
비휘발성 메모리의 프로그램 방법은 여러 가지가 있으나, 문턱 전압의 분포 폭이 넓어지는 것을 방지하기 위해 ISPP(Incremental Step Pulse Program) 방식의 프로그램 동작이 주로 이용되고 있다. ISPP 방식의 프로그램 동작은, 처음에는 낮은 레벨의 프로그램 펄스를 이용하여 프로그램하다가 점진적으로 프로그램 펄스의 레벨을 상승시키는 방식으로 수행된다. 구체적으로, 선택된 워드라인에 프로그램 펄스를 인가하여 선택된 메모리 셀들의 문턱 전압을 상스시킨 후, 검증동작을 수행하여 선택된 메모리 셀들의 문턱 전압이 목표 레벨에 도달할 때까지 프로그램 펄스를 점진적으로 상승시키면서 검증 동작을 수행하는 단계를 반복한다.
최근에는, 문턱 전압의 분포 폭을 더 좁히기 위하여 ISPP 방식을 개선한 프로그램 방법이 연구되고 있는데, 이 중에서, 더블 검증동작(double verify, 더블 프로그램(double program) 이라고도 함)을 적용한 ISPP 방식의 프로그램 동작이 주로 연구되고 있다.
더블 검증동작은, 목표 레벨에 근접한 셀들의 문턱 전압 상승률을 저하시킴으로써 문턱 전압 분포 폭을 좁히는 원리로 수행된다. 즉, 더블 검증동작은 목표 레벨에 근접한 셀들의 문턱 전압이 급격히 상승하여 문턱 전압 분포가 넓어지는 것을 방지할 뿐만 아니라, 문턱 전압을 서서히 상승시킴으로써 문턱전압 분포를 더 좁힐 수 있다. 이를 위하여, 검증작은 목표 레벨과 목표 레벨보다 낮은 예비 목표 레벨을 이용하여 수행된다. 더블 검증동작을 구체적으로 설명하면, 프로그램 펄스를 인가한 후, 예비 목표 레벨을 이용한 검증동작과, 목표레벨을 이용한 검증동작을 즉 2번의 검증동작을 수행한다. 그 결과, (1)해당 셀의 문턱 전압이 례비 목표 레벨보다 낮은지, (2)예비 목표 레벨과 목표 레벨 사이에 있는지, 또는 (3)목표 레벨에 도달했는지가 구별된다. 그리고, 비트라인의 레벨을 조절하는 방식에 의해 (1)에 해당하는 셀들은 문턱 전압이 비교적 크게 상승하도록 프로그램하고, (2)에 해당하는 셀들은 문턱 전압이 비교적 적게 상승하도록 프로그램하고, (3)에 해당하는 셀들은 더 이상 문턱 전압이 변동되지 않도록 한다.
하지만, 이러한 프로그램 방법은, 프로그램 펄스의 인가시마다 2번의 검증동작이 수행되어야 하므로, 전체적인 프로그램 동작의 시간이 늘어난다는 문제점이 있다.
본 발명의 실시예들은, 문턱 전압의 분포 폭을 좁히면서도 프로그램 동작의 시간을 줄일 수 있는 비휘발성 메모리 및 이의 프로그램 방법을 제공할 수 있다.
본 발명의 일실시예에 따른 비휘발성 메모리의 프로그램 방법은, 프로그램 셀에 대응하는 비트라인에 제1전압을 인가한 상태에서, 상기 프로그램 셀의 문턱 전압이 목표 전압보다 낮은 예비 목표 전압에 도달할 때까지 상기 프로그램 셀에 프로그램 펄스를 적어도 한번 이상 인가하는 단계; 및 상기 프로그램 셀의 문턱 전압이 상기 예비 목표 전압에 도달한 이후에, 상기 비트라인에 상기 제1전압보다 높은 제2전압을 인가한 상태에서, 상기 프로그램 셀에 프로그램 펄스를 미리 정해진 회수 인가하는 단계를 포함할 수 있다.
상기 프로그램 방법은, 상기 프로그램 펄스를 미리 정해진 회수 인가하는 단계의 수행 이후에, 상기 비트라인에 인히빗(inhibit) 전압을 인가하는 단계를 더 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 비휘발성 메모리의 프로그램 방법은, 프로그램 셀에 대응하는 비트라인에 제1전압을 인가하는 단계; 상기 비트라인에 상기 제1전압이 인가된 상태에서 상기 프로그램 셀에 대응하는 워드라인에 프로그램 펄스를 인가하는 단계; 목표 문턱전압 레벨보다 낮은 전압 레벨을 기준으로 상기 프로그램 셀을 검증하는 단계; 상기 검증하는 단계가 패스되면, 상기 비트라인에 상기 제1전압보다 높은 제2전압을 인가하는 단계; 및 상기 비트라인에 상기 제2전압이 인가된 상태에서 상기 워드라인에 미리 정해진 회수의 프로그램 펄스를 인가하는 단계를 포함할 수 있다.
상기 프로그램 방법은, 상기 미리 정해진 회수의 프로그램 펄스가 인가된 이후에, 상기 비트라인에 인히빗(inhibit) 전압을 인가하는 단계를 더 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 비휘발성 메모리는, 다수의 메모리 셀을 포함하는 셀어레이; 및 상기 셀어레이의 프로그램 동작을 수행하기 위한 하나 이상의 회로를 포함하고, 상기 하나 이상의 회로는 상기 다수의 메모리 셀 중 프로그램 셀의 프로그램 동작시에, 상기 프로그램 셀에 대응하는 비트라인에 제1전압을 인가한 상태에서, 상기 프로그램 셀의 문턱 전압이 목표 전압보다 낮은 예비 목표 전압에 도달할 때까지 상기 프로그램 셀에 프로그램 펄스를 적어도 한번 이상 인가하고, 상기 프로그램 셀의 문턱 전압이 상기 예비 목표 전압에 도달한 이후에, 상기 비트라인에 상기 제1전압보다 높은 제2전압을 인가한 상태에서, 상기 프로그램 셀에 프로그램 펄스를 미리 정해진 회수 인가할 수 있다.
상기 하나 이상의 회로는 상기 프로그램 펄스를 미리 정해진 회수 인가한 이후에 상기 비트라인에 인히빗(inhibit) 전압을 인가할 수 있다.
본 발명의 실시예들에 따르면, 비휘발성 메모리에서 프로그램 셀들의 문턱 전압의 분포 폭을 좁히면서도 프로그램 동작의 시간을 줄일 수 있다.
도 1은 본 발명의 일실시예에 따른 비휘발성 메모리의 구성을 도시한 도면.
도 2는 본 발명의 일실시예에 따른 프로그램 방법을 설명하기 위한 순서도.
도 3은 프로그램 동작시, 프로그램 셀들의 문턱 전압 변화를 설명하기 위한 도면.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 비휘발성 메모리의 구성을 도시한 도면이다.
도 1을 참조하면, 불휘발성 메모리 장치는 셀 어레이(110), 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 하는 회로들(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어회로(120)를 포함할 수 있다. 회로들에는 전압 생성 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력 회로(170), 및 패스/페일 판단회로(180)를 포함할 수 있다.
메모리 셀 어레이(110)는 다수의 메모리 셀 블록들을 포함할 수 있으며, 도 1에는 그 중 하나의 메모리 셀 블록이 도시되어 있다. 각각의 메모리 셀 블록은 다수의 스트링들(ST)을 포함할 수 있다. 스트링들(ST) 중 일부는 노말 스트링들로 지정되고, 일부는 플래그(flag) 스트링들로 지정될 수 있다. 각각의 스트링(ST)은 서로 동일하게 구성되며, 공통 소오스 라인(CSL)에 연결되는 소오스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F0 내지 Fn), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성될 수 있다. 플래그 스트링에 포함되는 셀들을 플래그 셀이라 부르지만, 구조는 메모리 셀과 동일할 수 있다. 소오스 셀렉트 트랜지스터(SST)의 게이트는 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0 내지 Fn)의 게이트들은 워드라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결될 수 있다. 스트링들(ST)은 스트링들(ST) 각각에 대응하는 비트라인들(BL1 내지 BLk)과 각각 연결되고 공통 소오스 라인(CSL)과 공통으로 연결될 수 있다.
제어회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 페이지 버퍼 신호들(PB SIGNALS)을 출력할 수 있다. 또한, 제어회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력할 수 있다. 또한, 제어회로(120)는 프로그램 검증 동작 시 패스/페일 판단회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표 전압까지 상승하였는지를 확인하고, 확인 결과에 따라 프로그램 동작의 재실시 또는 완료 여부를 결정할 수 있다.
전압 공급 회로(130, 140)는 제어회로(120)의 신호들(READ, PGM, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 전압들을 선택된 메모리 셀 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0 내지 WLn) 및 소오스 셀렉트 라인(SSL)으로 공급할 수 있다. 이러한 전압 공급 회로는 전압 생성 회로(130) 및 로우 디코더(140)를 포함할 수 있다.
전압 생성 회로(130)는 제어회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass, Vread)을 글로벌 라인들로 출력할 수 있다.
로우 디코더(140)는 제어회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 발생된 동작 전압들을 선택된 메모리 셀 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 전달할 수 있다.
페이지 버퍼 그룹(150)은 비트라인들(BL1 내지 BLk)과 각각 연결되는 페이지 버퍼들(미도시)을 포함할 수 있다. 제어회로(120)에서 출력된 페이지 버퍼 신호들(PB SIGNALS)에 응답하여 메모리 셀들(F0 내지 Fn)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 내지 BLk)에 각각 인가할 수 있다. 구체적으로, 페이지 버퍼 그룹(150)은 메모리 셀들(F0 내지 Fn)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL1 내지 BLk)을 프리차지하거나, 비트라인들(BL1 내지 BLk)의 전압 변화에 따라 검출된 메모리 셀들(F0 내지 Fn)의 문턱전압 레벨에 대응하는 데이터를 래치할 수 있다. 즉, 페이지 버퍼 그룹(150)은 프로그램 동작시에는 래치에 입력된 데이터에 따라 비트라인들에 프로그램 허용 전압(예컨대, 0V, 0+αV) 또는 프로그램 금지 전압(예컨대, Vcc)을 인가하고, 리드 동작 시에는 메모리 셀들(F0 내지 Fn)에 저장된 데이터에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절하여 메모리 셀들(F0 내지 Fn)에 저장된 데이터를 검출할 수 있다.
컬럼 선택 회로(160)는 제어회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택할 수 있다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력될 수 있다. 또한, 페이지 버퍼 그룹(150)에서 출력된 데이터를 컬럼 라인(CL)을 통해 전달받고, 이를 패스/페일 판단회로(180)에 전달할 수 있다.
입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 페이지 버퍼그룹(150)의 페이지 버퍼들에 각각 입력하기 위하여 제어회로(120)의 제어에 따라 데이터(DATA)를 컬럼 선택 회로(160)에 전달할 수 있다. 전달된 데이터를 컬럼 선택 회로(160)가 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장할 수 있다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터(DATA)를 외부로 출력할 수 있다.
패스/페일 판단회로(180)는 프로그램 동작의 완료 여부를 판단하고 그 결과를 체크 신호(PFC)로 출력할 수 있다. 또한, 패스/페일 판단회로(180)는 에러 셀 발생시에 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행할 수 있다.
제어회로(120)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압들이 선택적으로 인가될 수 있도록 전압 생성 회로(130)를 제어할 수 있다. 이때, 패스/페일 판단회로(180)의 체크 신호(CS)에 따라 제어회로(120)가 전압 생성 회로(130)를 제어할 수도 있다.
도 2는 본 발명의 일실시예에 따른 프로그램 방법을 설명하기 위한 순서도이고, 도 3은 프로그램 동작시, 프로그램 셀들의 문턱 전압 변화를 설명하기 위한 도면이다.
도 2 및 도 3을 참조하여, 프로그램 방법을 구체적으로 알아보기로 한다.
(1) 프로그램 셀들을 예비 목표 전압(Vp)까지 프로그램하는 단계.
우선, 도 3의 (a)와 같이 이레이즈 상태에 있는 프로그램 셀들이 예비 목표 전압(Vp)까지 프로그램된다. 여기서 프로그램 셀들이란 메모리 셀들 중 프로그램 동작이 수행될 메모리 셀들, 즉 프로그램 동작시 프로그램 동작을 수행하도록 어드레스에 의해 선택되고 프로그램 데이터에 대응하는 메모리 셀들, 을 의미한다.
먼저, 프로그램 셀에 대응하는 비트라인에 프로그램 허용전압인 제1전압(예, 0V)이 인가될 수 있다(S211). 이때 이레이즈(erase) 셀에 대응하는 비트라인에는 프로그램 인히빗(inhibit) 전압(예, 전원전압)이 인가될 수 있다.
이어서, 프로그램 셀에 대응하는 워드라인에 고전압의 프로그램 펄스가 인가될 수 있다(S212). 프로그램 펄스의 레벨은 매회 증가할 수 있다. 예를 들어, 첫번째의 프로그램 펄스의 인가시에 프로그램 펄스의 전압 레벨이 14V였다면, 매번의 프로그램 펄스의 인가시마다 프로그램 펄스의 전압 레벨이 1V씩 증가할 수 있다.
프로그램 펄스의 인가 이후에, 예비 목표 전압(Vp)을 기준으로 프로그램 셀이 검증될 수 있다(S213). 이는, 프로그램 셀의 문턱 전압이 예비 목표 전압(Vp)보다 높은지 낮은지가 검증된다는 것을 의미할 수 있다. 예비 목표 전압(Vp)은 프로그램 셀의 문턱 전압이 최종적으로 가져야하는 목표 전압(Vt)보다 낮은 레벨을 가질 수 있다. 검증 결과 프로그램 셀의 문턱 전압이 예비 목표 전압(Vp)보다 높은 경우에(즉 도 4의 (b)에서 예비 목표 전압(Vp) 우측에 해당하는 프로그램 셀들의 경우에), 검증에 패스한 것으로 판단되어(S214의 Y) 다음 단계로 진행한다. 그러나 검증 결과 프로그램 셀의 문턱 전압이 예비 목표 전압(Vp)보다 낮은 경우에(즉 도 4의 (b)에서 예비 문턱 전압(Vp) 좌측에 해당하는 프로그램 셀들의 경우에), 검증에 실패한 것으로 판단되어(S214의 N) 프로그램 펄스의 레벨을 높이고(S215) 단계들(S211-S214)이 다시 수행된다.
단계들(S211-S215)의 수행에 의해, 프로그램 셀의 문턱 전압은 예비 목표(Vp) 전압보다 높아진다.
(2) 예비 목표 전압(Vp)에 도달한 프로그램 셀들을 블라인드(blind) 프로그램하는 단계
이제, 예비 목표 전압(Vp)에 도달한 프로그램 셀들이 블라인드 프로그램된다. 이미 예비 목표 전압(Vp)에 도달한 프로그램 셀들에 대해서는 더 이상의 검증 결과에 상관없이 미리 정해진 회수의 프로그램 펄스가 인가되는데, 이러한 이유로 이러한 프로그램 동작을 블라인드 프로그램이라고 명명했다.
예비 목표 전압(Vp)에 도달한 프로그램 셀에 대응하는 비트라인에는 제1전압(예, 0V) 보다 높은 레벨의 제2전압(예, 0+αV)이 인가될 수 있다(S221). 여기서, 비트라인에 제2전압을 인가하는 이유는, 프로그램 셀에 프로그램 펄스가 인가되더라도 프로그램 셀의 문턱 전압이 작은 폭으로 변동되도록 하기 위해서다.
비트라인에 제2전압이 인가된 상태에서, 프로그램 셀에 대응하는 워드라인에 미리 정해진 회수(예, 1회 또는 3회)의 프로그램 펄스가 인가될 수 있다(S222). 여기서 인가되는 프로그램 펄스의 전압 레벨은 마지막으로 수행된 단계에서 인가된 프로그램 펄스의 전압 레벨보다 높은 레벨일 수 있다. 또한, 미리 정해진 회수가 2회 이상인 경우에 매회의 프로그램 펄스의 인가시마다 그 전압 레벨은 높아질 수 있다. 단계(S222)에서의 프로그램 펄스의 인가에 의해 프로그램 셀의 문턱 전압이 작은 폭으로 변하게 되고, 그 결과 도 3의 (c)와 같은 문턱 전압 분포를 가질 수 있다.
미리 정해진 회수의 프로그램 펄스가 인가된 이후에, 프로그램 셀의 비트라인에는 인히빗(inhibit) 전압(예, 전원전압)이 인가될 수 있다(S223). 이에 의해, 더 이상 프로그램 셀의 문턱 전압이 변동되는 것이 방지될 수 있다.
단계들(S221-S223)에서는, 문턱 전압이 예비 목표 전압(Vp)에 도달한 프로그램 셀들을 대상으로, 문턱 전압이 조금만 변동될 수 있도록 비트라인이 세팅된 상태에서, 검증 동작과 관계없이 미리 설정된 회수의 프로그램 펄스가 인가된다. 그러므로, 단계들(S221-S223)의 수행에 의해 프로그램 셀의 문턱 전압이 조금 변경되어 도 3의 (c)와 같은 문턱 전압 분포를 가질 수 있다.
본 발명의 실시예에 따른 프로그램 방법에 의하면, 하나의 전압레벨을 기준으로 한 검증 동작만을 수행해, 프로그램 동작시간의 증가를 방지하면서도, 프로그램 셀의 문턱 전압 분포 폭을 줄일 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
110: 셀어레이 120: 제어회로
130: 전압 생성 회로 140: 로우 디코더
150: 페이지 버퍼 그룹 160: 컬럼 선택 회로
170: 입출력 회로 180: 패스/페일 판단 회로

Claims (10)

  1. 프로그램 셀에 대응하는 비트라인에 제1전압을 인가한 상태에서, 상기 프로그램 셀의 문턱 전압이 목표 전압보다 낮은 예비 목표 전압에 도달할 때까지 상기 프로그램 셀에 프로그램 펄스를 적어도 한번 이상 인가하는 단계; 및
    상기 프로그램 셀의 문턱 전압이 상기 예비 목표 전압에 도달한 이후에, 상기 비트라인에 상기 제1전압보다 높은 제2전압을 인가한 상태에서, 상기 프로그램 셀에 프로그램 펄스를 미리 정해진 회수 인가하는 단계
    를 포함하는 비휘발성 메모리의 프로그램 방법.
  2. 제 1항에 있어서,
    상기 프로그램 펄스를 미리 정해진 회수 인가하는 단계의 수행 이후에, 상기 비트라인에 인히빗(inhibit) 전압을 인가하는 단계
    를 더 포함하는 비휘발성 메모리의 프로그램 방법.
  3. 제 1항에 있어서,
    상기 프로그램 펄스를 적어도 한번 이상 인가하는 단계와 상기 프로그램 펄스를 미리 정해진 회수 인가하는 단계에서, 프로그램 펄스의 전압 레벨은 매회 증가하는
    비휘발성 메모리의 프로그램 방법.
  4. 제 3항에 있어서,
    상기 프로그램 펄스를 적어도 한번 이상 인가하는 단계에서의 최후의 프로그램 펄스보다, 상기 프로그램 펄스를 미리 정해진 회수 인가하는 단계에서의 최초의 프로그램 펄스가 더 높은 전압 레벨을 가지는
    비휘발성 메모리의 프로그램 방법.
  5. 프로그램 셀에 대응하는 비트라인에 제1전압을 인가하는 단계;
    상기 비트라인에 상기 제1전압이 인가된 상태에서 상기 프로그램 셀에 대응하는 워드라인에 프로그램 펄스를 인가하는 단계;
    목표 문턱전압 레벨보다 낮은 전압 레벨을 기준으로 상기 프로그램 셀을 검증하는 단계;
    상기 검증하는 단계가 패스되면, 상기 비트라인에 상기 제1전압보다 높은 제2전압을 인가하는 단계; 및
    상기 비트라인에 상기 제2전압이 인가된 상태에서 상기 워드라인에 미리 정해진 회수의 프로그램 펄스를 인가하는 단계
    를 포함하는 비휘발성 메모리의 프로그램 방법.
  6. 제 5항에 있어서,
    상기 미리 정해진 회수의 프로그램 펄스가 인가된 이후에, 상기 비트라인에 인히빗(inhibit) 전압을 인가하는 단계
    를 더 포함하는 비휘발성 메모리의 프로그램 방법.
  7. 제 5항에 있어서,
    상기 검증하는 단계를 패스하지 못하면, 상기 비트라인에 상기 제1전압이 인가된 상태에서 상기 프로그램 펄스를 인가하는 단계는 ISPP 방식으로 반복 수행되는
    비휘발성 메모리의 프로그램 방법.
  8. 제 5항에 있어서,
    상기 미리 정해진 회수의 프로그램 펄스를 인가하는 단계에서 프로그램 펄스의 전압 레벨은 매회 증가하는
    비휘발성 메모리의 프로그램 방법.
  9. 다수의 메모리 셀을 포함하는 셀어레이; 및
    상기 셀어레이의 프로그램 동작을 수행하기 위한 하나 이상의 회로를 포함하고,
    상기 하나 이상의 회로는
    상기 다수의 메모리 셀 중 프로그램 셀의 프로그램 동작시에,
    상기 프로그램 셀에 대응하는 비트라인에 제1전압을 인가한 상태에서, 상기 프로그램 셀의 문턱 전압이 목표 전압보다 낮은 예비 목표 전압에 도달할 때까지 상기 프로그램 셀에 프로그램 펄스를 적어도 한번 이상 인가하고,
    상기 프로그램 셀의 문턱 전압이 상기 예비 목표 전압에 도달한 이후에, 상기 비트라인에 상기 제1전압보다 높은 제2전압을 인가한 상태에서, 상기 프로그램 셀에 프로그램 펄스를 미리 정해진 회수 인가하는
    비휘발성 메모리.
  10. 제 9항에 있어서,
    상기 하나 이상의 회로는
    상기 프로그램 펄스를 미리 정해진 회수 인가한 이후에 상기 비트라인에 인히빗(inhibit) 전압을 인가하는
    비휘발성 메모리.
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