CN110739303A - 集成ESD防护的Trench VDMOS器件及制造方法 - Google Patents
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Abstract
本发明提供一种集成ESD防护的Trench VDMOS器件及制造方法，包括Trench VDMOS结构和ESD保护结构；Trench VDMOS结构包括元胞区和终端保护区，所述终端保护区采用沟槽结构，包括一个截止环和至少一个分压环，ESD保护结构包括若干个齐纳二极管单元，所述ESD保护结构接在栅极金属和源极金属两端，本发明所述Trench VDMOS通过减小元胞节距、增加源极金属与第一导电类型源极接触的接触面积，减小Trench VDMOS比导通电阻，且本发明ESD保护结构位于硬掩膜SiO2上与Trench VDMOS单元隔离，并且与Trench VDMOS制造工艺兼容，在不影响器件性能的前提下，减少有源区光刻版，降低制造成本。
Description
技术领域
本发明属于半导体功率器件技术领域，涉及一种集成ESD防护的Trench VDMOS器件及其制造方法。
背景技术
沟槽功率MOS器件具有集成度高、导通电阻低、开关速度快、开关损耗小的特点，广泛应用于各类电源管理及开关转换，有着广阔的发展和应用前景。对于沟槽功率MOS，减小元胞节距可显著减小比导通电阻，但受限接触孔尺寸与套刻偏差，沟槽功率MOS尺寸无法进一步缩小，同时，随着元胞节距的缩小，器件源极接触电阻增加，影响功率MOS总的导通电阻。
沟槽功率MOS的栅极氧化层厚度比较薄，这种结构特点决定了沟槽功率MOS器件是静电敏感型器件。随着工艺水平的不断提高和沟槽功率MOS器件制程大幅改进，器件尺寸不断缩小，栅氧化层厚度也越来越薄，这将更不利于器件抗静电放电(electro-staticdischarge，ESD)承受能力。因此，改善沟槽功率MOS器件静电放电防护的能力对提高产品的可靠性具有不可忽视的作用。ESD问题造成的失效包括破坏性失效和潜在性失效两种。破坏性失效会导致器件的氧化层、PN结，甚至绝缘层击穿等，致使器件完全丧失功能，无法正常工作；而潜在性失效虽然不会直接破坏器件的功能性，但是会在器件的内部造成损伤，从而减弱器件的抗电过应力的能力、缩短器件的工作寿命等，影响其应用电路的可靠性。
目前，常用的ESD防护结构包括可控硅(SCR)、栅接地的NMOS(GGNMOS)、栅接地的PMOS(GGPMOS)、多晶硅/体硅形成的二极管、体硅二极管以及电阻等。此类ESD保护结构常常用于集成电路的I/O防护结构中，而很少应用于分立元器件。多晶硅/体硅形成的二极管以及体硅二极管等ESD保护结构虽然工艺实现比较简单，但是存在漏源电流大、寄生效应明显、衬底耦合噪声大等缺点，会引起器件的损伤，不利于器件的正常工作。
发明内容
本发明的目的是提供一种集成ESD防护的Trench VDMOS器件及其制造方法，来克服现有ESD保护结构所存在的不足，该集成ESD防护的Trench VDMOS及其制造方法具有结构稳定性好、工艺可操作性强、ESD防护可靠且与MOS器件制造工艺兼容等优点，并且在不影响器件性能的前提下，能够减少有源区光刻版，降低制造成本。
为解决上述技术问题，本发明所采用的技术方案如下：
一种集成ESD防护的Trench VDMOS器件，包括Trench VDMOS结构和ESD保护结构；
Trench VDMOS结构包括元胞区和终端保护区，所述元胞区包括多个结构相同并依次连接的元胞，元胞区包括第一导电类型衬底11，位于第一导电类型衬底11之上的第一导电类型漂移区12，位于第一导电类型漂移区12上方的第二导电类型阱区21，位于第二导电类型阱区21之上的第一导电类型源极接触区13以及第二导电类型源极接触区22，源极金属51位于金属前介质32上方并与第二导电类型源极接触区22、第一导电类型源极接触区13相接触，还包括伸入到第一导电类型漂移区12内的第一深槽1，以及位于第一深槽1内部的栅介质层31和多晶硅填充物41，位于多晶硅填充物41上方的金属前介质32；
所述终端保护区采用沟槽结构，包括一个截止环和至少一个分压环，终端保护区包括第二深槽2以及第三深槽3内部的栅介质层31和多晶硅填充物41，以及位于多晶硅填充物41上方和第二导电类型阱区21上方的金属前介质32，位于金属前介质32之上且与第三深槽3内多晶硅填充物41、及第二导电类型阱区21中第一导电类型接触区15相接触的截止环金属54；元胞区和终端保护区的多晶硅填充物41的上表面高于第二导电类型阱区21上表面，并且所述多晶硅填充物41的下表面低于第一导电类型漂移区12的上表面；
ESD保护结构包括若干个齐纳二极管单元，所述ESD保护结构接在栅极金属52和源极金属51两端。
作为优选方式，第二导电类型源极接触区22在y方向上与第一导电类型源极接触区13间隔排列，y方向平行于第一深槽的长度方向。
作为优选方式，位于第二深槽2内部的多晶硅填充物41为浮置状态。
作为优选方式，所述源极金属51下表面低于第一导电类型源极接触区13上表面。
作为优选方式，所述第一导电类型源极接触区13的掺杂浓度高于第二导电类型源极接触区22的掺杂浓度。
作为优选方式，所述第三深槽3的宽度大于第一深槽1与第二深槽2的宽度。
作为优选方式，第一深槽1的延伸端为一个直径大于第一深槽1宽度的圆形引线终端，或者边长大于第一深槽1宽度的多边形引线终端，栅电极引线孔开设在该引线终端位置上，使得金属与第一深槽1内部多晶硅相连。
作为优选方式，所述ESD保护结构位于硬掩膜介质层33上方，包括第一导电型多晶硅区域14、第二导电类型多晶硅区域23、位于多晶硅表面的金属前介质32，所述第一导电类型多晶硅区域14与第二导电类型多晶硅区域23间隔排列。
作为优选方式，源极金属51和栅极金属52位于金属前介质上方，并与第二导电类型多晶硅区域23接触。
作为优选方式，所述第二导电类型源极接触区22上方设置第一导电类型源极接触区13。
作为优选方式，所述第一导电类型源极接触区13上方设置金属硅化物00。
作为优选方式，其特征在于：第一导电类型为N型，第二导电类型为P型；或者第一导电类型为P型，第二导电类型为N型。
本发明还提供一种上述的集成ESD防护的Trench VDMOS器件的制造方法，包括以下步骤：
步骤1，采用第一导电类型衬底11，外延形成第一导电类型漂移区12；
步骤2，通过注入第二导电类型离子，形成第二导电类型阱区21；
步骤3，热生长或者淀积SiO2形成硬掩膜介质层33；
步骤4，采用光刻、刻蚀工艺形成深槽；
步骤5，热生长形成栅介质层31；
步骤6，淀积多晶硅，刻蚀多晶硅，形成栅电极；
步骤7，淀积ESD多晶硅，注入第二导电类型离子，形成第二导电类型多晶硅区域23，刻蚀多晶硅，形成ESD保护多晶；
步骤8，干法刻蚀硬掩膜，形成有源区；
步骤9，通过第一导电类型离子注入形成第一导电类型源极接触区13，第一导电类型多晶硅区域14；
步骤10，淀积介质层，采用光刻刻蚀工艺形成金属接触槽；
步骤11，通过第二导电类型离子注入形成第二导电类型源极接触区22；
步骤12，淀积金属，通过光刻刻蚀工艺，形成源极金属51，栅极金属52，截止环金属54；
步骤13，衬底减薄，背面金属化形成漏极金属53。
本发明还提供第二种上述的集成ESD防护的Trench VDMOS器件的制造方法，包括以下步骤：
步骤1，采用第一导电类型衬底11，外延形成第一导电类型漂移区12；；
步骤2，热生长或者淀积SiO2形成硬掩膜介质层33；
步骤3，采用光刻、刻蚀工艺形成深槽；
步骤4，热生长形成栅介质层31；
步骤5，淀积多晶硅，刻蚀多晶硅，形成栅电极；
步骤6，通过注入第二导电类型离子，形成第二导电类型阱区21；
步骤7，淀积ESD多晶硅，注入第二导电类型离子，形成第二导电类型多晶硅区域23，刻蚀多晶硅，形成ESD保护多晶；
步骤8，干法刻蚀硬掩膜，形成有源区；
步骤9，通过第一导电类型离子注入形成第一导电类型源极接触区13，第一导电类型多晶硅区域14；
步骤10，淀积介质层，采用光刻刻蚀工艺形成金属接触槽；
步骤11，通过第二导电类型离子注入形成第二导电类型源极接触区22；
步骤12，淀积金属，通过光刻刻蚀工艺，形成源极金属51，栅极金属52，截止环金属54；
步骤13，衬底减薄，背面金属化形成漏极金属53。本发明的有益效果为：本发明所述Trench VDMOS通过减小元胞节距、增加源极金属与第一导电类型源极接触的接触面积，减小Trench VDMOS比导通电阻，且本发明所述ESD保护结构位于硬掩膜SiO2上与TrenchVDMOS单元隔离，并且与Trench VDMOS制造工艺兼容，在不影响器件性能的前提下，减少有源区光刻版，降低制造成本。
附图说明
图1是本发明实施例1提供的一种集成ESD防护的Trench VDMOS俯视平面示意图。
图2是Trench VDMOS元胞的三维示意图。
图3是图2的a-a’、b-b’剖面图。
图4是图1的A-A’剖面图。
图5是图1的B-B’剖面图。
图6是图1的C-C’剖面图。
图7是本发明实施例2提供的Trench VDMOS剖面图。
图8是本发明实施例3提供的Trench VDMOS剖面图。
图9(a)-9(i)是本发明实施例1制造方法的工艺流程图。
00为金属硅化物，1为第一深槽，2为第二深槽，3为第三深槽，11为第一导电类型衬底，12为第一导电类型漂移区，13为第一导电类型源极接触区，14为第一导电类型多晶硅区域，15为第一导电类型接触区，21为第二导电类型阱区，22为第二导电类型源极接触区，23为第二导电类型多晶硅区域，31为栅介质层，32为金属前介质，33为硬掩膜介质层，41为多晶硅填充物，51为源极金属，52为栅极金属，53为漏极金属，54为截止环金属。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
一种集成ESD防护的Trench VDMOS器件，包括Trench VDMOS结构和ESD保护结构；
Trench VDMOS结构包括元胞区和终端保护区，所述元胞区包括多个结构相同并依次连接的元胞，元胞区包括第一导电类型衬底11，位于第一导电类型衬底11之上的第一导电类型漂移区12，位于第一导电类型漂移区12上方的第二导电类型阱区21，位于第二导电类型阱区21之上的第一导电类型源极接触区13以及第二导电类型源极接触区22，源极金属51位于金属前介质32上方并与第二导电类型源极接触区22、第一导电类型源极接触区13相接触，还包括伸入到第一导电类型漂移区12内的第一深槽1，以及位于第一深槽1内部的栅介质层31和多晶硅填充物41，位于多晶硅填充物41上方的金属前介质32；
所述终端保护区采用沟槽结构，包括一个截止环和至少一个分压环，终端保护区包括第二深槽2以及第三深槽3内部的栅介质层31和多晶硅填充物41，以及位于多晶硅填充物41上方和第二导电类型阱区21上方的金属前介质32，位于金属前介质32之上且与第三深槽3内多晶硅填充物41、及第二导电类型阱区21中第一导电类型接触区15相接触的截止环金属54；元胞区和终端保护区的多晶硅填充物41的上表面高于第二导电类型阱区21上表面，并且所述多晶硅填充物41的下表面低于第一导电类型漂移区12的上表面；
ESD保护结构包括若干个齐纳二极管单元，所述ESD保护结构接在栅极金属52和源极金属51两端。
图1为种集成ESD防护的Trench VDMOS器件的俯视平面示意图。从图中可以看出，MOS器件中心区设有条形元胞阵列，元胞***设有终端保护环，ESD保护结构位于栅Pad下方。终端保护环由位于内圈的分压环和外圈的截止环组成。本实施例分压环为两个但也可以采用一个或两个以上保护环结构，这需要根据Trench VDMOS所需击穿电压来确定。
图2为Trench VDMOS元胞的三维示意图，图3为图2的a-a’、b-b’剖面图，从图2-图3中可以看出，第一深槽1位于第二导电类型阱区21中，其深度深入第二导电类型阱区21下方的第一导电类型漂移区12，第一深槽1侧壁表面通过热氧化生长栅介质层31，沟槽内淀积多晶硅填充物41，槽顶部由金属前介质32覆盖。第二导电类型源极接触区22在y方向上与第一导电类型源极接触区13间隔排列，y方向平行于第一深槽的长度方向。所述源极金属51下表面低于第一导电类型源极接触区13上表面。
图4为图1的A-A’剖面图，该图是本发明实施例Trench VDMOS器件截面图。从图中可以看出，分压环采用沟槽结构，第二深槽2位于第二导电类型阱区21中，其深度深入第二导电类型阱区21下方的第一导电类型漂移区12，第二深槽2侧壁表面通过热氧化生长栅介质层31，沟槽内淀积多晶硅填充物41，槽顶部由金属前介质32覆盖，第二深槽2中多晶硅填充物41为浮置状态，形成终端分压环。第三深槽3沟槽宽度大于第一深槽1与第二深槽2的宽度。第三深槽3位于第二导电类型阱区21中，其深度深入第二导电类型阱区21下方的第一导电类型漂移区12，第三深槽3侧壁表面通过热氧化生长栅介质层31，沟槽内淀积多晶硅填充物41，深槽顶部设有截止环金属54，截止环金属54将第三深槽3中多晶硅填充物41与第三深槽3外圈的第二导电类型阱区21连接成等电位，形成截止环。
图5是图1的B-B’剖面图，第一深槽1的延伸端为一个直径大于第一深槽1宽度的圆形引线终端，或者边长大于第一深槽1宽度的多边形引线终端，栅电极引线孔开设在该引线终端位置上，使得金属与第一深槽1内部多晶硅相连。
图6是图1的C-C’剖面图，该图是本发明实施例ESD防护结构示意图，所述ESD保护结构位于硬掩膜介质层33上方，包括第一导电类型多晶硅区域14，第二掺杂类型多晶硅区域23，位于多晶硅表面的金属前介质32，所述第一导电类型多晶硅区域14与第二导电类型多晶硅区域23间隔排列。所述源极金属51和栅极金属52位于金属前介质上方与第二导电类型多晶硅区域23接触。
作为优选方式，第一导电类型为N型，第二导电类型为P型，或者第一导电类型为P型，第二导电类型为N型。
实施例1的基本工作原理如下：
当栅极电压大于阈值电压时小于ESD保护结构触发电压时，第二导电类型阱区21靠近栅介质层31的区域出现反型层，在漏极电压的作用下，形成沿源极金属51-第一导电类型源极接触区13-第二导电类型阱区21反型层-第一导电类型漂移区12-第一导电类型衬底11-漏极金属53的电子通路。为了进一步减小器件比导通电阻，可通过减小元胞节距实现，但元胞节距受限于套刻偏差、以及接触孔尺寸大小的限制无法进一步缩小，本发明通过将第二导电类型源极接触区22设置在垂直于第二导电类型阱区21横截面处减小元胞节距、设置源极金属下表面低于第一导电类型源极接触区13上表面增加源极接触面积，可进一步减小Trench VDMOS比导通电阻。同时本发明第一导电类型源极接触区13掺杂浓度高于第二导电类型源极接触区22掺杂浓度，在不增加掩膜版的条件下实现了具有更低比导通电阻的Trench VDMOS器件。
当栅极电压大于ESD保护结构触发电压时，电流经过栅极金属52-ESD保护护结构-源极金属51，避免栅氧化层被高压击穿，提升Trench VDMOS可靠性。
如图9(a)-9(i)，本实施例还提供一种上述的集成ESD防护的Trench VDMOS器件的制造方法，包括以下步骤：
步骤1，采用第一导电类型衬底11，外延形成第一导电类型漂移区12；
步骤2，通过注入第二导电类型离子，形成第二导电类型阱区21；
步骤3，热生长或者淀积SiO2形成硬掩膜介质层33；
步骤4，采用光刻、刻蚀工艺形成深槽；
步骤5，热生长形成栅介质层31；
步骤6，淀积多晶硅，刻蚀多晶硅，形成栅电极；
步骤7，淀积ESD多晶硅，注入第二导电类型离子，形成第二导电类型多晶硅区域23，刻蚀多晶硅，形成ESD保护多晶；
步骤8，干法刻蚀硬掩膜，形成有源区；
步骤9，通过第一导电类型离子注入形成第一导电类型源极接触区13，第一导电类型多晶硅区域14；
步骤10，淀积介质层，采用光刻刻蚀工艺形成金属接触槽；
步骤11，通过第二导电类型离子注入形成第二导电类型源极接触区22；
步骤12，淀积金属，通过光刻刻蚀工艺，形成源极金属51，栅极金属52，截止环金属54；
步骤13，衬底减薄，背面金属化形成漏极金属53。
实施例2
图7实施例2提供的Trench VDMOS剖面图，与实施例1的区别在于，所述第一导电类型源极接触区13与第二导电类型源极接触区22上方设置第一导电类型源极接触区13。
实施例3
图8实施例3提供的Trench VDMOS剖面图，与实施例2的区别在于，所述第一导电类型源极接触区13上方设置金属硅化物00。
实施例4
本实施例提供一种所述的集成ESD防护的Trench VDMOS器件的制造方法，包括以下步骤：
步骤1，采用第一导电类型衬底11，外延形成第一导电类型漂移区12；；
步骤2，热生长或者淀积SiO2形成硬掩膜介质层33；
步骤3，采用光刻、刻蚀工艺形成深槽；
步骤4，热生长形成栅介质层31；
步骤5，淀积多晶硅，刻蚀多晶硅，形成栅电极；
步骤6，通过注入第二导电类型离子，形成第二导电类型阱区21；
步骤7，淀积ESD多晶硅，注入第二导电类型离子，形成第二导电类型多晶硅区域23，刻蚀多晶硅，形成ESD保护多晶；
步骤8，干法刻蚀硬掩膜，形成有源区；
步骤9，通过第一导电类型离子注入形成第一导电类型源极接触区13，第一导电类型多晶硅区域14；
步骤10，淀积介质层，采用光刻刻蚀工艺形成金属接触槽；
步骤11，通过第二导电类型离子注入形成第二导电类型源极接触区22；
步骤12，淀积金属，通过光刻刻蚀工艺，形成源极金属51，栅极金属52，截止环金属54；
步骤13，衬底减薄，背面金属化形成漏极金属53。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (14)
1.一种集成ESD防护的Trench VDMOS器件，其特征在于：包括Trench VDMOS结构和ESD保护结构；
Trench VDMOS结构包括元胞区和终端保护区，所述元胞区包括多个结构相同并依次连接的元胞，元胞区包括第一导电类型衬底(11)，位于第一导电类型衬底(11)之上的第一导电类型漂移区(12)，位于第一导电类型漂移区(12)上方的第二导电类型阱区(21)，位于第二导电类型阱区(21)之上的第一导电类型源极接触区(13)以及第二导电类型源极接触区(22)，源极金属(51)位于金属前介质(32)上方并与第二导电类型源极接触区(22)、第一导电类型源极接触区(13)相接触，还包括伸入到第一导电类型漂移区(12)内的第一深槽(1)，以及位于第一深槽(1)内部的栅介质层(31)和多晶硅填充物(41)，位于多晶硅填充物(41)上方的金属前介质(32)；
所述终端保护区采用沟槽结构，包括一个截止环和至少一个分压环，终端保护区包括第二深槽(2)以及第三深槽(3)内部的栅介质层(31)和多晶硅填充物(41)，以及位于多晶硅填充物(41)上方和第二导电类型阱区(21)上方的金属前介质(32)，位于金属前介质(32)之上且与第三深槽(3)内多晶硅填充物(41)、及第二导电类型阱区(21)中第一导电类型接触区(15)相接触的截止环金属(54)；元胞区和终端保护区的多晶硅填充物(41)的上表面高于第二导电类型阱区(21)上表面，并且所述多晶硅填充物(41)的下表面低于第一导电类型漂移区(12)的上表面；
ESD保护结构包括若干个齐纳二极管单元，所述ESD保护结构接在栅极金属(52)和源极金属(51)两端。
2.根据权利要求1所述的一种集成ESD防护的Trench VDMOS器件，其特征在于：第二导电类型源极接触区(22)在y方向上与第一导电类型源极接触区(13)间隔排列，y方向平行于第一深槽的长度方向。
3.根据权利要求1所述的一种集成ESD防护的Trench VDMOS器件，其特征在于：位于第二深槽(2)内部的多晶硅填充物(41)为浮置状态。
4.根据权利要求1所述的集成ESD防护的Trench VDMOS器件，其特征在于：所述源极金属(51)下表面低于第一导电类型源极接触区(13)上表面。
5.根据权利要求1所述的集成ESD防护的Trench VDMOS器件，其特征在于：所述第一导电类型源极接触区(13)的掺杂浓度高于第二导电类型源极接触区(22)的掺杂浓度。
6.根据权利要求1所述的集成ESD防护的Trench VDMOS器件，其特征在于：所述第三深槽(3)的宽度大于第一深槽(1)与第二深槽(2)的宽度。
7.根据权利要求1所述的集成ESD防护的Trench VDMOS器件，其特征在于：第一深槽(1)的延伸端为一个直径大于第一深槽(1)宽度的圆形引线终端，或者边长大于第一深槽(1)宽度的多边形引线终端，栅电极引线孔开设在该引线终端位置上，使得金属与第一深槽(1)内部多晶硅相连。
8.根据权利要求1所述的一种集成ESD防护的Trench VDMOS器件，其特征在于：所述ESD保护结构位于硬掩膜介质层(33)上方，包括第一导电型多晶硅区域(14)、第二导电类型多晶硅区域(23)、位于多晶硅表面的金属前介质(32)，所述第一导电类型多晶硅区域(14)与第二导电类型多晶硅区域(23)间隔排列。
9.根据权利要求8所述的一种集成ESD防护的Trench VDMOS器件，其特征在于：源极金属(51)和栅极金属(52)位于金属前介质上方，并与第二导电类型多晶硅区域(23)接触。
10.根据权利要求1所述的一种集成ESD防护的Trench VDMOS器件，其特征在于：所述第二导电类型源极接触区(22)上方设置第一导电类型源极接触区(13)。
11.根据权利要求10所述的一种集成ESD防护的Trench VDMOS器件，其特征在于：所述第一导电类型源极接触区(13)上方设置金属硅化物(00)。
12.根据权利要求1至11任意一项所述的一种集成ESD防护的Trench VDMOS器件，其特征在于：第一导电类型为N型，第二导电类型为P型；或者第一导电类型为P型，第二导电类型为N型。
13.权利要求1-9任意一项所述的一种集成ESD防护的Trench VDMOS器件的制造方法，其特征在于包括以下步骤：
步骤1，采用第一导电类型衬底(11)，外延形成第一导电类型漂移区(12)；
步骤2，通过注入第二导电类型离子，形成第二导电类型阱区(21)；
步骤3，热生长或者淀积SiO2形成硬掩膜介质层(33)；
步骤4，采用光刻、刻蚀工艺形成深槽；
步骤5，热生长形成栅介质层(31)；
步骤6，淀积多晶硅，刻蚀多晶硅，形成栅电极；
步骤7，淀积ESD多晶硅，注入第二导电类型离子，形成第二导电类型多晶硅区域(23)，刻蚀多晶硅，形成ESD保护多晶；
步骤8，干法刻蚀硬掩膜，形成有源区；
步骤9，通过第一导电类型离子注入形成第一导电类型源极接触区(13)，第一导电类型多晶硅区域(14)；
步骤10，淀积介质层，采用光刻刻蚀工艺形成金属接触槽；
步骤11，通过第二导电类型离子注入形成第二导电类型源极接触区(22)；
步骤12，淀积金属，通过光刻刻蚀工艺，形成源极金属(51)，栅极金属(52)，截止环金属(54)；
步骤13，衬底减薄，背面金属化形成漏极金属(53)。
14.权利要求1-9任意一项所述的一种集成ESD防护的Trench VDMOS器件的制造方法，其特征在于包括以下步骤：
步骤1，采用第一导电类型衬底(11)，外延形成第一导电类型漂移区(12)；；
步骤2，热生长或者淀积SiO2形成硬掩膜介质层(33)；
步骤3，采用光刻、刻蚀工艺形成深槽；
步骤4，热生长形成栅介质层(31)；
步骤5，淀积多晶硅，刻蚀多晶硅，形成栅电极；
步骤6，通过注入第二导电类型离子，形成第二导电类型阱区(21)；
步骤7，淀积ESD多晶硅，注入第二导电类型离子，形成第二导电类型多晶硅区域(23)，刻蚀多晶硅，形成ESD保护多晶；
步骤8，干法刻蚀硬掩膜，形成有源区；
步骤9，通过第一导电类型离子注入形成第一导电类型源极接触区(13)，第一导电类型多晶硅区域(14)；
步骤10，淀积介质层，采用光刻刻蚀工艺形成金属接触槽；
步骤11，通过第二导电类型离子注入形成第二导电类型源极接触区(22)；
步骤12，淀积金属，通过光刻刻蚀工艺，形成源极金属(51)，栅极金属(52)，截止环金属(54)；
步骤13，衬底减薄，背面金属化形成漏极金属(53)。
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