CN116314302A - 一种沟槽型碳化硅mosfet器件的制造方法 - Google Patents
一种沟槽型碳化硅mosfet器件的制造方法 Download PDFInfo
- Publication number
- CN116314302A CN116314302A CN202310086952.9A CN202310086952A CN116314302A CN 116314302 A CN116314302 A CN 116314302A CN 202310086952 A CN202310086952 A CN 202310086952A CN 116314302 A CN116314302 A CN 116314302A
- Authority
- CN
- China
- Prior art keywords
- layer
- hole
- silicon carbide
- depositing
- barrier layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 37
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000002184 metal Substances 0.000 claims abstract description 53
- 230000004888 barrier function Effects 0.000 claims abstract description 40
- 238000000151 deposition Methods 0.000 claims abstract description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 17
- 229920005591 polysilicon Polymers 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 16
- 238000005468 ion implantation Methods 0.000 claims abstract description 10
- 238000002955 isolation Methods 0.000 claims abstract description 10
- 238000001259 photo etching Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims abstract description 6
- 238000000137 annealing Methods 0.000 claims abstract description 4
- 230000001590 oxidative effect Effects 0.000 claims abstract description 4
- 238000001465 metallisation Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 10
- 238000006731 degradation reaction Methods 0.000 abstract description 10
- 230000000694 effects Effects 0.000 abstract description 7
- 239000000463 material Substances 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供了一种沟槽型碳化硅MOSFET器件的制造方法,包括:在碳化硅衬底上形成外延层,在外延层上淀积阻挡层,蚀刻、离子注入,形成轻掺杂区、源极区以及重掺杂区;刻蚀外延层形成栅极区,氧化栅极区,形成栅氧层;光刻形成设定区域的光刻胶掩膜,湿法去除未被光刻胶覆盖区域的栅氧层,淀积形成肖特基接触金属,剥离得到肖特基接触界面;退火形成肖特基接触金属层;淀积形成介质层,光刻形成设定区域的光刻胶掩膜,去除未被光刻胶覆盖区域的介质层,形成隔离介质层;分别淀积形成多晶硅层、源极金属层、漏极金属层以及栅极金属层;可以防止发生双极退化效应导致的器件性能退化。
Description
技术领域
本发明涉及一种沟槽型碳化硅MOSFET器件的制造方法。
背景技术
碳化硅(SiC)材料是第三代半导体材料的代表之一,具有禁带宽度大、临界电场高、高载流子饱和速率等优异特性。和Si器件相比,碳化硅MOSFET具有高开关速度、高反向阻断电压等优点。近年来发展起来的沟槽型MOSFET,相较于平面MOSFET,其导电沟道由横向改为垂直方向,有效地缩小了元胞尺寸,消除了JFET效应,降低了器件的导通电阻。
碳化硅MOSFET中的体二极管,具有第三象限导通能力,优异的体二极管反向续流能力可以在MOSFET作为开关器件使用时,防止电流突变产生过高的电压尖峰。在现有技术中经常在外部并联一个反向续流二极管使用,但是这样不利于高频化并带来面积成本问题。
由于碳化硅材料本身的禁带宽度较大,其体二极管的开启电压较高(约为3V),因此,在使用自身体PN结二极管进行反向续流时,会带来较高的反向续流功耗问题。此外,目前尚未解决的SiC外延材料中的堆垛层错缺陷,会在体二极管双极工作时产生双极退化效应,导致沟槽型碳化硅MOSFET器件的性能退化;所以,对沟槽型碳化硅MOSFET进行新结构的设计是有必要的。
发明内容
本发明要解决的技术问题,在于提供一种沟槽型碳化硅MOSFET器件的制造方法,可以在器件反向导通时,优先导通沟槽底部的肖特基二极管,抑制了体二极管的开启,防止发生双极退化效应导致的器件性能退化。
本发明是这样实现的:一种沟槽型碳化硅MOSFET器件的制造方法,具体包括如下步骤:
步骤1、在碳化硅衬底上形成外延层,在外延层上淀积阻挡层,对阻挡层进行刻蚀形成通孔,通过通孔进行离子注入,形成轻掺杂区;
步骤2、重新淀积阻挡层,对阻挡层刻蚀形成通孔,通过通孔进行离子注入,形成源极区;
步骤3、重新淀积阻挡层,对阻挡层刻蚀形成通孔,通过通孔进行离子注入,形成重掺杂区;
步骤4、刻蚀外延层形成栅极区,氧化栅极区,形成栅氧层;
步骤5、光刻形成设定区域的光刻胶掩膜,湿法去除未被光刻胶覆盖区域的栅氧层,淀积形成肖特基接触金属,剥离得到肖特基接触界面;
步骤6、退火形成肖特基接触金属层,去除掩膜;
步骤7、淀积形成介质层,光刻形成设定区域的光刻胶掩膜,去除未被光刻胶覆盖区域的介质层,形成隔离介质层;
步骤8、淀积多晶硅并刻蚀,形成多晶硅层;淀积介质层并蚀刻,形成栅极介质层;
步骤9、重新淀积阻挡层,刻蚀阻挡层形成源区金属通孔,通过源区金属通孔对源区进行淀积,形成源极金属层;
步骤10、重新淀积阻挡层,刻蚀阻挡层形成栅极金属淀积区,淀积形成栅极金属层;
步骤11、去除所有阻挡层,在碳化硅衬底上淀积漏极金属层。
本发明的优点在于:本发明一种沟槽型碳化硅MOSFET器件的制造方法,由于在沟道底部引入了肖特基接触金属层,可以在器件反向导通时,优先导通沟槽底部的肖特基二极管,抑制了体二极管的开启,防止发生双极退化效应导致的器件性能退化。轻掺杂区包围栅氧层底部拐角的结构,在保护肖特基界面的同时可以有效抑制栅氧层拐角处的高电场,提高器件可靠性。
附图说明
下面参照附图结合实施例对本发明作进一步的说明。
图1是本发明一种沟槽型碳化硅MOSFET器件的制造方法的流程图。
图2是本发明一种沟槽型碳化硅MOSFET器件的结构示意图一。
图3是本发明一种沟槽型碳化硅MOSFET器件的结构示意图二。
1-外延层、2-碳化硅衬底、3-漏极金属层、4-源极区、5-重掺杂区、6-轻掺杂区、7-栅氧层、8-掺杂多晶硅层、9-肖特基接触金属层、10-隔离介质层、11-栅极介质层、12-源极金属层、13-栅极金属层。
具体实施方式
请参阅图1至图3所示,本发明一种沟槽型碳化硅MOSFET器件的制造方法,具体包括如下步骤:
步骤1、在碳化硅衬底2上形成外延层1,在外延层1上淀积阻挡层,对阻挡层进行刻蚀形成通孔,通过通孔进行离子注入,形成轻掺杂区6;
步骤2、重新淀积阻挡层,对阻挡层刻蚀形成通孔,通过通孔进行离子注入,形成源极区4;
步骤3、重新淀积阻挡层,对阻挡层刻蚀形成通孔,通过通孔进行离子注入,形成重掺杂区5;
步骤4、刻蚀外延层1形成栅极区,氧化栅极区,形成栅氧层7;
步骤5、光刻形成设定区域的光刻胶掩膜,湿法去除未被光刻胶覆盖区域的栅氧层7,淀积形成肖特基接触金属,剥离得到肖特基接触界面;
步骤6、退火形成肖特基接触金属层9,去除掩膜;
步骤7、淀积形成介质层,光刻形成设定区域的光刻胶掩膜,去除未被光刻胶覆盖区域的介质层,形成隔离介质层10;
步骤8、淀积多晶硅并刻蚀,形成多晶硅层8;淀积介质层并蚀刻,形成栅极介质层11;
步骤9、重新淀积阻挡层,刻蚀阻挡层形成源区金属通孔,通过源区金属通孔对源区进行淀积,形成源极金属层12;
步骤10、重新淀积阻挡层,刻蚀阻挡层形成栅极金属淀积区,淀积形成栅极金属层13;
步骤11、去除所有阻挡层,在碳化硅衬底上淀积漏极金属层3。
所述外延层1、碳化硅衬底2、源极区4以及多晶硅层8均为第一导电类型;所述轻掺杂区6、重掺杂区5均为第二导电类型。
如图2和3所示,本发明制造方法得到的器件,包括:
一碳化硅衬底2;
一外延层1,所述外延层1设于所述碳化硅衬底2一侧面,所述外延层1上设有轻掺杂区6,所述轻掺杂区6上设有源极区4以及重掺杂区5,所述源极区4与所述重掺杂区5连接;
一U型栅氧层7,所述U型栅氧层7底部分别连接所述外延层1以及轻掺杂区6,所述U型栅氧层7侧壁分别连接所述轻掺杂区6以及源极区4;所述U型栅氧层7底部设有通孔;
一肖特基接触金属层9,所述肖特基接触金属层9设于所述通孔,所述肖特基接触金属层9下侧面连接至所述外延层1;
一隔离介质层10,所述隔离介质层10设于所述U型栅氧层7内,所述隔离介质层10下侧面与所述肖特基接触金属层9上侧面连接;
一多晶硅层8,所述多晶硅8设于所述U型栅氧层7,所述多晶硅层8下侧面连接至所述隔离介质层10的上侧面;
一源极金属层12,所述源极金属层12分别连接所述源极区4、重掺杂区5、轻掺杂区6以及外延层1;
一栅极介质层11,所述栅极介质层11分别连接所述多晶硅层8、U型栅氧层7,该栅极介质层11覆盖在多晶硅层上,其上面覆盖着源极金属层12,栅极介质层11覆盖了部分的多晶硅层8和源极区4;
一栅极金属层13,所述栅极金属层13连接至所述多晶硅层8;
以及,以漏极金属层3,所述漏极金属层3连接至所述碳化硅衬底2的另一侧面。
所述外延层1、碳化硅衬底2、源极区4以及多晶硅层8均为第一导电类型;所述轻掺杂区6、重掺杂区5均为第二导电类型。
第一导电类型外延层1,位于第一导电类型外延层1下方的第一导电类型碳化硅衬底2,与第一导电类型碳化硅衬底2下表面接触的漏极金属3;
在第一导电类型外延层1表面的第二导电类型轻掺杂区6、第一导电类型源极区4和第二导电类型重掺杂区5,其中第一导电类型源极区4和第二导电类型重掺杂区5相邻,并被第二导电类型轻掺杂区6所包含;
沟槽结构包括覆盖于沟槽侧壁的栅氧层7、位于沟槽底部的肖特基接触金属层9、位于肖特基接触金属层9上方并与其接触的隔离介质层10、填充于沟槽内部并与栅氧层7和隔离介质层10接触的第一导电类型掺杂多晶硅层8;
其中第一导电类型源极区4位于所述沟槽结构的两侧并与栅氧层7外壁接触,第二导电类型轻掺杂区6的下边缘深度大于沟槽底部深度,并包围了栅氧层7底部的拐角;
肖特基接触金属层9下表面与第一导电类型外延层1接触,形成肖特基接触界面,上表面通过通孔与源极金属12短接;位于沟槽结构上方的栅极介质层11和位于第一导电类型源极区4和第二导电类型重掺杂区5上方的源极金属12。
第一导电类型为N型,第二导电类型为P型,衬底及外延均为碳化硅材料。器件的工作原理为:当器件正向导通时,N型多晶硅层8及漏极3接高电位,源极12接地。P型轻掺杂区6侧面的沟道区反型,形成沟道,器件正向导通。由于肖特基接触金属层9与源极12短接,漏极3电位高于肖特基接触金属层9的电压,因此沟槽底部的肖特基二极管反偏,不会导通。
当器件反向阻断时,N型多晶硅层8及源极12接地,漏极3接高电位。此时肖特基接触金属层9的电位因接地为低电位,肖特基势垒反偏,同样不会导通形成漏电。并且,由于P型轻掺杂区6包围栅氧层7拐角的设计,在反向阻断时,能有效抑制肖特基界面处形成高电场强度,保护肖特基界面和栅氧层。
当器件反向导通时,N型多晶硅层8及漏极3接地,源极12接高电位。此时的肖特基接触金属层9的电位高于漏极3的电位,且与P型轻掺杂区6和N型外延层形成的PN结相比,肖特基势垒更低,开启电压更小。因此,在反向导通时,优先导通沟道底部的肖特基二极管,抑制了P型轻掺杂区6和N型外延层形成的体二极管导通,防止发生双极退化效应。
有益效果为:由于在沟道底部引入了肖特基接触金属层9,可以在器件反向导通时,优先导通沟槽底部的肖特基二极管,抑制了体二极管的开启,防止发生双极退化效应导致的器件性能退化。第二导电类型轻掺杂区6包围栅氧层7底部拐角的结构,在保护肖特基界面的同时可以有效抑制栅氧层7拐角处的高电场,提高器件可靠性。
虽然以上描述了本发明的具体实施方式,但是熟悉本技术领域的技术人员应当理解,我们所描述的具体的实施例只是说明性的,而不是用于对本发明的范围的限定,熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化,都应当涵盖在本发明的权利要求所保护的范围内。
Claims (3)
1.一种沟槽型碳化硅MOSFET器件的制造方法,其特征在于,具体包括如下步骤:
步骤1、在碳化硅衬底上形成外延层,在外延层上淀积阻挡层,对阻挡层进行刻蚀形成通孔,通过通孔进行离子注入,形成轻掺杂区;
步骤2、重新淀积阻挡层,对阻挡层刻蚀形成通孔,通过通孔进行离子注入,形成源极区;
步骤3、重新淀积阻挡层,对阻挡层刻蚀形成通孔,通过通孔进行离子注入,形成重掺杂区;
步骤4、刻蚀外延层形成栅极区,氧化栅极区,形成栅氧层;
步骤5、光刻形成设定区域的光刻胶掩膜,湿法去除未被光刻胶覆盖区域的栅氧层,淀积形成肖特基接触金属,剥离得到肖特基接触界面;
步骤6、退火形成肖特基接触金属层,去除掩膜;
步骤7、淀积形成介质层,光刻形成设定区域的光刻胶掩膜,去除未被光刻胶覆盖区域的介质层,形成隔离介质层;
步骤8、淀积多晶硅并刻蚀,形成多晶硅层;淀积介质层并蚀刻,形成栅极介质层;
步骤9、重新淀积阻挡层,刻蚀阻挡层形成源区金属通孔,通过源区金属通孔对源区进行淀积,形成源极金属层;
步骤10、重新淀积阻挡层,刻蚀阻挡层形成栅极金属淀积区,淀积形成栅极金属层;
步骤11、去除所有阻挡层,在碳化硅衬底上淀积漏极金属层。
2.如权利要求1所述的一种沟槽型碳化硅MOSFET器件的制造方法,其特征在于,所述步骤8进一步具体为:重新淀积阻挡层,对阻挡层刻蚀形成通孔,通过通孔进行淀积形成多晶硅层;重新淀积阻挡层,对阻挡层刻蚀形成通孔,通过通孔进行淀积形成栅极介质层。
3.如权利要求1所述的一种沟槽型碳化硅MOSFET器件的制造方法,其特征在于,所述外延层、碳化硅衬底、源极区以及多晶硅层均为第一导电类型;所述轻掺杂区、重掺杂区均为第二导电类型。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202310086952.9A CN116314302A (zh) | 2023-02-09 | 2023-02-09 | 一种沟槽型碳化硅mosfet器件的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202310086952.9A CN116314302A (zh) | 2023-02-09 | 2023-02-09 | 一种沟槽型碳化硅mosfet器件的制造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN116314302A true CN116314302A (zh) | 2023-06-23 |
Family
ID=86800411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202310086952.9A Pending CN116314302A (zh) | 2023-02-09 | 2023-02-09 | 一种沟槽型碳化硅mosfet器件的制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN116314302A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN117238968A (zh) * | 2023-11-10 | 2023-12-15 | 安建科技(深圳)有限公司 | 一种沟槽栅碳化硅mosfet器件及其制备方法 |
-
2023
- 2023-02-09 CN CN202310086952.9A patent/CN116314302A/zh active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN117238968A (zh) * | 2023-11-10 | 2023-12-15 | 安建科技(深圳)有限公司 | 一种沟槽栅碳化硅mosfet器件及其制备方法 |
CN117238968B (zh) * | 2023-11-10 | 2024-03-15 | 安建科技(深圳)有限公司 | 一种沟槽栅碳化硅mosfet器件及其制备方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR20160133625A (ko) | 전력용 반도체 소자 | |
US11081575B2 (en) | Insulated gate bipolar transistor device and method for manufacturing the same | |
US11961904B2 (en) | Semiconductor device including trench gate structure and buried shielding region and method of manufacturing | |
CN111668312A (zh) | 一种低导通电阻的沟槽碳化硅功率器件及其制造工艺 | |
CN110277439B (zh) | 一种碳化硅倒t形掩蔽层结构的mosfet器件及其制备方法 | |
CN115579397A (zh) | 双级沟槽栅碳化硅mosfet及其制备方法 | |
JP3998454B2 (ja) | 電力用半導体装置 | |
CN219419037U (zh) | 一种沟槽型碳化硅mosfet器件 | |
CN114497201B (zh) | 集成体继流二极管的场效应晶体管、其制备方法及功率器件 | |
CN115377200A (zh) | 一种半导体器件及其制备方法 | |
CN116314302A (zh) | 一种沟槽型碳化硅mosfet器件的制造方法 | |
CN114141621A (zh) | 具有***栅的载流子存储槽栅双极型晶体管及其制备方法 | |
WO2019143733A1 (en) | Self-aligned and robust igbt devices | |
CN113809145B (zh) | 窄台面绝缘栅双极型晶体管器件及形成方法 | |
CN111509029B (zh) | 半导体器件及其形成方法 | |
KR20210009005A (ko) | 반도체 소자 및 그 제조 방법 | |
CN113078204B (zh) | 一种氮化镓3d-resurf场效应晶体管及其制造方法 | |
CN211017088U (zh) | 一种集成esd的vdmos器件 | |
CN113972261A (zh) | 碳化硅半导体器件及制备方法 | |
CN107863378B (zh) | 超结mos器件及其制造方法 | |
GB2586158A (en) | Semiconductor device and method for producing same | |
CN117497488B (zh) | 一种集成jfet的mos器件制备方法及mos器件 | |
CN220324465U (zh) | 一种耐压氮化镓器件的结构 | |
CN116825780B (zh) | 半导体器件及其制作方法 | |
US20230231042A1 (en) | Semiconductor device and method of manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination |