CN113937098A - 用于快速充电管理***的静电防护芯片及其制备方法 - Google Patents
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Abstract
本发明公开了用于快速充电管理***的静电防护芯片，包括衬底、形成在衬底上的第一外延层、第一外延层上的第一注入区、第一注入区上的第二注入区及第二注入区上的第二外延层，自第二外延层延伸至第一外延层内的第一沟槽、位于第一沟槽之间的第二沟槽，第一沟槽内填充氧化硅层，第二沟槽内填充第三外延层，形成在第三外延层内的第三注入区、第二外延层内的第四注入区、第一介质层和第二介质层、位于第一介质层和第二介质层之间的第一接触孔及第二接触孔，第一接触孔内和第一介质层上的第一金属层，第二介质层上和第二接触孔内的第二金属层。本发明还提供用于快速充电管理***的静电防护芯片制备方法，提高了放电密度，也降低了器件的制造成本。
Description
技术领域
本发明属于半导体芯片制造工艺技术领域，尤其涉及一种用于快速充电管理***的静电防护芯片及其制备方法。
背景技术
随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器(TVS)通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。
低电容TVS结构适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。在快充电源管理***中大量使用TVS作为电路保护器件，而快充电源管理***对信号衰减和寄生电容的干扰非常敏感，低电容TVS芯片对提升快充电源管理***非常重要。通常为了改善TVS的反向特性，采用保护环结构和金属场板结构，但是这两种结构容易引入较大的附加电容，且使得器件面积增大，导致器件的工作性能降低。
发明内容
有鉴于此，本发明提供了一种减小器件寄生电容、提高放电密度和提升器件性能的用于快速充电管理***的静电防护芯片及其制备方法，来解决上述存在的技术问题，具体采用以下技术方案来实现。
第一方面，本发明提供了一种用于快速充电管理***的静电防护芯片，包括：
第一导电类型的衬底；
形成在所述衬底上的第二导电类型的第一外延层；
形成在所述第一外延层上表面的第二导电类型的第一注入区、形成在所述第一注入区上的第一导电类型的第二注入区、以及形成在所述第二注入区上表面的第一导电类型的第二外延层；
自所述第二外延层延伸至所述第一外延层内并间隔排列的第一沟槽、位于所述第一沟槽之间的第二沟槽，所述第一沟槽内填充有氧化硅层，所述第二沟槽内填充有第二导电类型的第三外延层，所述第二沟槽的结深小于所述第一沟槽的结深；
形成在所述第三外延层内的第一导电类型的第三注入区、形成在所述第一沟槽之间的第二外延层内的第一导电类型的第四注入区；
形成在所述第二外延层、所述氧化硅层、所述第三外延层和部分所述第三注入区上表面间隔排列的第一介质层，形成在部分所述第三注入区、所述第三外延层、所述第二外延层和部分所述第四注入区上表面间隔排列的第二介质层；
形成位于所述第一介质层和所述第二介质层之间的第一接触孔、以及位于所述第二介质层之间的第二接触孔，所述第一接触孔内和所述第一介质层上表面形成第一金属层，所述第二介质层上表面和所述第二接触孔内形成第二金属层，所述第一金属层关于所述第二金属层对称设置。
第二方面，本发明还提供了一种用于快速充电管理***的静电防护芯片制备方法，包括以下步骤：
提供第一导电类型的衬底，在所述衬底上形成第二导电类型的第一外延层；
在所述第一外延层上形成第二导电类型的第一注入区和位于所述第一注入区上表面的第一导电类型的第二注入区，在所述第二注入区上表面形成第一导电类型的第二外延层；
自所述第二外延层延伸至所述第一外延层内光刻形成间隔排列的第一沟槽，向所述第一沟槽内填充氧化硅形成氧化硅层；
向位于所述第一沟槽之间的第二外延层上表面进行刻蚀形成贯穿所述第二外延层、所述第二注入区和所述第一注入区并延伸至所述第一外延层内的第二沟槽，所述第二沟槽的结深小于所述第一沟槽的结深；
向所述第二沟槽内填充第二导电类型离子形成第三外延层；
分别在所述第三外延层内、所述第一沟槽之间的第二外延层内进行第一导电类型离子注入形成第三注入区和第四注入区；
在所述第二外延层上表面进行介质生长，分别去除所述第三注入区、所述第四注入区上表面对应的介质形成第一接触孔、第二接触孔，保留所述第二外延层、所述氧化硅层、所述第三外延层和部分所述第三注入区上表面的介质形成间隔排列的第一介质层，保留部分所述第三注入区、所述第三外延层、所述第二外延层和部分所述第四注入区上表面的介质形成间隔排列的第二介质层；
向所述第一接触孔内和所述第一介质层上表面填充金属形成第一金属层、所述第二介质层上表面和所述第二接触孔内填充金属形成第二金属层，所述第一金属层关于所述第二金属层对称设置。
本发明提供了一种用于快速充电管理***的静电防护芯片及其制备方法，相对于现有技术，具有以下有益效果：
通过在衬底上形成与衬底导电类型不同的第一外延层，在第一外延层上表面依次制备导电类型不同的第一注入区和第二注入区，第一注入区和第二注入区形成PN结可以增强器件的耐压性能。在第二注入区上表面形成与第二注入区导电类型相同的第二外延层，第二外延层可以保护第一注入区和第二注入区并减少刻蚀损伤，也能减少器件内的漏电流。自第二外延层延伸至第一外延层内形成第一沟槽且第一沟槽内填充氧化硅层可以作为隔离沟槽并形成多条电流路径，在两个第一沟槽之间形成第二沟槽，第二沟槽的结深小于第一沟槽，第二沟槽内填充掺杂浓度大于第一外延层的第三外延层，第三外延层、第二外延层上表面分别形成第三注入区和第四注入区，第三注入区与第三外延层的导电类型不同形成PN结，第三注入区上表面形成对应的第一金属层，第四注入区上表面形成对应的第二金属层，第一金属层和第二金属层位于衬底上表面可以简化器件制备工艺。器件使用简单工艺集成，可以实现多路双向保护电路并联，隔离沟槽可以减小器件的寄生电容，满足快充电源管理***中高频器件的保护需求。第二沟槽内填充第三外延层并进行离子注入形成PN结，保证了PN结的界面质量，降低了器件的漏电，放电结构采用沟槽形式，提高了放电密度，也降低了器件的制造成本。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例提供的用于快速充电管理***的静电防护芯片制备方法的流程图；
图2至图9为本发明实施例提供的用于快速充电管理***的静电防护芯片的制备过程图；
图10为本发明实施例提供的用于快速充电管理***的静电防护芯片的电路原理示意图；
图11为本发明实施例提供的用于快速充电管理***的静电防护芯片的等效电路图。
主要元件符号说明如下：
10-衬底；11-第一外延层；12-第一注入区；13-第二注入区；14-第二外延层；15-第一沟槽；16-第二沟槽；17-氧化硅层；18-第三外延层；20-第三注入区；21-第四注入区；22-第一介质层；23-第二介质层；24-第一接触孔；25-第二接触孔；30-第一金属层；40-第二金属层；50-第一二极管；60-第二二极管。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。相反，当元件被称作“直接在”另一元件“上”时，不存在中间元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
参阅图1、图2至图9，本发明还提供了一种用于快速充电管理***的静电防护芯片制备方法，包括以下步骤：
S1：提供第一导电类型的衬底10，在所述衬底10上形成第二导电类型的第一外延层11；
参阅图2，本实施例中，第一导电类型为P型，第二导电类型为N型，P型离子为硼，N型离子为磷，衬底10的材料选用硅，制备成本低且便于实现。第一外延层11采用外延生长技术制备得到，第一外延层11与衬底10的导电类型不同可以形成PN结，外延层是新生单晶层按衬底晶相延伸生长，硅外延生长是在具有一定晶向的硅单晶衬底上生长一层具有和衬底相同晶向的电阻率与厚度不同的晶格结构完整性好的晶体，外延层可以起到支撑作用。
S2：在所述第一外延层11上形成第二导电类型的第一注入区12和位于所述第一注入区12上表面的第一导电类型的第二注入区13，在所述第二注入区13上表面形成第一导电类型的第二外延层14；
参阅图3，本实施例中，第一注入区12和第二注入区13的导电类型不同可以形成PN结，第一注入区12和第二注入区13的掺杂浓度和厚度可以相同，也可以不同，优选第一注入区12和第二注入区13的厚度大于5μm，第二外延层14和第一外延层11的厚度大于5μm。先在第一外延层11上表面注入第二导电类型离子并进行热退火形成第一注入区12，而第二注入区13的制备过程与第一注入区12相同，之后在第二注入区13上表面形成第二外延层14，第二外延层14与第二注入区13的导电类型相同，第二外延层14的厚度大于第二注入区13。
需要说明的是，通过调整第一注入区12和第二注入区13的离子剂量，会影响PN结击穿电压即器件的保护电压，若没有第二外延层14的保护，会使得注入区直接与金属层接触，需要很高的掺杂浓度才能和金属层形成欧姆接触，欧姆接触是金属电极和硅片连接的，否则电阻太大影响器件的性能，高的掺杂浓度也会影响器件击穿电压的调整，第一注入区12和第二注入区13在第二外延层14的保护下能减少损伤，同时PN结击穿发生在外延层内部并能够减少漏电流，一定程度上提高了器件的工作性能。
S3：自所述第二外延层14延伸至所述第一外延层11内光刻形成间隔排列的第一沟槽15，向所述第一沟槽15内填充氧化硅形成氧化硅层17；
参阅图4和图5，本实施例中，先在第二外延14上间隔涂覆光刻胶，自第二外延层14上表面经过第二注入区13、第一注入区12、第一外延层11进行光刻，刻蚀形成第一沟槽15，第一沟槽15的数量优选每组两个共两组，每组中的两个第一沟槽15之间的距离大于第一沟槽15的宽度。第一沟槽15底部位于第一外延层11内，可以保证第二注入区13、第一注入区12、第二外延层14和第一外延层11被第一沟槽15隔离，第一沟槽15内填充氧化硅可以作为隔离沟槽，降低器件的漏电流。
S4：向位于所述第一沟槽15之间的第二外延层14上表面进行刻蚀形成贯穿所述第二外延层14、所述第二注入区13和所述第一注入区12并延伸至所述第一外延层11内的第二沟槽16，所述第二沟槽16的结深小于所述第一沟槽15的结深；
参阅图6，本实施例中，先向第二外延层14和氧化硅层17上表面涂覆光刻胶，露出第一沟槽15之间的第二外延层14并进行光刻，采用干法刻蚀技术，自第二外延层14上表面、第二注入区13、第一注入区12和第一外延层11形成第二沟槽16，第二沟槽16的结深小于第一沟槽15，第二沟槽16的宽度大于第一沟槽15，使得器件具有双向特性，便于后续制备工艺。
S5：向所述第二沟槽16内填充第二导电类型离子形成第三外延层18；
参阅图7，本实施例中，向第二沟槽16内填充第二导电类型离子即N型离子形成第三外延层18，第三外延层18的掺杂浓度大于第一外延层11，第三外延层18位于两个第一沟槽15之间，可以保证器件内部电流的均匀流通，提高了器件的工作稳定性。
S6：分别在所述第三外延层18内、所述第一沟槽15之间的第二外延层14内进行第一导电类型离子注入形成第三注入区20和第四注入区21；
参阅图8，本实施例中，在第三外延层18内、第二外延层14内进行光刻，在第三外延层18内刻蚀形成第三注入区20、第二外延层14内形成第四注入区21，第三注入区20和第四注入区21同时蚀刻形成，第三注入区20、第四注入区21的掺杂浓度大于第二注入区13，第三注入区20与第三外延层18的导电类型不同可以形成PN结，第四注入区21与第二外延层14的导电类型相同，PN结结深增大使得器件的耐压性能也增大。第三注入区20关于第四注入区21对称设置，垂直于衬底10方向上的第四注入区21的投影面积大于第三注入区20，便于后续的金属与半导体的接触面积以降低导通电阻，降低器件的导通损耗。
S7：在所述第二外延层14上表面进行介质生长，分别去除所述第三注入区20、所述第四注入区21上表面对应的介质形成第一接触孔24、第二接触孔25，保留所述第二外延层14、所述氧化硅层17、所述第三外延层18和部分所述第三注入区20上表面的介质形成间隔排列的第一介质层22，保留部分所述第三注入区20、所述第三外延层18、所述第二外延层14和部分所述第四注入区21上表面的介质形成间隔排列的第二介质层23；
参阅图9，本实施例中，先在第二外延层14、氧化硅层17、第三外延层20、第三注入区20和第四注入区21进行介质生长，去除第三注入区20和第四注入区21上表面的介质分别形成第一接触孔24、第二接触孔25，保留第二外延层14、氧化硅层17、第三外延层18和部分第三注入区20上表面的介质形成第一介质层22，同样保留部分第三注入区20、第三外延层18、氧化硅层17、第二外延层14和部分第四注入区21上表面的介质形成第二介质层23，第一接触孔24位于第一介质层22和第二介质层23之间，第二接触孔25位于两个第二介质层23之间，第二接触孔25的尺寸大于第一接触孔24。采用干法刻蚀形成第一介质层22、第二介质层23、第一接触孔24和第二接触孔25，第一接触孔24关于第二接触孔25对称设置。
S8：向所述第一接触孔24内和所述第一介质层22上表面填充金属形成第一金属层30、所述第二介质层23上表面和所述第二接触孔25内填充金属形成第二金属层40，所述第一金属层30关于所述第二金属层40对称设置。
再次参阅图9，本实施例中，采用磁控溅射技术向第一介质层22、第二介质层23、第一接触孔24和第二接触孔25填充金属，之后采用干法刻蚀技术去除第二介质层23上的部分金属，第一金属层30呈L形，第二金属层40呈T形，第一金属层30关于第二金属层40对称设置，第一金属层30和第二金属层40均位于衬底10的上表面，第一金属层30和第二金属层40可以作为器件的两个电极接入电路中，第二金属层40是保护泄流电路接的位置，器件可以实现双向保护。
需要说明的是，器件的制备过程只使用简单工艺集成，就能实现多路双向保护电路并联，通过第一沟槽15即隔离沟槽减小了器件的寄生电容，能够满足快充电源管理***中的高频率器件的保护需求，第二沟槽16即深沟槽填充N型外延，并在N型外延层内离子注入形成PN结，保证了PN结的界面质量，降低了器件漏电。放电结构采用沟槽形式，提高了放电密度，也降低了器件的制造成本。
再次参阅图9，本发明还提供了一种用于快速充电管理***的静电防护芯片，包括：
第一导电类型的衬底10；
形成在所述衬底10上的第二导电类型的第一外延层11；
形成在所述第一外延层11上表面的第二导电类型的第一注入区12、形成在所述第一注入区12上的第一导电类型的第二注入区13、以及形成在所述第二注入区13上表面的第一导电类型的第二外延层14；
自所述第二外延层14延伸至所述第一外延层11内并间隔排列的第一沟槽15、位于所述第一沟槽15之间的第二沟槽16，所述第一沟槽15内填充有氧化硅层17，所述第二沟槽16内填充有第二导电类型的第三外延层18，所述第二沟槽16的结深小于所述第一沟槽15的结深；
形成在所述第三外延层18内的第一导电类型的第三注入区20、形成在所述第一沟槽15之间的第二外延层14内的第一导电类型的第四注入区21；
形成在所述第二外延层14、所述氧化硅层17、所述第三外延层18和部分所述第三注入区20上表面间隔排列的第一介质层22，形成在部分所述第三注入区20、所述第三外延层18、所述第二外延层14和部分所述第四注入区21上表面间隔排列的第二介质层23；
形成位于所述第一介质层22和所述第二介质层23之间的第一接触孔24、以及位于所述第二介质层23之间的第二接触孔25，所述第一接触孔24内和所述第一介质层22上表面形成第一金属层30，所述第二介质层23上表面和所述第二接触孔25内形成第二金属层40，所述第一金属层30关于所述第二金属层40对称设置。
本实施例中，第一导电类型为P型，第二导电类型为N型，第一沟槽15是沿第二外延层14上表面延伸至第一外延层11内可以实现隔离，降低漏电流。第一外延层11与衬底10的导电类型不同可以形成PN结。第二沟槽16位于两个第一沟槽15之间，第二沟槽16的结深小于第一沟槽15，第二沟槽16内填充第三外延层18，第一沟槽15内填充氧化硅层17，第一沟槽15为隔离沟槽，第二沟槽16可以实现器件的双向保护。第三外延层18的掺杂浓度大于第一外延层11，第二外延层14可以保护第二注入区13和第一注入区12免受刻蚀损伤，同时第一注入区12和第二注入区13的导电类型不同形成PN结的击穿发生在器件的外延层内，可以减少漏电流，也提高了器件的耐压性能。第三注入区20和第四注入区21导电类型相同并同时制备形成，第三注入区20关于第四注入区21对称设置，第三注入区20与第三外延层18形成PN结，第四注入区21与第二外延层14的导电类型相同，第三注入区20和第四注入区21的掺杂浓度大于第二注入区13，可以增加器件内部的电流路径和电流均匀分布。
参阅图10和图11，需要说明的是，将器件接入至电路中，第一金属层30接入电压输入端，同样另一侧的第一金属层30可以接入另一电压输入端，第二金属层40可以接入电压输出端，第三注入区20、第三外延层、第一外延层11、第一注入区12、第二注入区13、第二外延层14和第四注入区21所在的电流路径即P-N-N-P可以作为静电防护电路，第二金属层40是保护泄流电路接的位置，器件可以实现双路保护。其中，第三注入区20与第三外延层18形成第一二极管50即P-N结钩，第一外延层11、第一注入区12、第二注入区13、第二外延层14和第四注入区21形成第二二极管60即N-P结构，类似于双向TVS，第一金属层30和第二金属层40均位于衬底10上表面，可以实现多路双向保护，提高了器件的应用范围。
本发明提供了一种用于快速充电管理***的静电防护芯片及其制备方法，通过在衬底10上形成与衬底导电类型不同的第一外延层11，在第一外延层11上表面依次制备导电类型不同的第一注入区12和第二注入区13，第一注入区12和第二注入区13形成PN结可以增强器件的耐压性能。在第二注入区13上表面形成与第二注入区13导电类型相同的第二外延层14，第二外延层14可以保护第一注入区12和第二注入区13并减少刻蚀损伤，也能减少器件内的漏电流。自第二外延层14延伸至第一外延层11内形成第一沟槽15且第一沟槽15内填充氧化硅层17，可以作为隔离沟槽并形成多条电流路径，在两个第一沟,15之间形成第二沟槽16，第二沟槽16的结深小于第一沟槽15，第二沟槽16内填充掺杂浓度大于第一外延层11的第三外延层18，第三外延层18、第二外延层14上表面分别形成第三注入区20和第四注入区21，第三注入区20与第三外延层18的导电类型不同形成PN结，第三注入区20上表面形成对应的第一金属层30，第四注入区21上表面形成对应的第二金属层40，第一金属层30和第二金属层40位于衬底10上表面可以简化器件制备工艺。器件使用简单工艺集成，可以实现多路双向保护电路并联，隔离沟槽可以减小器件的寄生电容，满足快充电源管理***中高频器件的保护需求。第二沟槽16内填充第三外延层18并进行离子注入形成PN结，保证了PN结的界面质量，降低了器件的漏电，放电结构采用沟槽形式，提高了放电密度，也降低了器件的制造成本。
在这里示出和描述的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制，因此，示例性实施例的其他示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。
Claims (10)
1.一种用于快速充电管理***的静电防护芯片，其特征在于，包括：
第一导电类型的衬底；
形成在所述衬底上的第二导电类型的第一外延层；
形成在所述第一外延层上表面的第二导电类型的第一注入区、形成在所述第一注入区上的第一导电类型的第二注入区、以及形成在所述第二注入区上表面的第一导电类型的第二外延层；
自所述第二外延层延伸至所述第一外延层内并间隔排列的第一沟槽、位于所述第一沟槽之间的第二沟槽，所述第一沟槽内填充有氧化硅层，所述第二沟槽内填充有第二导电类型的第三外延层，所述第二沟槽的结深小于所述第一沟槽的结深；
形成在所述第三外延层内的第一导电类型的第三注入区、形成在所述第一沟槽之间的第二外延层内的第一导电类型的第四注入区；
形成在所述第二外延层、所述氧化硅层、所述第三外延层和部分所述第三注入区上表面间隔排列的第一介质层，形成在部分所述第三注入区、所述第三外延层、所述第二外延层和部分所述第四注入区上表面间隔排列的第二介质层；
形成位于所述第一介质层和所述第二介质层之间的第一接触孔、以及位于所述第二介质层之间的第二接触孔，所述第一接触孔内和所述第一介质层上表面形成第一金属层，所述第二介质层上表面和所述第二接触孔内形成第二金属层，所述第一金属层关于所述第二金属层对称设置。
2.根据权利要求1所述的用于快速充电管理***的静电防护芯片，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型，所述第一沟槽的宽度小于所述第二沟槽的宽度。
3.根据权利要求1所述的用于快速充电管理***的静电防护芯片，其特征在于，所述第一注入区和所述第二注入区的结深相同，所述第一注入区的掺杂浓度与所述第二注入区的掺杂浓度相同。
4.根据权利要求1所述的用于快速充电管理***的静电防护芯片，其特征在于，所述第三外延层的掺杂浓度大于所述第一外延层的掺杂浓度。
5.根据权利要求1所述的用于快速充电管理***的静电防护芯片，其特征在于，所述第三注入区的离子浓度大于所述第二注入区的离子浓度。
6.根据权利要求1所述的用于快速充电管理***的静电防护芯片，其特征在于，所述第一接触孔的尺寸小于所述第二接触孔的尺寸。
7.一种用于快速充电管理***的静电防护芯片制备方法，其特征在于，包括以下步骤：
提供第一导电类型的衬底，在所述衬底上形成第二导电类型的第一外延层；
在所述第一外延层上形成第二导电类型的第一注入区和位于所述第一注入区上表面的第一导电类型的第二注入区，在所述第二注入区上表面形成第一导电类型的第二外延层；
自所述第二外延层延伸至所述第一外延层内光刻形成间隔排列的第一沟槽，向所述第一沟槽内填充氧化硅形成氧化硅层；
向位于所述第一沟槽之间的第二外延层上表面进行刻蚀形成贯穿所述第二外延层、所述第二注入区和所述第一注入区并延伸至所述第一外延层内的第二沟槽，所述第二沟槽的结深小于所述第一沟槽的结深；
向所述第二沟槽内填充第二导电类型离子形成第三外延层；
分别在所述第三外延层内、所述第一沟槽之间的第二外延层内进行第一导电类型离子注入形成第三注入区和第四注入区；
在所述第二外延层上表面进行介质生长，分别去除所述第三注入区、所述第四注入区上表面对应的介质形成第一接触孔、第二接触孔，保留所述第二外延层、所述氧化硅层、所述第三外延层和部分所述第三注入区上表面的介质形成间隔排列的第一介质层，保留部分所述第三注入区、所述第三外延层、所述第二外延层和部分所述第四注入区上表面的介质形成间隔排列的第二介质层；
向所述第一接触孔内和所述第一介质层上表面填充金属形成第一金属层、所述第二介质层上表面和所述第二接触孔内填充金属形成第二金属层，所述第一金属层关于所述第二金属层对称设置。
8.根据权利要求7所述的用于快速充电管理***的静电防护芯片制备方法，其特征在于，所述第一外延层和所述第二外延层的厚度大于5μm。
9.根据权利要求7所述的用于快速充电管理***的静电防护芯片制备方法，其特征在于，采用干法刻蚀制备所述第一沟槽和所述第二沟槽，所述第一金属层和所述第二金属层采用磁控溅射制备得到。
10.根据权利要求7所述的用于快速充电管理***的静电防护芯片制备方法，其特征在于，所述第三注入区垂直于所述衬底方向上的投影面积小于所述第四注入区垂直于所述衬底方向上的投影面积。
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