CN102214689A - 超级结器件的终端保护结构及其制造方法 - Google Patents

超级结器件的终端保护结构及其制造方法 Download PDF

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Abstract

本发明公开了一种超级结器件的终端保护结构,超级结器件的中间区域为电流流动区,终端保护结构环绕于电流流动区的外周,由内往外依次排列着至少一P型环、多个沟槽环、以及一沟道截止环。在各所述沟槽环中填充有P型硅,形成P型薄层和N型薄层交替式结构;所述P型环形成于和最外侧电流流动区沟槽相邻的N型硅外延层上部,覆盖至少一个所述沟槽环;沟道截止环形成于最外侧沟槽环外侧的N型硅外延层上部;一终端介质层覆盖所述P型环以及各所述沟槽环;多个场板,形成于终端介质层上部。本发明还公开了超级结器件的终端保护结构的制造方法。本发明能够在不为终端保护结构增加工艺的条件下提高超级结器件的耐压特性和可靠性。

Description

超级结器件的终端保护结构及其制造方法
技术领域
本发明涉及半导体集成电路制造领域,特别是涉及一种超级结器件的终端保护结构,本发明还涉及该超级结器件的终端保护结构的制造方法。
背景技术
超级结MOSFET采用新的耐压层结构,利用一系列的交替排列的P型半导体薄层和N型半导体薄层来在截止状态下在较低电压下就将所述P型半导体薄层和N型半导体薄层耗尽,实现电荷相互补偿,从而使P型半导体薄层和N型半导体薄层在高掺杂浓度下能实现高的击穿电压,从而同时获得低导通电阻和高击穿电压,打破传统功率MOSFET理论极限。同已有的DMOS器件一样,一个超级结MOSFET是由很多的单元重复排列形成的;由于各单元的一致性,单元之间通常不存在电压击穿的问题,但最外圈的单元与衬底之间,存在着电压差,易于发生击穿;因此器件的终端保护结构十分重要。
对已有的器件如高压VDMOS,已有扩散保护环技术,场板技术(包括浮空场板技术,电阻场板技术),等位环技术,场限环技术,结终端扩展技术等;但对于超级结器件,由于器件单元的耐压方式与传统的VDMOS的耐压方式有很大的不同,相应的高可靠性的终端保护结构需要另行设计。
发明内容
本发明所要解决的技术问题是提供一种超级结器件的终端保护结构,为此本发明还提供该超级结器件的终端保护结构的制造方法,能够在不为终端保护结构增加工艺的条件下提高超级结器件的耐压特性和可靠性。
为解决上述技术问题,本发明提供的超级结器件的终端保护结构,在一N+硅基片上形成有一N型外延层,所述超级结器件的中间区域为电流流动区,所述电流流动区包含多个并行排列的电流流动区沟槽;所述电流流动区沟槽形成于所述N型外延层中,在所述电流流动区沟槽中填充有P型硅,所述P型硅与N型外延薄层形成交替的P型区域和N型区域;一P型背栅形成于各所述电流流动区沟槽的上部或所述P型背栅形成于各所述电流流动区沟槽的上部并延伸到各所述电流流动区沟槽的上部两侧的所述N型外延薄层中,一源区形成于各所述P型背栅中;在所述电流流动区的外延层上部形成有栅氧、栅极以及源极,所述栅极为多晶硅栅,各所述多晶硅栅覆盖两相邻源区间的所述P型背栅和所述N型外延薄层,各所述多晶硅栅用于在所述P型背栅表面形成沟道区;在所述N+硅基片的背面形成有漏极。在俯视平面上,所述超级结器件的终端保护结构环绕于所述电流流动区的外周,由内往外依次排列着至少一P型环、多个沟槽环、以及一沟道截止环;在截面上,所述终端保护结构包括:
各所述沟槽环形成于和所述最外侧电流流动区沟槽相邻的所述N型硅外延层中,在各所述沟槽环中填充有P型硅,形成P型薄层和N型薄层交替式结构;
所述P型环形成于和所述最外侧电流流动区沟槽相邻的所述N型硅外延层上部,覆盖至少一个所述沟槽环;
所述沟道截止环形成于所述最外侧沟槽环外侧的所述N型硅外延层的上部;
一终端介质层,形成于和所述最外侧电流流动区沟槽相邻的所述N型硅外延层上部,覆盖所述P型环以及各所述沟槽环;所述沟道截止环为一N+掺杂环、或所述沟道截止环由一N+掺杂环加上一形成于所述N+掺杂环上的金属环组成。
多个场板,形成于所述终端介质层的上部,各所述场板在所述电流流动区的外周由内往外依次排列,包括一个最内侧场板、至少一个外侧场板,各所述场板间互相隔开。
更进一步的改进是,各所述沟槽环的沟槽宽度和沟槽间距分别小于或者等于各所述电流流动区沟槽的沟槽宽度和沟槽间距。
更进一步的改进是,各所述沟槽环为四方形的环状结构、或所述沟槽环为四方形的四角有圆弧的环状结构。在所述沟槽环的四角分别形成有一附加沟槽,并在所述附加沟槽中填充P型硅。所述附加沟槽和所述沟槽环在所述沟槽环的四角处相连接、或相隔离。
更进一步的改进是,所述P型环和所述P型背栅相连接。
更进一步的改进是,各所述场板为金属场板、或多晶硅场板。
更进一步的改进是,所述最内侧场板和所述栅极互连、或所述最内侧场板所述栅极不相连接。
更进一步的改进是,所述最内侧场板下的所述终端介质层厚度大于各所述外侧场板下的所述终端介质层的厚度。所述最内侧场板下的所述终端介质层为一种厚度的介质膜的结构、或为由两种不同厚度的介质膜组成。所述最内侧场板下的所述终端介质层厚度为
Figure GSA00000074057600041
各所述外侧场板下的所述终端介质层的厚度
更进一步的改进是,所述最内侧场板和所述栅极不相连接时,所述最内侧场板和所述P型背栅相连接、或所述最内侧场板为悬浮结构。
更进一步的改进是,各所述外侧场板为悬浮结构、或和各所述P型沟槽通过一P型环相连。
本发明提供的第一种超级结器件的终端保护结构的制造方法,包括如下步骤:
步骤一、在一N+硅基片上形成N型硅外延层,在所述N型硅外延层上形成所述P型背栅以及所述P型环;
步骤二、在所述N型外延层上形成所述电流流动区沟槽和所述沟槽环;
步骤三、在所述电流流动区沟槽和所述沟槽环中形成P型硅;
步骤四、在所述终端保护结构区域的所述N型硅外延层上形成所述终端介质层;
步骤五、在所述电流流动区的所述N型外延层上形成所述栅氧和所述栅;
步骤六、进行N+离子注入形成所述源区和所述沟道截止环;
步骤七、形成层间膜;
步骤八、形成所述源区和所述栅的接触孔;
步骤九、在所述源区的接触孔中进行P+离子注入形成P+欧姆接触区;
步骤十、在所述N+硅基片表面形成源极、栅极和各所述场板;
步骤十一、对所述N+硅基片进行背面减薄;
步骤十二、在所述N+硅基片背面形成漏极。
本发明提供的第二种超级结器件的终端保护结构的制造方法,包括如下步骤:
步骤一、在一N+硅基片上形成N型硅外延层,在所述N型硅外延层上形成所述P型背栅以及所述P型环;
步骤二、在所述N型外延层上形成所述电流流动区沟槽和所述沟槽环;
步骤三、在所述电流流动区沟槽和所述沟槽环中形成P型硅;
步骤四、在所述N型外延层上形成栅氧,并在所述电流流动区的所述栅氧上形成所述栅;
步骤五、进行N+离子注入形成所述源区和沟道截止环;
步骤六、形成层间膜;
步骤七、形成所述源区和所述栅的接触孔;
步骤八、在所述源区的接触孔中进行P+离子注入形成P+欧姆接触区;
步骤九、在所述N+硅基片表面形成源极、栅极和各所述场板;
步骤十、对所述N+硅基片进行背面减薄;
步骤十一、在所述N+硅基片背面形成漏极。
本发明提供的第三种超级结器件的终端保护结构的制造方法,包括如下步骤:
步骤一、在一N+硅基片上形成N型硅外延层,在所述N型硅外延层上形成所述电流流动区沟槽和所述沟槽环;
步骤二、在所述电流流动区沟槽和所述沟槽环中形成P型硅;
步骤三、在所述终端保护结构区域的所述N型硅外延层上形成所述终端介质层;
步骤四、在所述电流流动区的所述N型外延层上形成所述栅氧和所述栅;
步骤五、在所述N型外延层上形成所述P型背栅以及所述P型环;
步骤六、进行N+离子注入形成所述源区和所述沟道截止环;
步骤七、形成层间膜;
步骤八、形成所述源区和所述栅的接触孔;
步骤九、在所述源区的接触孔中进行P+离子注入形成P+欧姆接触区;
步骤十、在所述N+硅基片表面形成源极、栅极和各所述场板;
步骤十一、对所述N+硅基片进行背面减薄;
步骤十二、在所述N+硅基片背面形成漏极。
本发明提供的第四种超级结器件的终端保护结构的制造方法,包括如下步骤:
步骤一、在一N+硅基片上形成N型硅外延层,在所述N型硅外延层上形成所述电流流动区沟槽和所述沟槽环;
步骤二、在所述电流流动区沟槽和所述沟槽环中形成P型硅;
步骤三、在所述N型外延层上形成栅氧,并在所述电流流动区的所述栅氧上形成所述栅;
步骤四、在所述N型外延层上形成所述P型背栅以及所述P型环;
步骤五、进行N+离子注入形成所述源区和所述沟道截止环;
步骤六、形成层间膜;
步骤七、形成所述源区和所述栅的接触孔;
步骤八、在所述源区的接触孔中进行P+离子注入形成P+欧姆接触区;
步骤九、在所述N+硅基片表面形成源极、栅极和各所述场板;
步骤十、对所述N+硅基片进行背面减薄;
步骤十一、在所述N+硅基片背面形成漏极。
本发明能够在不为终端保护结构增加工艺的条件下提高超级结器件的耐压特性和可靠性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明:
图1是本发明实施例一超级结器件的终端保护结构的俯视图;
图2是本发明实施例一超级结器件的终端保护结构的截面图;
图3-图9是本发明实施例二至八超级结器件的终端保护结构的截面图;
图10是本发明实施例九超级结器件的终端保护结构的俯视图;
图11-图13是本发明实施例制造方法的步骤中超级结器件的终端保护结构的截面图;
图14是本发明实施例制造方法的超级结器件的输出特性曲线。
具体实施方式
如图1所示,是本发明实施例一超级结器件的终端保护结构的俯视图。本发明实施例一包括了1区、2区和3区,其中所述1区为所述超级结器件的电流流动区,该电流流动区包含多个并行排列的电流流动区沟槽。所述2区和所述3区构成所述超级结器件的终端保护结构,在所述超级结器件导通时不提供电流,在反向截止状态用于承担从所述1区到所述超级结器件最外端的电压。所述2区和3区都环绕在所述电流流动区的外周,其中所述2区和所述1区相邻接,所述2区包括至少一P型环24、和至少一沟槽环23,所述P型环24至少覆盖一所述沟槽环23;所述3区包括至少一沟槽环23和一沟道截止环21。所述沟槽环23为四方形的结构,在所述沟槽环23的四角各形成有一附加沟槽22,该附加沟槽22用做电荷平衡补偿。
如图2所示是本发明实施例一超级结器件的终端保护结构的截面图,该截面图是沿做如图1所示的AA′方向的截面图。在一N+硅基片上形成有一N型硅外延层2,在所述N型硅外延层2中形成有多个沟槽4,所述沟槽4包括由如图1所示的电流流动区沟槽25和沟槽环23以及附件沟槽22;在所述沟槽4中填充有P型硅5,所述P型硅5和所述N型外延层形成交替排列的P型硅薄层和N型外延层薄层结构。在所述1区中的所述沟槽4即所述电流流动区沟槽25的上部的所述P型硅5和所述N型外延层中形成有P型背栅3,同时在和所述1区相邻的所述2区的第一个沟槽4即第一个沟槽环23的上部的所述P型硅5和所述N型外延层中形成有所述P型环24;所述P型环24的数量为至少一个,所述P型环一般与所述P型背栅连接在一起。在所述P型背栅中形成有一N+离子注入形成的源区11,同时在所述3区最外侧的所述的N型外延层上部形成有所述沟道截止环21。所述1区还包括一P+离子注入形成的P+欧姆接触区12、栅氧7、多晶硅栅8、接触孔10以及源极和栅极,在所述N+硅基片底部形成有一漏极。在所述超级结器件导通时电流会由源极经过沟道和N型外延层薄层到达漏极,而所述电流流动区沟槽25中的P型硅薄层则是在反向截止状态下与所述N型外延层薄层一起形成耗尽区一起承受电压。
所述2区的所述外延层2顶部形成有最内侧场板13,该最内侧场板13由表面金属组成即为一金属场板,在所述最内侧场板下通过所述终端介质层和所述外延层2相隔离,所述最内侧场板13的内侧端形成于最外侧多晶硅栅8上并形成接触,所述最内侧场板13和所述栅极互相连接,所述终端介质层由介质层一6和介质层二9组成。在所述3区的所述外延层2顶部形成有多个互相隔离的所述外侧场板,所述外侧场板为金属场板,所述最外侧场板和所述外延层2之间通过所述介质层一6相隔离;所述3区中可以有P型环也可以没有;在所述3区的最外端有所述沟道截止环21,是由N+掺杂环构成。所述2区和3区都属于所述终端保护结构区,在所述超级结器件导通时它不提供电流,在反向截止状态用于承担从所述1区到所述超级结器件最外端的电压。
如图3所示是本发明实施例二超级结器件的终端保护结构的截面图,是如图2所示超级结器件的终端保护结构的进一步改进,其中改进之处为所述最内侧场板13的内侧端形成于最外侧多晶硅栅8上并形成接触,所述最外侧多晶硅栅8为一台阶状的多晶硅栅,所述台阶状的多晶硅栅能使附近的所述硅外延层2区域的电场变化更缓慢,提高器件的可靠性。
如图4所示是本发明实施例三超级结器件的终端保护结构的截面图,是如图2所示超级结器件的终端保护结构的进一步改进,其中改进之处为其中改进之处为所述3区上的所述外侧场板为多晶硅场板,即为一多晶硅场板。
如图5所示是本发明实施例四超级结器件的终端保护结构的截面图,是如图2所示超级结器件的终端保护结构的进一步改进,其中改进之处为所述3区上的所述外侧场板为多晶硅场板,且该场板下的介质膜就是栅氧。
如图6所示是本发明实施例五超级结器件的终端保护结构的截面图,是如图2所示超级结器件的终端保护结构的进一步改进,其中改进之处为所述最外侧多晶硅栅8靠内侧的一半作为所述超级结器件的MOSFET的栅,另一半向外侧延展到所述2区的第一个PN结之外,该延展到所述一个PN结外的所述最外侧多晶硅栅8作为一多晶硅场板,该多晶硅场板和所述最内侧场板13一起构成所述2区的场板,提高器件的耐压能力和可靠性。
如图7所示是本发明实施例六超级结器件的终端保护结构的截面图,是如图2所示超级结器件的终端保护结构的进一步改进,其中改进之处为所述P型环24覆盖有多个P型硅薄层和N型外延层薄层交替结构。使该区域表面电场减低,提高器件的耐压能力和可靠性。
如图8所示是本发明实施例七超级结器件的终端保护结构的截面图,是如图2所示超级结器件的终端保护结构的进一步改进,其中改进之处为所述3区上的所述外侧场板通过接触孔与其底部的所述沟槽4中的P型硅5相连,使所述外侧场板的电位与所述P型硅5的表面电位一致,提高场板的效用。
如图9所示是本发明实施例八超级结器件的终端保护结构的截面图,是如图2所示超级结器件的终端保护结构的进一步改进,其中改进之处为所述3区的最外端的所述沟道截止环21是N+掺杂环上加金属构成,能提高器件的可靠性;
如图10所示,是本发明实施例九超级结器件的终端保护结构的俯视图,是如图1所述的超级结器件的终端保护结构的进一步改进,其中改进之处为在所述沟槽23的四个角上不是直角的沟槽,而是有弧度的结构。
图11-图13是本发明实施例制造方法的步骤中超级结器件的终端保护结构的截面图。包括步骤:
步骤一、如图11所示,在一N+硅基片上形成一N型外延层2,并在所述N型外延层2中形成所述P型背栅3和所述P型环24。
步骤二、如图11所示,利用光刻刻蚀形成所述沟槽4,所述沟槽4能与所述N+硅基片相连,也能停在所述N型外延层2中不和所述N+硅基片相连。
步骤三、如图11所示,在所述沟槽4中形成所述P型硅5,并将表面的硅去掉。
步骤四、如图12所示,淀积所述介质层一6,并利用光刻刻蚀将所述1区的的所述介质层一6去掉,在所述终端区域即所述2区和3区形成所述终端介质层。
步骤五、如图12所示,淀积栅氧7和多晶硅层,并利用光刻刻蚀形成多晶硅栅8。
步骤六、如图12所示,利用光刻,和离子注入形成所述源区11和所述沟道截止环21;
步骤七、如图13所示,形成层间膜,即所述介质层二9。
步骤八、如图13所示,进行光刻刻蚀形成接触孔,并去除所述3区上的所述介质层二9。
步骤九、如图13所示,在所述源区的接触孔中进行P+离子注入形成所述P型背栅和金属的P+欧姆接触区。
步骤十、如图2所示,在所述N+硅基片表面淀积金属并通过光刻刻蚀形成源极、栅极和各所述场板。
步骤十一、如图2所示,对所述N+硅基片进行背面减薄。
步骤十二、如图2所示,在所述N+硅基片背面形成漏极。
在本发明实施例制造方法中,利用45微米的外延厚度,能得到源漏击穿电压(BVDS)达700伏的器件,如图14所示,是本发明实施例制造方法的超级结器件的输出特性曲线。其中步骤四中所述介质层一6的厚度根据器件的耐压要求设计,厚度能为
Figure GSA00000074057600121
步骤七中所述介质层二9的厚度能为
Figure GSA00000074057600122
如图1所示四角的所述附加沟槽22能按照局域电荷平衡最佳化的要求来设计,如果所述沟槽4的沟槽宽度为a、所述沟槽间距也为a,那么图1中的所述附件沟槽22能采用边长为0.3a~0.5a的方型孔。
以上通过具体实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。

Claims (18)

1.一种超级结器件的终端保护结构,在一N+硅基片上形成有一N型外延层,所述超级结器件的中间区域为电流流动区,所述电流流动区包含多个并行排列的电流流动区沟槽;所述电流流动区沟槽形成于所述N型外延层中,在所述电流流动区沟槽中填充有P型硅,该P型硅与N型外延薄层形成交替的P型区域和N型区域,一P型背栅形成于各所述电流流动区沟槽的上部或所述P型背栅形成于各所述电流流动区沟槽的上部并延伸到各所述电流流动区沟槽的上部两侧的所述N型外延薄层中,一源区形成于各所述P型背栅中,在所述电流流动区的外延层上部形成有栅氧、栅极以及源极,在所述N+硅基片的背面形成有漏极;其特征在于:
在俯视平面上,所述超级结器件的终端保护结构环绕于所述电流流动区的外周,由内往外依次排列着至少一P型环、多个沟槽环、以及一沟道截止环;
在截面上,所述终端保护结构包括:
各所述沟槽环形成于和所述最外侧电流流动区沟槽相邻的所述N型硅外延层中,在各所述沟槽环中填充有P型硅,形成P型薄层和N型薄层交替式结构;
所述P型环形成于和所述最外侧电流流动区沟槽相邻的所述N型硅外延层上部,覆盖至少一个所述沟槽环;
所述沟道截止环形成于所述最外侧沟槽环外侧的所述N型硅外延层的上部;
一终端介质层,形成于和所述最外侧电流流动区沟槽相邻的所述N型硅外延层上部,覆盖所述P型环以及各所述沟槽环;
多个场板,形成于所述终端介质层的上部,各所述场板在所述电流流动区的外周由内往外依次排列,包括一个最内侧场板、至少一个外侧场板,各所述场板间互相隔开。
2.如权利要求1所述的超级结器件的终端保护结构,其特征在于:各所述沟槽环的沟槽宽度和沟槽间距分别小于或者等于各所述电流流动区沟槽的沟槽宽度和沟槽间距。
3.如权利要求1或2所述的超级结器件的终端保护结构,其特征在于:各所述沟槽环为四方形的环状结构、或所述沟槽环为四方形的四角有圆弧的环状结构。
4.如权利要求3所述的超级结器件的终端保护结构,其特征在于:在所述沟槽环的四角分别形成有一附加沟槽,并在所述附加沟槽中填充P型硅。
5.如权利要求4所述的超级结器件的终端保护结构,其特征在于:所述附加沟槽和所述沟槽环在所述沟槽环的四角处相连接、或相隔离。
6.如权利要求1所述的超级结器件的终端保护结构,其特征在于:所述P型环和所述P型背栅相连接。
7.如权利要求1所述的超级结器件的终端保护结构,其特征在于:各所述场板为金属场板、或多晶硅场板。
8.如权利要求1所述的超级结器件的终端保护结构,其特征在于:所述最内侧场板和所述栅极互连、或所述最内侧场板所述栅极不相连接。
9.如权利要求1所述的超级结器件的终端保护结构,其特征在于:所述最内侧场板下的所述终端介质层厚度大于各所述外侧场板下的所述终端介质层的厚度。
10.如权利要求1所述的超级结器件的终端保护结构,其特征在于:所述最内侧场板下的所述终端介质层为一种厚度的介质膜的结构、或为由两种不同厚度的介质膜组成。
11.如权利要求8所述的超级结器件的终端保护结构,其特征在于:所述最内侧场板和所述栅极不相连接时,所述最内侧场板和所述P型背栅相连接、或所述最内侧场板为悬浮结构。
12.如权利要求1所述的超级结器件的终端保护结构,其特征在于:各所述外侧场板为悬浮结构、或和各所述P型沟槽通过一P型环相连。
13.如权利要求1或9所述的超级结器件的终端保护结构,其特征在于:所述最内侧场板下的所述终端介质层厚度为5000
Figure FSA00000074057500031
~20000
Figure FSA00000074057500032
各所述外侧场板下的所述终端介质层的厚度500
Figure FSA00000074057500033
~2000
14.如权利要求1所述的超级结器件的终端保护结构,其特征在于:所述沟道截止环为一N+掺杂环、或所述沟道截止环由一N+掺杂环加上一形成于所述N+掺杂环上的金属环组成。
15.一种如权利要求1所述的超级结器件的终端保护结构的制造方法,其特征在于,包括如下步骤:
步骤一、在一N+硅基片上形成N型硅外延层,在所述N型硅外延层上形成所述P型背栅以及所述P型环;
步骤二、在所述N型外延层上形成所述电流流动区沟槽和所述沟槽环;
步骤三、在所述电流流动区沟槽和所述沟槽环中形成P型硅;
步骤四、在所述终端保护结构区域的所述N型硅外延层上形成所述终端介质层;
步骤五、在所述电流流动区的所述N型外延层上形成所述栅氧和所述栅;
步骤六、进行N+离子注入形成所述源区和所述沟道截止环;
步骤七、形成层间膜;
步骤八、形成所述源区和所述栅的接触孔;
步骤九、在所述源区的接触孔中进行P+离子注入形成P+欧姆接触区;
步骤十、在所述N+硅基片表面形成源极、栅极和各所述场板;
步骤十一、对所述N+硅基片进行背面减薄;
步骤十二、在所述N+硅基片背面形成漏极。
16.一种如权利要求1所述的超级结器件的终端保护结构的制造方法,其特征在于,包括如下步骤:
步骤一、在一N+硅基片上形成N型硅外延层,在所述N型硅外延层上形成所述P型背栅以及所述P型环;
步骤二、在所述N型外延层上形成所述电流流动区沟槽和所述沟槽环;
步骤三、在所述电流流动区沟槽和所述沟槽环中形成P型硅;
步骤四、在所述N型外延层上形成栅氧,并在所述电流流动区的所述栅氧上形成所述栅;
步骤五、进行N+离子注入形成所述源区和沟道截止环;
步骤六、形成层间膜;
步骤七、形成所述源区和所述栅的接触孔;
步骤八、在所述源区的接触孔中进行P+离子注入形成P+欧姆接触区;
步骤九、在所述N+硅基片表面形成源极、栅极和各所述场板;
步骤十、对所述N+硅基片进行背面减薄;
步骤十一、在所述N+硅基片背面形成漏极。
17.一种如权利要求1所述的超级结器件的终端保护结构的制造方法,其特征在于,包括如下步骤:
步骤一、在一N+硅基片上形成N型硅外延层,在所述N型硅外延层上形成所述电流流动区沟槽和所述沟槽环;
步骤二、在所述电流流动区沟槽和所述沟槽环中形成P型硅;
步骤三、在所述终端保护结构区域的所述N型硅外延层上形成所述终端介质层;
步骤四、在所述电流流动区的所述N型外延层上形成所述栅氧和所述栅;
步骤五、在所述N型外延层上形成所述P型背栅以及所述P型环;
步骤六、进行N+离子注入形成所述源区和所述沟道截止环;
步骤七、形成层间膜;
步骤八、形成所述源区和所述栅的接触孔;
步骤九、在所述源区的接触孔中进行P+离子注入形成P+欧姆接触区;
步骤十、在所述N+硅基片表面形成源极、栅极和各所述场板;
步骤十一、对所述N+硅基片进行背面减薄;
步骤十二、在所述N+硅基片背面形成漏极。
18.一种如权利要求1所述的超级结器件的终端保护结构的制造方法,其特征在于,包括如下步骤:
步骤一、在一N+硅基片上形成N型硅外延层,在所述N型硅外延层上形成所述电流流动区沟槽和所述沟槽环;
步骤二、在所述电流流动区沟槽和所述沟槽环中形成P型硅;
步骤三、在所述N型外延层上形成栅氧,并在所述电流流动区的所述栅氧上形成所述栅;
步骤四、在所述N型外延层上形成所述P型背栅以及所述P型环;
步骤五、进行N+离子注入形成所述源区和所述沟道截止环;
步骤六、形成层间膜;
步骤七、形成所述源区和所述栅的接触孔;
步骤八、在所述源区的接触孔中进行P+离子注入形成P+欧姆接触区;
步骤九、在所述N+硅基片表面形成源极、栅极和各所述场板;
步骤十、对所述N+硅基片进行背面减薄;
步骤十一、在所述N+硅基片背面形成漏极。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102683408A (zh) * 2012-01-13 2012-09-19 西安龙腾新能源科技发展有限公司 超结高压功率器件结构
CN103035621A (zh) * 2012-05-30 2013-04-10 上海华虹Nec电子有限公司 超级结mosfet的终端保护结构
CN103050535A (zh) * 2012-08-22 2013-04-17 上海华虹Nec电子有限公司 具沟槽型终端结构的超级结mosfet结构及制备方法
CN103050523A (zh) * 2012-12-14 2013-04-17 上海华虹Nec电子有限公司 绝缘栅双极型晶体管及其制造方法
CN103050539A (zh) * 2012-12-18 2013-04-17 上海华虹Nec电子有限公司 超级结器件终端保护结构
CN103077970A (zh) * 2011-10-26 2013-05-01 上海华虹Nec电子有限公司 超级结器件及其制造方法
CN103165653A (zh) * 2011-12-16 2013-06-19 上海华虹Nec电子有限公司 一种深槽型超级结终端保护结构
CN103268886A (zh) * 2013-05-13 2013-08-28 电子科技大学 一种横向高压功率器件的结终端结构
CN104078502A (zh) * 2013-03-26 2014-10-01 茂达电子股份有限公司 半导体功率器件及其制作方法
CN105070757A (zh) * 2015-08-18 2015-11-18 上海华虹宏力半导体制造有限公司 改善超级结器件的开关特性的结构
CN106158955A (zh) * 2015-03-30 2016-11-23 中芯国际集成电路制造(上海)有限公司 功率半导体器件及其形成方法
CN106920845A (zh) * 2015-12-25 2017-07-04 敦南科技股份有限公司 超结半导体元件
CN107658214A (zh) * 2017-09-02 2018-02-02 西安交通大学 一种双沟槽的带浮空区的低导通电阻碳化硅mosfet器件与制备方法
CN108428632A (zh) * 2017-02-15 2018-08-21 深圳尚阳通科技有限公司 超结器件的制造方法
CN110739303A (zh) * 2019-10-30 2020-01-31 珠海迈巨微电子有限责任公司 集成ESD防护的Trench VDMOS器件及制造方法
CN112864244A (zh) * 2019-11-12 2021-05-28 南通尚阳通集成电路有限公司 超结器件
WO2022078248A1 (zh) * 2020-10-12 2022-04-21 绍兴中芯集成电路制造股份有限公司 超结器件及其制造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013015014A1 (ja) * 2011-07-22 2013-01-31 富士電機株式会社 超接合半導体装置
EP2804214B1 (en) * 2012-01-12 2021-02-24 Denso Corporation Semiconductor device comprising a termination structure
US20130320429A1 (en) * 2012-05-31 2013-12-05 Asm Ip Holding B.V. Processes and structures for dopant profile control in epitaxial trench fill
CN103887338B (zh) * 2012-12-21 2019-03-01 上海矽睿科技有限公司 一种适用于深槽超结器件的结终端及其制备方法
US20140264588A1 (en) * 2013-03-14 2014-09-18 Taiwan Semiconductor Manufacturing Co. Ltd. Metal Oxide Semiconductor Field-Effect Transistor (MOSFET) with Step Oxide
US9640456B2 (en) * 2013-03-15 2017-05-02 Taiwan Semiconductor Manufacturing Company Limited Support structure for integrated circuitry
US9099423B2 (en) 2013-07-12 2015-08-04 Asm Ip Holding B.V. Doped semiconductor films and processing
JP6514519B2 (ja) * 2015-02-16 2019-05-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6477174B2 (ja) * 2015-04-02 2019-03-06 富士電機株式会社 半導体装置および半導体装置の製造方法
EP4379808A2 (en) 2015-12-15 2024-06-05 General Electric Company Edge termination designs for silicon carbide super-junction power devices
WO2017145197A1 (en) 2016-02-26 2017-08-31 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US11127822B2 (en) * 2016-02-26 2021-09-21 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
CN109979984B (zh) * 2017-12-27 2023-08-29 深圳尚阳通科技股份有限公司 超结器件及其制造方法
CN111146271A (zh) * 2019-12-20 2020-05-12 北京时代民芯科技有限公司 一种带有终端结构的超结mosfet结构及制备方法
CN111725300A (zh) * 2020-07-16 2020-09-29 深圳市瑞之辰科技有限公司 Mosfet器件的终端结构及其制备方法和应用
CN112234056B (zh) * 2020-09-03 2024-04-09 深圳市汇德科技有限公司 一种半导体器件
CN114744042A (zh) * 2022-03-24 2022-07-12 苏州迈志微半导体有限公司 功率晶体管
CN115020240B (zh) * 2022-08-03 2023-03-28 上海维安半导体有限公司 一种低压超结沟槽mos器件的制备方法及结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050184355A1 (en) * 2004-02-24 2005-08-25 Sanyo Electric Co., Ltd. Semiconductor device
US20060043480A1 (en) * 2004-09-01 2006-03-02 Kabushiki Kaisha Toshiba Semiconductor device and fabrication method of the same
CN101211981A (zh) * 2007-12-22 2008-07-02 苏州硅能半导体科技股份有限公司 一种深沟槽大功率mos器件及其制造方法
CN101271898A (zh) * 2008-03-18 2008-09-24 苏州硅能半导体科技股份有限公司 带有多晶硅场板的功率mos场效应管及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6576506B2 (en) 2001-06-29 2003-06-10 Agere Systems Inc. Electrostatic discharge protection in double diffused MOS transistors
JP4854934B2 (ja) 2004-06-14 2012-01-18 ルネサスエレクトロニクス株式会社 静電気放電保護素子
CN100565879C (zh) 2008-01-08 2009-12-02 苏州硅能半导体科技股份有限公司 一种深沟槽大功率mos器件及其制造方法
CN201163629Y (zh) 2008-03-18 2008-12-10 苏州硅能半导体科技股份有限公司 带有多晶硅场板的功率mos场效应管

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050184355A1 (en) * 2004-02-24 2005-08-25 Sanyo Electric Co., Ltd. Semiconductor device
US20060043480A1 (en) * 2004-09-01 2006-03-02 Kabushiki Kaisha Toshiba Semiconductor device and fabrication method of the same
CN101211981A (zh) * 2007-12-22 2008-07-02 苏州硅能半导体科技股份有限公司 一种深沟槽大功率mos器件及其制造方法
CN101271898A (zh) * 2008-03-18 2008-09-24 苏州硅能半导体科技股份有限公司 带有多晶硅场板的功率mos场效应管及其制造方法

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103077970B (zh) * 2011-10-26 2015-10-14 上海华虹宏力半导体制造有限公司 超级结器件及其制造方法
CN103077970A (zh) * 2011-10-26 2013-05-01 上海华虹Nec电子有限公司 超级结器件及其制造方法
CN103165653B (zh) * 2011-12-16 2016-06-08 上海华虹宏力半导体制造有限公司 一种深槽型超级结终端保护结构
CN103165653A (zh) * 2011-12-16 2013-06-19 上海华虹Nec电子有限公司 一种深槽型超级结终端保护结构
CN102683408A (zh) * 2012-01-13 2012-09-19 西安龙腾新能源科技发展有限公司 超结高压功率器件结构
CN102683408B (zh) * 2012-01-13 2015-03-18 西安龙腾新能源科技发展有限公司 超结高压功率器件结构
CN103035621A (zh) * 2012-05-30 2013-04-10 上海华虹Nec电子有限公司 超级结mosfet的终端保护结构
CN103035621B (zh) * 2012-05-30 2015-06-03 上海华虹宏力半导体制造有限公司 超级结mosfet的终端保护结构
CN103050535A (zh) * 2012-08-22 2013-04-17 上海华虹Nec电子有限公司 具沟槽型终端结构的超级结mosfet结构及制备方法
CN103050523A (zh) * 2012-12-14 2013-04-17 上海华虹Nec电子有限公司 绝缘栅双极型晶体管及其制造方法
CN103050523B (zh) * 2012-12-14 2015-10-14 上海华虹宏力半导体制造有限公司 绝缘栅双极型晶体管及其制造方法
CN103050539A (zh) * 2012-12-18 2013-04-17 上海华虹Nec电子有限公司 超级结器件终端保护结构
CN103050539B (zh) * 2012-12-18 2016-06-08 上海华虹宏力半导体制造有限公司 超级结器件终端保护结构
CN104078502A (zh) * 2013-03-26 2014-10-01 茂达电子股份有限公司 半导体功率器件及其制作方法
CN103268886B (zh) * 2013-05-13 2015-06-17 电子科技大学 一种横向高压功率器件的结终端结构
CN103268886A (zh) * 2013-05-13 2013-08-28 电子科技大学 一种横向高压功率器件的结终端结构
US10490629B2 (en) 2015-03-30 2019-11-26 Semiconductor Manufacturing International (Shanghai) Corporation Method for fabricating power semiconductor device
CN106158955A (zh) * 2015-03-30 2016-11-23 中芯国际集成电路制造(上海)有限公司 功率半导体器件及其形成方法
CN105070757A (zh) * 2015-08-18 2015-11-18 上海华虹宏力半导体制造有限公司 改善超级结器件的开关特性的结构
CN106920845B (zh) * 2015-12-25 2019-10-18 敦南科技股份有限公司 超结半导体元件
CN106920845A (zh) * 2015-12-25 2017-07-04 敦南科技股份有限公司 超结半导体元件
CN108428632A (zh) * 2017-02-15 2018-08-21 深圳尚阳通科技有限公司 超结器件的制造方法
CN108428632B (zh) * 2017-02-15 2021-03-12 深圳尚阳通科技有限公司 超结器件的制造方法
CN107658214A (zh) * 2017-09-02 2018-02-02 西安交通大学 一种双沟槽的带浮空区的低导通电阻碳化硅mosfet器件与制备方法
CN110739303A (zh) * 2019-10-30 2020-01-31 珠海迈巨微电子有限责任公司 集成ESD防护的Trench VDMOS器件及制造方法
CN110739303B (zh) * 2019-10-30 2020-11-06 珠海迈巨微电子有限责任公司 集成ESD防护的Trench VDMOS器件及制造方法
CN112864244A (zh) * 2019-11-12 2021-05-28 南通尚阳通集成电路有限公司 超结器件
WO2022078248A1 (zh) * 2020-10-12 2022-04-21 绍兴中芯集成电路制造股份有限公司 超结器件及其制造方法

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