CN105244381A - 半导体装置 - Google Patents

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CN105244381A
CN105244381A CN201410714978.4A CN201410714978A CN105244381A CN 105244381 A CN105244381 A CN 105244381A CN 201410714978 A CN201410714978 A CN 201410714978A CN 105244381 A CN105244381 A CN 105244381A
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加藤俊亮
川口雄介
野津哲郎
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Abstract

一种半导体装置，在第1导电型的半导体基板上，依次设有第1导电型的第1半导体层、第2导电型的第2半导体层以及第1导电型的第3半导体层。形成有：第1沟槽，将第2半导体层及第3半导体层贯通；第2沟槽，与第1沟槽离开；第3沟槽，与第2沟槽离开；第1槽，设置成俯视观察时与将第1沟槽、第2沟槽及第3沟槽连结的方向平行，具备：第1至第3绝缘膜，分别设在第1至第3沟槽的内部；第1至第3导电部，分别设在第1至第3沟槽的内部，并分别设在第1至第3绝缘膜的内侧；源极，与第1至第3导电部电连接，并设在第3半导体层上；第4绝缘膜，设在第1槽的内部；栅极，设在第4绝缘膜的内侧；以及漏极，设在半导体基板的背面侧。

Description

半导体装置
关联申请
本申请享受以日本专利申请2014－110571号(申请日：2014年5月28日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部的内容。
技术领域
本发明涉及半导体装置。
背景技术
除了要求大电流、高电压的开关电源以外，近年来，作为面向节电的要求较高的笔记本PC等的移动体通信设备的开关电源，功率MOSFET的需求迅速增加。为了在移动体通信设备等的电源管理电路或锂离子电池的安全电路中使用，需要设计功率MOSFET，以实现用来能够进行电池电压中的直接驱动的低电压驱动化及低导通电阻化、以及用来抑制开关损失的栅极电容的降低。
作为用来实现低导通电阻的技术，可以考虑在沟槽底部(没有设置氧化膜)埋入源极电极的场板(FP)构造。但是，FP构造由于沟槽内的源极电极与栅极电极接近，所以有源极－栅极间电容变大的问题。该问题可以通过将埋入了源极场板的沟槽(源极沟槽)与埋入了栅极电极的沟槽(栅极沟槽)分离设置的双沟槽构造来改善。但是，与以往的FP构造相比，双沟槽构造由于沟道密度较低，所以在导通电阻中较差。
发明内容
本发明的目的是提供一种能够在解决源极－栅极间电容的问题，并且能够改善导通电阻(漂移电阻或沟道电阻)的半导体装置。
根据一实施方式，半导体装置具备：第1导电型的半导体基板；第1导电型的第1半导体层，形成在上述基板上；第2导电型的第2半导体层，形成在上述第1半导体层上；第1导电型的第3半导体层，形成在上述第2半导体层上。该半导体装置形成有：第1沟槽，在与上述基板的表面垂直的方向上贯通上述第2半导体层及第3半导体层；第2沟槽，在与上述基板的表面垂直的方向上贯通上述第2半导体层及第3半导体层，并与上述第1沟槽离开；第3沟槽，在与上述基板的表面垂直的方向上贯通上述第2半导体层及第3半导体层，并与上述第2沟槽离开；第1槽，在与上述基板的表面垂直的方向上贯通上述第2半导体层及第3半导体层，并设置成俯视观察时与将上述第1沟槽、第2沟槽及第3沟槽连结的方向平行。该半导体装置具备：第1绝缘膜、第2绝缘膜及第3绝缘膜，分别形成在上述第1沟槽、第2沟槽及第3沟槽的内部；第1导电部、第2导电部及第3导电部，分别形成在上述第1沟槽、第2沟槽及第3沟槽的内部，并分别形成在上述第1绝缘膜、第2绝缘膜及第3绝缘膜的内侧；源极，与上述第1导电部、第2导电部及第3导电部电连接，形成在上述第3半导体层上；第4绝缘膜，形成在上述第1槽的内部；栅极，形成在上述第4绝缘膜的内侧；以及漏极，设在上述基板的背面侧。
根据另一实施方式，半导体装置具备：第1导电型的半导体基板；第1导电型的第4半导体层，形成在上述基板上；第1导电型的第5半导体层，形成在上述第4半导体层上。该半导体装置形成有：第7沟槽，在与上述基板的表面垂直的方向上贯通上述第5半导体层；第8沟槽，在与上述基板的表面垂直的方向上贯通上述第5半导体层，并与上述第7沟槽离开；第9沟槽，在与上述基板的表面垂直的方向上贯通上述第5半导体层，并与上述第8沟槽离开；第4槽，在与上述基板的表面垂直的方向上贯通上述第5半导体层，并设置成俯视观察时与将上述第7沟槽、第8沟槽及第9沟槽连结的方向平行。该半导体装置具备：第4绝缘膜、第5绝缘膜及第6绝缘膜，分别形成在上述第7沟槽、第8沟槽及第9沟槽的内部；第4导电部、第5导电部及第6导电部，分别形成在上述第7沟槽、第8沟槽及第9沟槽的内部，并分别形成在上述第4绝缘膜、第5绝缘膜及第6绝缘膜的内侧；源极，与该第4导电部、第5导电部及第6导电部电连接，形成在上述第5半导体层上；第7绝缘膜，形成在上述第4槽的内部；栅极，形成在上述第4槽的内部，并形成在上述第7绝缘膜的内侧；以及漏极，设在上述基板的背面侧。上述第5半导体层的杂质浓度比上述第4半导体层的杂质浓度高，并且上述第4半导体层中上述第7沟槽、第8沟槽及第9沟槽与上述第4槽之间的区域分别耗尽。
根据上述结构的半导体装置，能够提供一种能够在解决源极－栅极间电容的问题，并且能够改善导通电阻(漂移电阻或沟道电阻)的半导体装置。
附图说明
图1是第1实施方式涉及的半导体装置的俯视图。
图2是图1的A－A’剖视图。
图3是双沟槽构造的半导体装置的俯视图(比较例)。
图4是图3的B－B’剖视图(比较例)。
图5是第2实施方式涉及的双沟槽构造。
具体实施方式
以下，参照附图说明实施方式涉及的半导体装置。另外，在以下的说明中，设第1导电型为n型、第2导电型为p型进行说明，但也可以相反。此外，n+意味着杂质浓度比n高，此外，n意味着杂质浓度比n－高。关于p型也是同样的。
(第1实施方式)
图1是本实施方式涉及的半导体装置10的俯视图，图2是图1的A－A‘截面的示意图。但是，为了说明，在图1中，省略了将基板表面覆盖的源极电极28及栅极绝缘膜14a的一部分。图3是比较例的双沟槽型的半导体装置40，图4是图3的B－B’截面的示意图。
如图1及图2所示，半导体装置10具备多个栅极沟槽12(第1槽)和多个源极沟槽16(第1至第5沟槽)。栅极沟槽12在俯视观察时以线状(图1的纸面纵向)上延伸而形成。栅极沟槽16彼此相互平行，以一定间隔(例如3μm间距)形成。如图1所示，源极沟槽16俯视观察时形成为大致方形状(但是，实际的制品角部带有圆度)。在相邻的栅极沟槽12间的区域中，在图1的纸面纵向上，以一定间隔(例如3μm间距)形成有多个源极沟槽16。但是，形成在相邻的栅极沟槽12间的多个源极沟槽组16X(第1至第3沟槽)和其旁边的源极沟槽组16Y(第4沟槽及第5沟槽)在纸面纵向上错开半间距形成。换言之，属于源极沟槽组16Y的源极沟槽16的中心存在于源极沟槽组16X的相邻的源极沟槽16的中心的垂直二等分线上。结果，俯视观察时，源极沟槽16可以说以点状散布，另一方面，栅极沟槽12可以说形成为条状。
如图2所示，在栅极沟槽12的内面形成有绝缘膜12a(第4绝缘膜)，在栅极沟槽12的内部形成有例如由多晶硅构成的栅极电极14。栅极电极14彼此相互电连接(未图示)。此外，在源极沟槽16的内面(底部及侧面)上成膜有绝缘膜16a(第1至第3绝缘膜)，进而在其内部形成有源极电极18(第1至第3导电部)形成。因此，源极电极18除了源极电极28以外被绝缘。
进而，如图2所示，在作为漏极区域发挥功能的n+型半导体基板20之上，通过外延(epi)成长，形成例如由硅构成的n－型的漂移层22(第1半导体层)，进而在其上方形成有p型的基极层24(第2半导体层)，进而在其上方形成有作为源极区域发挥功能的n+层26(第3半导体层)。并且，设有源极电极28，以将作为该源极区域发挥功能的n+层26、栅极绝缘膜12a的上表面(即，半导体基板20的表面侧的面)、源极电极16及源极绝缘膜16a的上表面覆盖。该源极电极28与源极电极16及源极区域26的上表面接触，被直接电连接(短路)。因此，能够抑制电容。
此外，在半导体基板20的背面形成有漏极电极30。半导体基板20的杂质浓度例如设定为5.0e19到1.0e20cm－3左右，漂移层22的杂质浓度作为一例设定为1.75e17cm－3左右，源极区域26的杂质浓度例如可以设定为1.0e19cm－3左右。
栅极沟槽12的最深部及源极沟槽16的最深部分别位于漂移层22。为了提高耐压，优选的是源极沟槽16较深，栅极沟槽12具有1μm的深度，源极沟槽16具有4μm(以源极电极28与源极沟槽16的边界为基准)的深度。此外，需要使源极沟槽16的绝缘膜16a的膜厚比栅极沟槽12的绝缘膜12a的膜厚厚，绝缘膜16a具备300nm的厚度、绝缘膜12a具备50nm的厚度。
在图3及图4中表示比较例的双沟槽型半导体装置40。如图3所示，该半导体装置40具备栅极沟槽42、栅极绝缘膜42a、栅极电极44、源极沟槽46、绝缘膜46a、源极电极48。此外，如表示图3中的B－B’截面的图4所示，具备漏极电极60、半导体基板50、漂移层52、基极层54、源极区域56、源极电极58。
比较例的半导体装置40的源极沟槽46及形成在其内部的源极电极48在与栅极沟槽42及栅极电极44同样形成为条状这一点上与半导体装置10不同。
在半导体装置10的情况下，由于使源极电极28的底面与源极电极18的上表面直接接触，将源极沟槽16(及源极电极18)俯视观察时配置为点状，所以能够将源极沟槽间的漂移区域(例如，图1及图2中的区域Z)作为有效区域使用。结果，有效面积比率能够从比较例的48％到74％增加1.5倍以上。
特别是，如果提高耐压(例如为100V)，则在导通电阻中，漂移电阻的影响比沟道电阻大，所以更发挥了本实施方式的结构的长处。进而，由于将源极沟槽组16X和相邻的源极沟槽组16Y在图1中在纸面纵向上错开半间距，所以与不错开的情况相比能够在相同构造中提高耐压。此外，使源极绝缘膜16a的膜厚比栅极绝缘膜12a厚并将源极沟槽16形成得比栅极沟槽12深也有利于耐压。但是，在以30V左右的耐压为目标的情况下，源极绝缘膜16a的膜厚也可以设为100nm左右的厚度。
此外，源极沟槽的形状不需要俯视观察时是方形状，例如也可以带有圆度。但是，通过在相邻的条状的栅极间将多个源极沟槽离开设置，能够使用源极沟槽间的区域作为有效区域。但是，为了确保有效区域的目的，俯视观察时(源极电极与埋入源极电极的边界面)，源极沟槽的纵向的宽度和横向的宽度优选的是5：1至1：5左右。源极沟槽的截面形状可以适当变形，例如也可以是尖细的锥状。源极绝缘膜的膜厚也不需要是一定的。
此外，有关本实施方式的半导体装置10将源极沟槽组16X和源极沟槽组16Y错开半间距而设置，但即使不错开，也发挥能够使用上述有效区域的效果。此外，如上述那样，优选的是源极电极28的底面与源极电极18的上表面直接接触，但也可以使用不为这样的埋入源极电极构造。
另外，半导体装置10中的栅极沟槽12及源极沟槽16并不需要遍及装置全部区域地取上述构造，也可以在至少一部分区域中采用上述构造。
如以上所述，本实施方式涉及的半导体装置10作为无效区域的源极沟槽的体积减小，每单位面积的有效面积比率增加。因而，能够维持耐压并且降低导通电阻。
(变形例)
使用图5对作为第1实施方式的变形例的半导体装置70进行说明。半导体装置70具备栅极沟槽72、栅极绝缘膜72a、栅极电极74、源极沟槽76、绝缘膜76a、源极电极78。此外，虽然省略说明，但与半导体装置10同样，具备漏极电极、半导体基板、漂移层、基极层、源极区域、源极电极。即栅极沟槽72形成为所谓网状，以将形成为点状的源极沟槽76(第6沟槽)之间连接。换言之，栅极沟槽72俯视观察时，是将在第1方向(纸面纵向)上延伸的多个线状的槽部(第2槽)和在与其垂直的第2方向(纸面横向)上延伸的多个线状的槽部(第3槽)加在一起的构造。并且，设在槽部的内部中的栅极电极74相互接触(短路)。这里，在纸面横向上延伸的槽部的俯视观察时的长度(纸面横向)等于纸面纵向的线状的槽部的间距。即，将在纸面纵向上延伸的相邻的两条槽部作为两端。进而，与第1实施方式同样，源极沟槽在纸面纵向上错开半间距，与其对应地，在纸面横向上延伸的栅极沟槽的槽部也错开半间距而形成。栅极沟槽72的深度大致是一定的，但并不限定于此。并且，俯视观察时被栅极沟槽72包围的区域中分别形成有源极沟槽76。在采用这样的结构的情况下，与比较例相比能够使沟道区域增加75％左右。
在本变形例中，在被栅极沟槽72包围的区域中形成单一的源极沟槽76，但并不限定于此，也可以具备多个源极沟槽76。此外，还可以应用第1实施方式所述的各种各样的变形、修改。根据这样的半导体装置70，由于能够使沟道区域增加，所以能够降低导通电阻。
另外，在上述实施方式(包括变形例)中，表示了使用硅基板的半导体装置，但能够在合理的范围内应用，例如也可以应用到使用SiC基板的半导体装置中。
此外，在上述实施方式(包括变形例)中，在n型半导体基板20之上通过外延成长形成n－型漂移层22，再形成p型基极层24及n+型源极区域26，但并不限定于此。例如，只要使栅极沟槽12与源极沟槽16的间隔为100nm以下、使漂移层的材料(例如硅)的功函数与栅极电极的功函数的差为MOSFET的阈值电压以上，就能够将其之间的区域完全耗尽或部分耗尽，由此，也可以不设置p型基极层，而在n－型层(第4半导体层)之上设置n+型源极区域(第5半导体层)。如果在栅极沟槽(第4槽)与源极沟槽(第7至第9沟槽)之间存在p型基极层，则为了得到需要的阈值电压而需要使p型基极层的浓度变高，这妨碍与沟槽的间隔的微细化成比例的沟道电阻的减小。如果不再需要在沟道部上形成p型基极层，则能够与沟槽的间隔的缩小成比例实现沟道电阻的减小。此外，关于漂移电阻，也通过采用配置为点状的源极沟槽，能够实现漂移电阻的降低。
以上，说明了一些实施方式，但这些实施方式是作为例子提示的，并不是要限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并包含在权利要求书所记载的发明和其等价的范围中。

Claims (9)

1.一种半导体装置，其特征在于，具备：
第1导电型的半导体基板；
第1导电型的第1半导体层，形成在上述基板上；
第2导电型的第2半导体层，形成在上述第1半导体层上；以及
第1导电型的第3半导体层，形成在上述第2半导体层上，
并且形成有：
第1沟槽，在与上述基板的表面垂直的方向上贯通上述第2半导体层及第3半导体层；
第2沟槽，在与上述基板的表面垂直的方向上贯通上述第2半导体层及第3半导体层，并与上述第1沟槽离开；
第3沟槽，在与上述基板的表面垂直的方向上贯通上述第2半导体层及第3半导体层，并与上述第2沟槽离开；以及
第1槽，在与上述基板的表面垂直的方向上贯通上述第2半导体层及第3半导体层，并设置成俯视观察时与将上述第1沟槽、第2沟槽及第3沟槽连结的方向平行，
该半导体装置具备：
第1绝缘膜、第2绝缘膜及第3绝缘膜，分别形成在上述第1沟槽、第2沟槽及第3沟槽的内部；
第1导电部、第2导电部及第3导电部，分别形成在上述第1沟槽、第2沟槽及第3沟槽的内部，并分别形成在上述第1绝缘膜、第2绝缘膜及第3绝缘膜的内侧；
源极，与上述第1导电部、第2导电部及第3导电部电连接，形成在上述第3半导体层上；
第4绝缘膜，形成在上述第1槽的内部；
栅极，形成在上述第4绝缘膜的内侧；以及
漏极，设在上述基板的背面侧。
2.如权利要求1所述的半导体装置，其特征在于，具备：
第4沟槽，在与上述基板的表面垂直的方向上贯通上述第2半导体层及第3半导体层；以及
第5沟槽，在与上述基板的表面垂直的方向上贯通上述第2半导体层及第3半导体层，并与上述第4沟槽离开；
俯视观察时，将上述第4沟槽及上述第5沟槽连结的方向与上述第1槽平行，并且在上述第1沟槽、第2沟槽及第3沟槽与上述第4沟槽及上述第5沟槽之间形成有上述第1槽。
3.如权利要求2所述的半导体装置，其特征在于，
俯视观察时，在上述第1沟槽和上述第2沟槽的垂直二等分线上形成有上述第4沟槽；
俯视观察时，在上述第2沟槽和上述第3沟槽的垂直二等分线上形成有上述第5沟槽。
4.如权利要求1所述的半导体装置，其特征在于，
俯视观察时以相互离开的点状配置有多个第6沟槽，所述第6沟槽是在与上述基板的表面垂直的方向上贯通上述第2半导体层及第3半导体层的沟槽，在所述第6沟槽的内部具备绝缘膜，在所述第6沟槽的绝缘膜的内侧具备源极；
俯视观察时以相互离开的条状形成有多个第2槽，所述第2槽是在与上述基板的表面垂直的方向上贯通上述第2半导体层及第3半导体层的第2槽，在所述第2槽的内部具备绝缘膜，在所述第2槽的绝缘膜的内侧具备栅极；
俯视观察时，将相邻的在上述第2槽间存在的多个上述第6沟槽连结的第1方向与上述第2槽平行。
5.如权利要求4所述的半导体装置，其特征在于，
俯视观察时，在上述第2槽和与其相邻的第2槽之间存在的多个上述第6沟槽、以及在上述第2槽和在相反侧相邻的第2槽之间的多个上述第6沟槽在上述第1方向上形成在不同的位置。
6.如权利要求1所述的半导体装置，其特征在于，
上述第1导电部、第2导电部及第3导电部分别与上述源极接触。
7.如权利要求1所述的半导体装置，其特征在于，
上述第1沟槽、第2沟槽及第3沟槽比上述第1槽深。
8.如权利要求4所述的半导体装置，其特征在于，
俯视观察时相互离开并与上述第2槽垂直地形成有两个第3槽，所述第3槽是在与上述基板的表面垂直的方向上贯通上述第2半导体层及第3半导体层的第3槽，在上述第3槽的内部具备绝缘膜，在上述第3槽的绝缘膜的内侧具备栅极；并且在上述两个第3槽之间至少形成有1个第6沟槽。
9.一种半导体装置，其特征在于，具备：
第1导电型的半导体基板；
第1导电型的第4半导体层，形成在上述基板上；以及
第1导电型的第5半导体层，形成在上述第4半导体层上，
并且形成有：
第7沟槽，在与上述基板的表面垂直的方向上贯通上述第5半导体层；
第8沟槽，在与上述基板的表面垂直的方向上贯通上述第5半导体层，并与上述第7沟槽离开；
第9沟槽，在与上述基板的表面垂直的方向上贯通上述第5半导体层，并与上述第8沟槽离开；以及
第4槽，在与上述基板的表面垂直的方向上贯通上述第5半导体层，并设置成俯视观察时与将上述第7沟槽、第8沟槽及第9沟槽连结的方向平行，
该半导体装置具备：
第4绝缘膜、第5绝缘膜及第6绝缘膜，分别形成在上述第7沟槽、第8沟槽及第9沟槽的内部；
第4导电部、第5导电部及第6导电部，分别形成在上述第7沟槽、第8沟槽及第9沟槽的内部，并分别形成在上述第4绝缘膜、第5绝缘膜及第6绝缘膜的内侧；
源极，与该第4导电部、第5导电部及第6导电部电连接，形成在上述第5半导体层上；
第7绝缘膜，形成在上述第4槽的内部；
栅极，形成在上述第4槽的内部，并形成在上述第7绝缘膜的内侧；以及
漏极，设在上述基板的背面侧，
上述第5半导体层的杂质浓度比上述第4半导体层的杂质浓度高，并且上述第4半导体层中上述第7沟槽、第8沟槽及第9沟槽与上述第4槽之间的区域分别耗尽。
CN201410714978.4A 2014-05-28 2014-12-01 半导体装置 Pending CN105244381A (zh)

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