CN110520984A - 用于形成三维nand的电容器的结构和方法 - Google Patents

用于形成三维nand的电容器的结构和方法 Download PDF

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substrate
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dielectric
interconnection layer
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陈亮
甘程
刘威
陈顺福
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Yangtze Memory Technologies Co Ltd
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Yangtze Memory Technologies Co Ltd
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Abstract

公开了用于存储器件的三维电容器和制造方法的实施例。所述方法包括在第一衬底的第一侧上形成***电路，所述***电路具有多个***设备、第一互连层、深阱和第一电容器电极。所述方法还包括在第二衬底上形成具有多个存储单元和第二互连层的存储器阵列，以及将***电路的第一互连层与存储器阵列的第二互连层键合。所述方法还包括在第一衬底的第二侧上形成在深阱内部的一个或多个沟槽，将电容器电介质层布置在一个或多个沟槽的侧壁上，以及在一个或多个沟槽内部的电容器电介质层的侧壁上形成电容器触点。

Description

用于形成三维NAND的电容器的结构和方法
技术领域
概括而言，本公开内容涉及半导体技术的领域，并且更具体地，涉及用于形成三维(3D)存储器的方法。
背景技术
随着存储器件正在缩小到较小的管芯尺寸以减小制造成本并且增加存储密度，对平面存储单元的缩放由于工艺技术限制和可靠性问题而面临挑战。三维(3D)存储器架构可以解决在平面存储单元中的密度和性能限制。
在常规3D存储器中，存储单元的操作需要高电压，并且电容器通常被实现为升压器。当前，针对3D存储器的集成电路主要使用诸如金属-氧化物-硅(MOS)电容器、金属-氧化物-金属(MOM)电容器或多晶硅-氧化物-多晶硅(POP)电容器的电容器。随着3D存储器(例如3D NAND闪存)朝着高密度且高容量存储单元的发展，器件(例如，晶体管)的数量和金属接线的数量持续增加。同时，为了减小制造成本，存储器芯片的面积基本上保持不变。因此，在3D存储器芯片中的器件已经被按比例缩小到越来越小的尺寸。因为电容与电容器的面积成比例，所以二维(2D)电容器需要大的硅面积，以便为3D存储器的集成电路提供足够的电容。为了进一步增加电容，在电容器的两个电极之间的电介质层(例如，氧化硅)的厚度可以变薄。然而，具有非常薄的电介质层的电容器可能遭受各种可靠性问题。因此，存在对能够针对在晶圆上的减小的硅面积内的3D存储器提供足够大的电容的电容器的需要。
发明内容
在本公开内容中描述了用于存储器件的三维(3D)电容器结构的实施例和用于形成其的方法。
本公开内容的一个方面提供用于形成用于存储器件的3D电容器的方法，其包括在第一衬底的第一侧上形成***电路，所述***电路具有多个***器件、第一互连层、深阱和第一电容器电极。第一电容器电极是与深阱电气地连接的。所述方法还包括在第二衬底上形成具有多个存储单元和第二互连层的存储器阵列。所述方法还包括将***电路的第一互连层与存储器阵列的第二互连层键合，使得***电路的至少一个***器件是与存储器阵列的至少一个存储单元电气地连接的。所述方法还包括在第一衬底的第二侧上形成在深阱内部的一个或多个沟槽，其中第一侧和第二侧是第一衬底的相对侧。所述方法还包括将电容器电介质层布置在一个或多个沟槽的侧壁上，以及在一个或多个沟槽内部的电容器电介质层的侧壁上形成电容器触点。
在一些实施例中，形成3D电容器还包括在键合第一互连层与第二互连层之后从第二侧薄化第一衬底。在一些实施例中，薄化第一衬底包括在第一衬底的第二侧上暴露深阱。
在一些实施例中，形成3D电容器还包括在形成一个或多个沟槽之前将包覆层布置在第一衬底的第二侧上。
在一些实施例中，形成3D电容器还包括形成深沟槽隔离以限定用于三维电容器的有源区域。在一些实施例中，形成深沟槽隔离包括形成穿透第一衬底并且暴露第一互连层的一部分的穿硅沟槽，以及将绝缘材料布置在穿硅沟槽内部。在一些实施例中，形成深沟槽隔离包括在形成一个或多个沟槽之前，形成穿透第一衬底的并且暴露第一互连层的一部分的穿硅沟槽。在一些实施例中，穿硅沟槽具有小于电容器电介质层的厚度的两倍的宽度。
在一些实施例中，形成电容器触点包括将导电材料布置在一个或多个沟槽内部的电容器电介质层的侧壁上，以及移除在一个或多个沟槽外部的导电材料。在一些实施例中，移除在一个或多个沟槽外部的导电材料包括化学机械抛光。
在一些实施例中，形成3D电容器还包括在第一衬底的第二侧上在电容器触点上形成第二电容电容器电极。
在一些实施例中，***电路的第一互连层与存储器阵列的第二互连层的键合包括在键合界面处的电介质到电介质键合和金属到金属键合。
本公开内容的另一方面提供用于存储器件的3D电容器，其包括形成在第一衬底的第二侧上的深阱。与第一衬底的第二侧相对的第一侧包括多个***器件和第一互连层。3D电容器还包括与深阱电气地连接的第一电容器电极。3D电容器还包括在深阱内部的一个或多个沟槽，和在一个或多个沟槽的侧壁上的电容器电介质层。3D电容器还包括在一个或多个沟槽内部的电容器电介质层的侧壁上的电容器触点，和布置在电容器触点上的第二电容器电极。
在一些实施例中，在第一衬底的第一侧上的第一互连层是与在第二衬底上的存储器阵列的第二互连层键合的，使得在第一衬底上的至少一个***器件是与存储器阵列的至少一个存储单元电气地连接的。
在一些实施例中，3D电容器还包括深沟槽隔离。深沟槽隔离穿透第一衬底并且限定用于三维电容器的有源区域。
在一些实施例中，深沟槽隔离被填充有绝缘材料，诸如氧化硅、氮化硅或氮氧化硅。
在一些实施例中，电容器电介质层包括氧化硅、氮化硅或氮氧化硅。
在一些实施例中，电容器电介质层是高k电介质材料，包括氧化铪、氧化锆、氧化铝、氧化钽、氧化镁、氧化镧、或其中的两项或更多项的组合。
在一些实施例中，一个或多个沟槽穿透深阱并且延伸到第一互连层内。
在一些实施例中，一个或多个沟槽穿透在第一衬底上的深阱的一部分。
在一些实施例中，在一个或多个沟槽内部的电容器电介质层的侧壁上的电容器触点包括钨、铜、铝、钛、镍、钴、氮化钛、氮化钽、或其中的两项或更多项的组合。
按照本公开内容的描述、权利要求和附图，本公开内容的其它方面可以被本领域技术人员理解。
附图说明
被合并在本文中并且形成说明书的一部分的附图，示出了本公开内容的实施例，并且连同描述一起进一步用于解释本公开内容的原理并且使相关领域中的技术人员能够制造并且使用本公开内容。
图1根据本公开内容的一些实施例，示出了示例性三维(3D)存储器管芯的示意性自顶向下视图。
图2根据本公开内容的一些实施例，示出了3D存储器管芯的区的示意性自顶向下视图。
图3根据本公开内容的一些实施例，示出了示例性3D存储器阵列结构的一部分的透视图。
图4根据本公开内容的一些实施例，示出了***电路的横截面视图。
图5根据本公开内容的一些实施例，示出了存储器阵列的横截面视图。
图6根据本公开内容的一些实施例，示出了在键合***电路和存储器阵列之后的3D存储器件的横截面视图。
图7、图8和图9A根据本公开内容的一些实施例，示出了在各个过程阶段的3D存储器件的横截面视图。
图9B和图9C根据本公开内容的一些实施例，示出了3D存储器件的横截面和自顶向下视图。
图9D和图9E根据本公开内容的一些实施例，示出了3D存储器件的区的横截面和自顶向下视图。
图9F和图9G根据本公开内容的一些实施例，示出了3D存储器件的区的自顶向下视图。
图10和图11A根据本公开内容的一些实施例，示出了在各个过程阶段的3D存储器件的横截面视图。
图11B和图11C根据本公开内容的一些实施例，示出了3D存储器件的区的横截面和自顶向下视图。
图12A根据本公开内容的一些实施例，示出了在某个过程阶段的3D存储器件的横截面视图。
图12B和图12C根据本公开内容的一些实施例，示出了3D存储器件的区的横截面和自顶向下视图。
图13根据本公开内容的一些实施例，示出了用于形成具有3D电容器的存储器件的方法的流程图。
当结合附图理解时根据下面阐述的具体实施例，本发明的特征和优点将变得更加显而易见，其中相似的参考符号始终标识相应的元件。在附图中，相似的参考数字通常指示相同、在功能上相似和/或在结构上相似的元件。元件首次出现在其中的附图是由在相应的参考数字中的最左边的数位指示的。
本公开内容的实施例将参考附图进行描述。
具体实施方式
虽然讨论了特定的配置和排列，但应当理解的是，这是仅出于说明目的而完成的。相关领域技术人员将认识到，其它配置和排列可被使用而不偏离本公开内容的精神和范围。对相关领域技术人员将是显而易见的，本公开内容也可在各种其它应用中被采用。
要注意的是，在本说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的提及指示所描述的实施例可以包括特定特征、结构或特性，但不是每个实施例都一定包括特定特征、结构或特性。此外，这样的短语不一定指代同一实施例。此外，当结合实施例描述特定特征、结构或特性时，其将是在相关领域技术人员的知识内来结合其它实施例(不管是否被明确描述)来影响这样的特征、结构或特性的。
通常，可至少部分地从在上下文中的用法来理解术语。例如，至少部分地取决于上下文，如在本文中使用的术语“一个或多个”可以用于在单数意义上描述任何特征、结构或特性或者可以用于在复数意义上描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一个(a)”、“一(an)”和“所述(the)”的术语再次可以被理解为传达单数用法或传达复数用法。此外，再一次地至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达排他的因素集，并且替代地，可以允许不一定被明确描述的额外因素的存在。
应当容易理解的是，在本公开内容中的“在…上”、“在…上面”和“在…之上”的含义应当以最广泛的方式被解释，使得“在…上”不仅意指“直接在某物上”，而且还包括在其之间具有中间特征或层的情况下“在某物上”的含义。此外，“在…上面”或“在…之上”不仅意指“在某物上面”或“在某物之上”，而且还可包括它在其之间没有中间特征或层的情况下“在某物上面”或“在某物之上”(即，直接在某物上)的含义。
此外，诸如“在…下面”、“在…之下”、“下部”、“在…之上”、“上部”和诸如此类的空间相对术语，可以在本文中为了易于描述而用于描述如在附图中所示的一个元件或特征与另一元件或特征的关系。除了在附图中描绘的方向以外，空间相对术语旨在涵盖在使用或过程步骤中的设备的不同方向。装置可以以其它方式被定向(旋转90度或在其它方向处)，并且在本文使用的空间相对描述符可以同样相应地被解释。
如本文中使用的，术语“衬底”指后续材料层被添加到其上的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面一般是半导体器件被形成的位置，并且因此除非另有规定，否则半导体器件被形成在衬底的顶侧处。底表面与顶表面相对，并且因此衬底的底侧与衬底的顶侧相对。衬底本身可被图案化。添加在衬底的顶部上的材料可被图案化或可保持未被图案化。此外，衬底可以包括广泛种类的半导体材料，诸如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，诸如玻璃、塑料或蓝宝石晶圆。
如本文中使用的，术语“层”指包括具有一厚度的区的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，以及顶侧相对远离衬底。层可以在整个底层或上覆结构之上延伸，或可以具有与底层或上覆结构的宽度相比要小的宽度。此外，层可以是具有与连续结构的厚度相比要小的厚度的同质或不同质连续结构的区。例如，层可以位于在连续结构的顶表面与底表面之间的或在顶表面和底表面处的任何组的水平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以包括在其中的一个或多个层，和/或可以具有在其上、在其之上和/或在其之下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导电和接触层(其中形成触点、互连线和/或垂直互连通路(VIA))和一个或多个电介质层。
在本公开内容中，为了易于描述，“排”用于指代沿着垂直方向具有实质上相同高度的元件。例如，字线和底层栅极电介质层可以被称为“排”，字线和底层绝缘层一起可以被称为“排”，具有实质上相同高度的字线可以被称为“一排字线”或类似术语等。
如本文中使用的，术语“名义上/名义上地”指在产品或工艺的设计阶段期间设置的针对部件或过程步骤的特性或参数的期望或目标值，连同高于和/或低于期望值的值的范围。值的范围可能是由于在制造过程或容限中的轻微变化。如本文中使用的，术语“大约”指示给定量的值可以基于与主题半导体器件相关联的特定技术节点而变化。基于特定技术节点，术语“大约”可以指示例如，给定量的值在值的10-30％(例如值的±10％、±20％或±30％)内变化。
在本公开内容中，术语“水平/水平地/横向/横向地”意指名义上平行于衬底的横向表面，以及术语“垂直”或“垂直地”意指名义上垂直于衬底的横向表面。
如本文中使用的，术语“3D存储器”指具有在横向定向的衬底上的存储单元晶体管的垂直定向的串(在本文被称为“存储器串”，诸如NAND串)使得存储器串在相对于衬底的垂直方向上延伸的三维(3D)半导体器件。
根据本公开内容的各种实施例提供用于具有在晶圆上的硅面积的较高密度和较少消耗的垂直电容器的结构和制造方法。通过使用垂直电容器而不是常规二维(2D)电容器，可以改进3D NAND闪存的总存储器密度和制造成本。
图1根据本公开内容的一些实施例，示出了示例性三维(3D)存储器件100的自顶向下视图。3D存储器件100可以是存储器芯片(封装)、存储器管芯或存储器管芯的任何部分，并且可以包括一个或多个存储器平面101，存储器平面101中的每一者可以包括多个存储器块103。相同的和并发的操作可以发生在每个存储器平面101处。存储器块103(其可以在尺寸上是兆字节(MB)的)是实现擦除操作的最小尺寸。在图1所示的示例性3D存储器件100包括四个存储器平面101，并且每个存储器平面101包括六个存储器块103。每个存储器块103可以包括多个存储单元，其中每个存储单元可通过诸如位线和字线的互连被寻址。位线和字线可以垂直地被布局(例如分别以行和列)，形成金属线的阵列。位线和字线的方向在图1中被标记为“BL”和“WL”。在本公开内容中，存储器块103还被称为“存储器阵列”或“阵列”。存储器阵列是在存储器件中的核心区域，其执行存储功能。
3D存储器件100还包括***区105(环绕存储器平面101的区域)。***区105包含很多数字、模拟和/或混合信号电路以支持存储器阵列的功能，例如页面缓冲器、行和列解码器和感测放大器。***电路使用有源和/或无源半导体器件，诸如晶体管、二极管、电容器、电阻器等，如对本领域普通技术人员将是显而易见的。
要注意的是，在图1中所示的3D存储器件100中的存储器平面101的排列和在每个存储器平面101中的存储器块103的排列仅用作示例，其不限制本公开内容的范围。
参考图2，根据本公开内容的一些实施例示出了在图1中的区108的放大的自顶向下视图。3D存储器件100的区108可以包括阶梯区210和沟道结构区211。沟道结构区211可以包括存储器串212的阵列，每个存储器串212包括多个堆叠的存储器单元。阶梯区210可以包括阶梯结构和在阶梯结构上形成的接触结构214的阵列。在一些实施例中，在WL方向上延伸跨越沟道结构区211和阶梯区210的多个狭缝结构216，可以将存储器块分成多个指状存储器218。至少一些狭缝结构216可以用作针对在沟道结构区211中的存储器串212的阵列的公共源触点。顶部选择栅切线220可以布置在每个指状存储器218的中间以将指状存储器218的顶部选择栅(TSG)分成两个部分，并且从而可以将指状存储器分成两个可编程(读/写)页面。虽然3D NAND存储器的擦除操作可以以存储器块级被执行，但是读和写操作可以以存储页面级被执行。页面可以在尺寸上是千字节(KB)。在一些实施例中，区108还包括用于在制造期间的过程变化控制和/或用于额外的机械支撑的虚拟存储器串。
图3根据本公开内容的一些实施例，示出了示例性三维(3D)存储器阵列结构300的一部分的透视图。存储器阵列结构300包括衬底330、在衬底330之上的绝缘膜331、在绝缘膜331之上的一排下部选择栅(LSG)332、和多排控制栅333(还被称为“字线(WL)”)，控制栅333堆叠在LSG 332的顶部上以形成具有交替的导电层和电介质层的膜堆叠335。为了清楚起见，在图3中未示出相邻于控制栅排的电介质层。
每排的控制栅是由狭缝结构216-1和216-2分离穿过膜堆叠335的。存储器阵列结构300还包括在控制栅333的堆叠之上的一排顶部选择栅(TSG)334。TSG 334、控制栅333和LSG 332的堆叠还被称为“栅电极”。存储器阵列结构300还包括存储器串212和在衬底330的在相邻LSG 332之间的部分中的掺杂源极线区344。每个存储器串212包括延伸穿过绝缘膜331的沟道孔336和交替的导电层和电介质层的膜堆叠335。存储器串212还可以包括在沟道孔336的侧壁上的存储膜337、在存储膜337之上的沟道层338、和被沟道层338环绕的核心填充膜339。存储单元340可以形成在控制栅333和存储器串212的交叉部分处。存储器阵列结构300还包括在TSG 334之上的与存储器串212连接的多个位线(BL)341。存储器阵列结构300还包括通过多个接触结构214与栅电极连接的多个金属互连线343。膜堆叠335的边缘以阶梯形状被配置以允许到每排栅电极的电气连接。
在图3中，出于说明目的，示出了三排控制栅333-1、333-2和333-3连同一排TSG334和一排LSG 332。在该示例中，每个存储器串212可包括分别对应于控制栅333-1、333-2和333-3的三个存储单元340-1、340-2和340-3。在一些实施例中，控制栅的数量和存储单元的数量可以多于三个以增加存储容量。存储器阵列结构200还可以包括其它结构，例如，TSG切线、公共源触点和虚拟沟道结构。为了简单起见，这些结构没有在图3中示出。
为了实现更高的存储容量，3D存储器的垂直WL堆叠的数量或每存储器串的存储单元的数量已经被大大增加，例如，从24个堆叠的WL层(即，24L)增加到128层或更多。为了进一步减小3D存储器的尺寸，存储器阵列可以堆叠在***电路的顶部上，或反之亦然。例如，***电路可以被制造在第一衬底上，以及存储器阵列可以被制造在第二衬底上。然后存储器阵列和***电路可以通过将第一衬底和第二衬底键合在一起来通过各种互连被电气地连接。因此，不仅可以增加3D存储器密度，而且在***电路与存储器阵列之间的通信也可以实现更高的带宽和更低的功率消耗，这是因为互连长度可以通过衬底(晶圆)键合而更短。图4-图8、图9A-图9G、图10、图11A-图11C、图12A-图12C和图13根据本公开内容的一些实施例，示出了用于形成3D存储器件的结构和方法，其中***电路是通过晶圆键合与存储器阵列连接的。
在3D存储器件的密度和性能增加的情况下，也需要对***电路的改进以提供对存储器阵列的功能支持，例如，读、写和擦除存储单元的数据。在***器件之中，电容器用于调节在3D存储器件中的电压，例如，升高电压以用于擦除存储器数据。因此，图4-图8、图9A-图9G、图10、图11A-图11C、图12A-图12C和图13根据本公开内容的一些实施例，示出了在各个过程阶段的存储器件的3D电容器。
图4根据本公开内容的一些实施例，示出了3D存储器件的示例性***电路400的横截面。***电路400可以包括第一衬底430，其中第一衬底430可以包括硅(例如，单晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上镓(GOI)、砷化镓(GaAs)、氮化镓、碳化硅、玻璃、III-V化合物、任何其它适当的材料或其任意组合。在一些实施例中，第一衬底430可以在***器件制造之前被双面抛光。在该示例中，第一衬底430包括在顶侧和底侧(也分别被称为第一侧430-1和第二侧430-2、或前侧和背侧)上的表面，所述顶侧和底侧都被抛光并且处理用以提供用于高质量半导体器件的平滑表面。第一侧和第二侧是第一衬底430的相对侧。
***电路400可以包括在第一衬底430的第一侧430-1上的一个或多个***器件450。***器件450可以形成在第一衬底430“上”，其中***器件450的整体或部分形成在第一衬底430中(例如，在第一衬底430的顶表面之下)和/或直接在第一衬底430上。***器件450可以包括任何适当的半导体器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、双极结晶体管(BJT)、二极管、电阻器、电容器、电感器等。在半导体器件之中，p型和/或n型MOSFET(即，CMOS)广泛地在逻辑电路设计中实现，并且在本公开内容中用作***器件450的示例。在该示例中，***电路400也被称为CMOS晶圆400。
***器件450可以是p沟道MOSFET或n沟道MOSFET，并且可以包括但不限于，被浅沟槽隔离(STI)452环绕的有源器件区、在有源器件区中利用n型或p型掺杂的形成的阱454、包括栅极电介质的栅极堆叠456、栅极导体和/或栅极硬掩模。***器件450还可以包括源极/漏极延伸部和/或晕区(未在图4中示出)、栅极间隔壁458和位于栅极堆叠的每侧上的源极/漏极460。***器件450还可以包括在源极/漏极的顶部部分中的硅化物接触区域(未示出)。其它已知器件也可以形成在第一衬底430上。***器件450的结构和制造方法是本领域技术人员已知的，并且被全部并入本文。
可以通过使用光刻和蚀刻图案化衬底、填充绝缘材料并且抛光绝缘材料来在第一衬底430上形成共面表面而形成STI 452。用于STI的绝缘材料可以包括氧化硅、氮氧化硅、TEOS、低温氧化物(LTO)、高温氧化物(HTO)、氮化硅等。可以使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、低压化学气相沉积(LPCVD)、高密度等离子体(HDP)化学气相沉积、快速热化学气相沉积(RTCVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、溅射、热氧化或氮化、或其组合的技术来布置用于STI 452的绝缘材料。STI452的形成还可以包括高温退火步骤以使所布置的绝缘材料密化以用于改善的电气隔离。可以采用其它STI结构，如对本领域普通技术人员将是显而易见的。
***器件450的阱454可以包括用于n沟道MOSFET的p型掺杂或用于p沟道MOSFET的n型掺杂，并且分别被称为p阱和n阱。阱454的掺质分布和浓度影响***器件450的器件特性。对于具有低门限电压(Vt)的MOSFET设备，阱454可以以较低浓度进行掺杂，并且可以形成低电压p阱或低电压n阱。对于具有高Vt的MOSFET，阱454可以以较高浓度进行掺杂，并且可以形成高电压p阱或高电压n阱。在一些实施例中，为了提供与p型衬底的电气隔离，对于具有高Vt的MOSFET，可以在高电压p阱之下形成深n阱。在一些实施例中，阱454的深度可以是与STI 452的深度相比要深的。
n阱的形成可包括任何适当的n型掺质，诸如磷、砷、锑等、和/或其任意组合。P阱的形成可以包括任何适当的p型掺质，例如硼。掺质掺合可以通过离子注入之后进行活化退火，或通过在针对有源器件区的外延期间进行原位掺杂来实现。
***器件450的栅极堆叠456可以通过“栅极优先”方案形成，其中栅极堆叠456在源极/漏极形成之前被布置和图案化。***器件450的栅极堆叠456也可以通过“代替”方案形成，其中可以首先形成牺牲栅极堆叠并且随后在源极/漏极形成之后由高k电介质层和栅极导体代替。
在一些实施例中，栅极电介质可以由氧化硅、氮化硅、氮氧化硅和/或高k电介质膜(诸如氧化铪、氧化锆、氧化铝、氧化钽、氧化镁或氧化镧膜和/或其组合)制成。可以通过任何适当的方法，诸如CVD、PVD、PECVD、LPCVD、RTCVD、溅射、MOCVD、ALD、热氧化或氮化、或其组合来布置栅极电介质。
在一些实施例中，栅极导体可以由金属或金属合金(诸如钨、钴、镍、铜或铝和/或其组合)制成。在一些实施例中，栅极导体还可以包括导电材料，诸如氮化钛(TiN)、氮化钽(TaN)等。可以通过任何适当的沉积方法例如，溅射、热蒸发、电子束蒸发、ALD、PVD和/或其组合来形成栅极导体。
在一些实施例中，栅极导体还可以包括多晶半导体，诸如多晶硅、多晶锗、多晶锗硅和任何其它适当的材料、和/或其组合。在一些实施例中，多晶材料可以与任何其它类型的掺质(诸如硼、磷或砷等)掺合。在一些实施例中，栅极导体还可以是具有前面提到的材料的非晶形半导体。
在一些实施例中，栅极导体可以由金属硅化物(包括WSix、CoSix、NiSix或AlSix等)制成。金属硅化物材料的形成可以包括使用上面所述的类似技术来形成金属层和多晶半导体。金属硅化物的形成还可以包括对所沉积的金属层和多晶半导体层应用热退火工艺，之后移除未反应金属。
可以通过布置绝缘材料并且随后执行异向蚀刻来形成栅极间隔壁458。用于栅极间隔壁458的绝缘材料可以是任何绝缘体，包括氧化硅、氮化硅、氮氧化硅、TEOS、LTO、HTO等。可以使用诸如CVD、PVD、PECVD、LPCVD、RTCVD、MOCVD、ALD、溅射或其组合的技术来布置栅极间隔壁458。栅极间隔壁458的异向蚀刻包括干蚀刻，例如，反应离子蚀刻(RIE)。
在源极/漏极460之间的栅极堆叠456的栅极长度L是MOSFET的重要特征。在MOSFET的操作期间，在栅极堆叠456之下的阱的顶部部分可以将电流从源极传导到漏极，并且是所谓的MOSFET的沟道。栅极长度L(也被称为沟道长度)确定MOSFET的驱动电流的大小，并且因此对于逻辑电路按比例大幅度减小。栅极长度L可以小于大约100nm。在一些实施例中，栅极长度可以在大约5nm与大约30nm之间的范围中。具有这样的小尺寸的栅极堆叠的图案化是非常有挑战性的，并且可以使用包括光学邻近校正、双曝光和/或双蚀刻、自对准双图案化等的技术。
在一些实施例中，***器件450的源极/漏极460与高浓度掺质掺合。对于n型MOSFET，用于源极/漏极460的掺质可以包括任何适当的n型掺质，诸如磷、砷、锑等、和/或其任意组合。对于p型MOSFET，用于源极/漏极460的掺质可移包括任何适当的p型掺质，诸如硼。掺质掺合可以通过离子注入之后进行活化退火来实现。源极/漏极460可以由与第一衬底430相同的材料制成，例如硅。在一些实施例中，***器件450的源极/漏极460可以由与第一衬底430不同的材料制成以实现高性能。例如，在硅衬底上，针对p型MOSFET的源极/漏极460可以包括SiGe，以及针对n型MOSFET的源极/漏极460可以与碳掺合。利用不同的材料形成源极/漏极460可以包括回蚀刻在源极/漏极区域中的衬底材料并且使用诸如外延的技术来布置新的源极/漏极材料。针对源极/漏极460的掺杂也可以通过在外延期间进行原位掺杂来实现。
***器件450还可以具有沿着栅极堆叠456的每侧的可选的源极/漏极延伸部和/或晕区(未在图4中示出)。源极/漏极延伸部和/或晕区位于栅极堆叠之下的有源器件区内部，并且主要实现用于对具有小于大约0.5μm的沟道长度的***器件450的改善的短沟道控制。源极/漏极延伸部和/或晕区的形成可以类似于源极/漏极460的形成，但是可以使用不同的注入条件(例如，剂量、角度、能量、种类等)来得到优化的掺杂分布、深度或浓度。
***器件450可以形成在具有平面有源器件区的第一衬底430(如图4所示)上，其中MOSFET的沟道和电流的方向平行于第一衬底430的表面。在一些实施例中，***器件450还可以形成在具有3D有源器件区(例如，具有像“FIN(鳍片)”(未示出)的形状的所谓的“FINFET”)的第一衬底430上，其中MOSFET的栅极堆叠卷绕在FIN周围，以及MOSFET的沟道沿着FIN的三侧(在栅极之下的顶壁和两个侧壁)布置。用于FINFET器件的结构和方法是本领域技术人员已知的并且没有在本公开内容中进一步讨论。
在一些实施例中，***电路400可以包括在***器件450之上的、在第一侧430-1上的***互连层462(或第一互连层)，以提供在不同的***器件450与外部设备(例如电源、另一芯片、I/O设备等)之间的电气互连。***互连层462可以包括一个或多个互连结构，例如，一个或多个垂直接触结构464和一个或多个横向导电线466。接触结构464和导电线466可以广泛地包括任何适当类型的互连，诸如中段制程(MOL)互连和后段制程(BEOL)互连。在***电路400中的接触结构464和导电线466可以包括任何适当的导电材料，诸如钨(W)、钴(Co)、铜(Cu)、钛(Ti)、钽(Ta)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)、镍、硅化物(WSix、CoSix、NiSix、AlSix等)、金属合金、或其任意组合。可以通过一种或多种薄膜沉积工艺，诸如化学气相沉积(CVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、无电镀、溅射、蒸发、或其任意组合来沉积导电材料。
***互连层462还可以包括绝缘层468。在***互连层462中的绝缘层468可以包括绝缘材料，例如，氧化硅、氮化硅、氮氧化硅、掺杂氧化硅(诸如F-、C-、N-或H-掺杂氧化物)、正硅酸乙酯(TEOS)、聚酰亚胺、旋涂式玻璃(SOG)、低k电介质材料(诸如多孔SiCOH、倍半硅氧烷(SSQ))、或其任意组合。可以通过一种或多种薄膜沉积工艺诸如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂、或其任意组合来沉积绝缘材料。
在图4中，两个导电层470-1和470-2(也被称为“金属层”)被示为示例，其中每个金属层470(例如，470-1或470-2)包括接触结构464和导电线466。相同金属层的导电线466位于离第一衬底430的相同距离处。用于***电路400的金属层470的数量不受限制并且可以是针对3D存储器的性能进行优化的任何数量。
可以通过从***电路400的底部到顶部堆叠金属层470来形成***互连层462。在图4中的***电路400的示例中，可以首先形成底部金属层470-1，并且然后可以在底部金属层470-1的顶部上形成上部金属层470-2。每个金属层470的制造过程可以包括但不限于，布置具有金属层所需的厚度的绝缘层468的一部分，使用光刻和干/湿蚀刻来图案化绝缘层468的该部分以形成用于接触结构464和导电线466的接触孔，布置导电材料以填充用于接触结构464和导电线466的接触孔，以及通过使用诸如化学气相抛光(CMP)或反应离子蚀刻(RIE)的平面化工艺来移除在接触孔外部的过多导电材料。
在一些实施例中，***电路400还包括一个或多个衬底触点472，其中衬底触点472提供到第一衬底430的电气连接。衬底触点472可以包括具有多排的垂直接触结构464和横向导电线466的一个或多个导电层470。在图4中，具有一排接触结构和导电线的衬底触点472被示为示例，其中衬底触点472的垂直接触结构延伸穿过绝缘层468并且电气地接触第一衬底430。
在一些实施例中，最上面的导电线466(例如图4中的466-2)可以被暴露为***电路400的顶表面，其中最上面的导电线466-2可以与在另一芯片或外部器件上的导电线直接连接。
在一些实施例中，最上面的导电线466-2可以嵌在绝缘层468(如图4所示)内部，其中在导电线466的顶部上的绝缘材料提供在运送或处理期间的划痕保护。可以稍后通过形成金属VIA或简单地通过使用干/湿蚀刻来回蚀绝缘层468来建立到最上面的导电线466的电气连接。
然而，***器件450不限于MOSFET。通过不同的掩模设计和布局可以在MOSFET制造期间同时形成其它器件(例如二极管、电阻器、电容器、电感器、BJT等)的结构。为了形成除了MOSFET以外的器件，可以在MOSFET的工艺流程中添加或修改过程步骤，例如，为了获得不同的掺质分布、膜厚度或材料堆叠等的过程。在一些实施例中，除了MOSFET以外的***器件450也可以利用额外的设计和/或光刻掩模电平被制造以实现特定的电路要求。
在一些实施例中，多个***器件450可以用于形成用于***器件400的操作的任何数字、模拟和/或混合信号电路。例如，***电路400可以执行行/列解码、定时和控制、读、写和擦除存储器阵列的数据等。
在一些实施例中，可以针对***电路400形成3D电容器。例如，可以在第一衬底430中形成深阱455，同时形成用于MOSFET的阱454。深阱455可以是p型掺杂的或n型掺杂的。N型掺质可以是磷、砷、锑等。P型掺质可以是例如，硼。可以通过从第一衬底430的第一侧430-1进行离子注入，之后进行活化退火来实现掺质掺合。在一些实施例中，可以通过外延和原位掺杂来在第一衬底430的第一侧430-1上形成深阱455。针对深阱455的注入可以正好在针对阱454的注入之前或之后执行。针对深阱455的掺质活化退火可以与针对阱454的掺质活化退火同时地执行。
在一些实施例中，深阱455可以具有在1μm到5μm之间的范围内的深度。在一些实施例中，深阱455是高度掺杂的。例如，深阱455可被掺杂到1x1018cm-3或更高。
在一些实施例中，可以形成深阱触点473以提供到深阱455的电气连接，并且可以用作3D电容器的两个电极之一(例如阳极)。因此，深阱触点473也被称为第一电容器电极。在一些实施例中，深阱触点473形成与深阱455的欧姆接触。深阱触点473通过在***互连层462中的接触结构464和导电线466可以形成与***电路400的相应电路的电气连接。例如，深阱触点473可以与地面、第一衬底430的衬底触点472、***器件450的源极或漏极460或栅极堆叠456等连接。
深阱触点473可以形成在绝缘层468内部，并且可以包括一个或多个接触结构464和一个或多个导电线466。在一些实施例中，深阱触点473类似于衬底触点472，并且可以包括一排垂直接触结构和横向导电线。在一些实施例中，深阱触点473可以与接触结构464、导电线466和/或衬底触点472同时形成。
图5根据本公开的一些实施例，示出了示例性3D存储器阵列500的横截面。3D存储器阵列500(也被称为存储器阵列)可以是3D NAND存储器阵列，并且可以包括第二衬底530、存储单元340和阵列互连层562(或第二互连层)。第二衬底530可以类似于第一衬底430。阵列互连层562可以类似于***互连层462，并且可以使用类似的材料和类似的过程来形成。例如，阵列互连层562的互连结构(例如，接触结构564和导电线566)和绝缘层568分别类似于***互连层462的互连结构(例如，接触结构464、导电线466)和绝缘层468。
在一些实施例中，3D存储器阵列500可以是用于3D NAND闪存的存储器阵列，其中存储单元340可以垂直地堆叠为存储器串212。存储器串212延伸穿过多个导体层574和电介质层576对。多个导体/电介质层对在本文中也被称为“导体/电介质交替堆叠”578。在导体/电介质交替堆叠578中的导体层574和电介质层576在垂直方向上交替。换句话说，除了在导体/电介质交替堆叠578的顶部或底部处的层以外，每个导体层574可以夹设在两侧上的两个电介质层576之间，并且每个电介质层576可以夹设在两侧上的两个导体层574之间。导体层574可以均具有相同厚度或具有不同厚度。类似地，电介质层576可以均具有相同厚度或具有不同厚度。在一些实施例中，导体/电介质交替堆叠578包括具有不同的材料和/或厚度的、与导体/电介质层对相比更多的导体层或更多的电介质层。导体层574可以包括导体材料，诸如W、Co、Cu、Al、Ti、Ta、TiN、TaN、Ni、掺杂硅、硅化物(例如NiSix、WSix、CoSix、TiSix)或其任意组合。电介质层576可以包括电介质材料，诸如氧化硅、氮化硅、氮氧化硅、或其任意组合。
如图5所示，每个存储器串212可以包括沟道层338和存储膜337。在一些实施例中，沟道层338包括硅，诸如非晶形硅、多晶硅或单晶硅。在一些实施例中，存储膜337是包括隧穿层、存储层(也被称为“电荷捕获/存储层”)和阻挡层的复合层。每个存储器串212可以具有圆柱体形状(例如，立柱形状)。根据一些实施例，沟道层338、隧穿层、存储层和阻挡层以这个顺序沿着从立柱的中心朝着外表面的方向排列。隧穿层可以包括氧化硅、氮化硅或其任意组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质、或其任意组合。存储层可以包括氮化硅、氮氧化硅、硅、或其任意组合。在一些实施例中，存储膜337包括ONO电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层和包括氧化硅的阻挡层)。
在一些实施例中，在导体/电介质交替堆叠578中的每个导体层574可以充当用于存储器串212的每个存储单元的控制栅(例如，在图3中的控制栅333)。如图5所示，存储器串212可以包括在存储器栅极212的下端处的下部选择栅332(例如，源极选择栅)。存储器串212还可以包括在存储器栅极212的上端处的顶部选择栅334(例如，栅极选择栅)。如在本文使用的，部件(例如，存储器串212)的“上端”是在z方向上更远离第二衬底530的端部，以及部件(例如，存储器串212)的“下端”是在z方向上更接近第二衬底530的端部。如图5所示，对于每个存储器串212，漏极选择栅334可以在源极选择栅332之上。在一些实施例中，选择栅332/334包括导体材料，诸如W、Co、Cu、Al、掺杂硅、硅化物或其任意组合。
在一些实施例中，3D存储器阵列500包括在存储器串212的沟道层338的下端上的外延层580。外延层580可以包括半导体材料，诸如硅。外延层580可以在第二衬底530上从半导体层582外延地生长。半导体层582可以是非掺杂的、部分掺杂的(在厚度方向和/或宽度方向上)、或由p型或n型掺质完全掺杂的。对于每个存储器串212，外延层580在本文被称为“外延插塞”。在每个存储器串212的下端处的外延插塞580可以接触沟道层338和半导体层582的掺杂区两者。外延插塞580可以用作在存储器串212的下端处的下部选择栅331的沟道。
在一些实施例中，阵列器件还包括在阶梯区210中的字线的多个接触结构214(也被称为字线触点)。每个字线接触结构214可以形成与在导体/电介质交替堆叠578中的相应导体层574的电气接触以单独地控制存储单元340。可以通过对接触孔的干/湿蚀刻、之后利用导体(例如W、Ti、TiN、Cu、TaN、Al、Co、Ni或其任意组合)进行填充来形成字线接触结构214。
如图5所示，3D存储器阵列500还包括形成在存储器串212的顶部上的位线触点584以提供到存储器串212的沟道层338的单独接入。与字线接触结构214和位线触点584连接的导电线分别形成3D存储器阵列500的字线和位线。典型地，字线和位线垂直于彼此布置(例如分别在行和列中)，形成存储器的“阵列”。
在一些实施例中，3D存储器阵列500还包括第二衬底530的衬底触点572。可以使用与第一衬底430的衬底触点472类似的材料和过程来形成衬底触点572。衬底触点572可以提供到3D存储器阵列500的第二衬底530的电气连接。
图6根据本公开内容的一些实施例，示出了示例性3D存储器件600的横截面。3D存储器件600包括在第一衬底430上制造的***电路400和在第二衬底530上制造的3D存储器阵列500。在该示例中，***电路400被上下颠倒地翻转，并且利用直接键合或混合键合来与3D存储器阵列500连接。在键合界面688处，***电路400和3D存储器阵列500通过多个互连VIA 486/586来电气地连接。
在一些实施例中，3D存储器件600的键合界面688位于在***互连层462的绝缘层468与阵列互连层562的绝缘层568之间。互连VIA 486和586可以在键合界面688处连接以电气地连接***互连层462的任何导电线466或接触结构464和阵列互连层562的任何导电线566或接触结构564。因此，***电路400和3D存储器阵列500可以电气地被连接。
在一些实施例中，3D存储器件600的键合界面688位于键合层690内部。在该示例中，互连VIA 486和586延伸穿过键合层690，并且也形成在***互连层462的任何导电线466或接触结构464与阵列互连层562的任何导电线566或接触结构564之间的电气连接。因此，***电路400和3D存储器阵列500也可以电气地被连接。
在一些实施例中，键合层690在键合过程之前可以被布置在***电路400(在图4中)和/或3D存储器阵列500(在图5中)的顶部上。键合层690可以包括电介质材料，诸如氧化硅、氮化硅、氮氧化硅、或其任意组合。键合层690还可以包括粘附材料，例如，环氧树脂、聚酰亚胺、干膜、光敏聚合物等。可以通过一种或多种薄膜沉积工艺，诸如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂、或其任意组合来形成键合层690。
在一些实施例中，在形成键合层690之后，可以分别形成针对***电路400和3D存储器阵列500的互连VIA486和586。互连VIA486/586可以包括金属或金属合金，诸如铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)等、或其任意组合。可以通过一种或多种薄膜沉积工艺，诸如化学气相沉积(CVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、无电镀、溅射、蒸发、或其任意组合来布置互连VIA486/586的金属或金属合金等。
互连VIA486/586的制造工艺还可以包括但不限于光刻、湿/干蚀刻、平面化(例如CMP或RIE回蚀)等。
在一些实施例中，***电路400和3D存储器阵列500可以以管芯级(例如，管芯到管芯、或芯片到芯片)或晶圆级(例如，晶圆到晶圆、或芯片到晶圆)被键合在一起，这取决于产品设计和制造策略。以晶圆级进行键合可以提供高吞吐量，其中在具有***电路400的第一衬底430上的所有管芯/芯片可以同时与具有3D存储器阵列500的第二衬底530连接。单独的3D存储器件600可以在晶圆键合之后被切成小方块。另一方面，以管芯级进行键合可在切成小方块和管芯测试之后执行，其中***电路400和3D存储器阵列500的功能管芯可以首先被选择并且随后进行键合以形成3D存储器件600，这实现3D存储器件600的较高产量。
在一些实施例中，在键合过程期间，当***电路400的互连VIA486与3D存储器阵列500的相应互连VIA586对齐时，***互连层462可以是与阵列互连层562对齐的。作为结果，相应的互连VIA486/586可以在键合界面688处被连接，以及3D存储器阵列500可以与***电路400电气地连接。
在一些实施例中，可以通过混合键合来连接***电路400和3D存储器阵列500。混合键合，特别是金属/电介质混合键合可以是直接键合技术(例如，形成在表面之间的键合而不使用诸如焊料或键合剂的中间层)，这同时获得金属-金属键合和电介质-电介质键合。
在一些实施例中，可以通过使用键合层690来键合***电路400和3D存储器阵列500。在键合界面688处，除了金属到金属键合以外，键合还可发生在氮化硅到氮化硅、氧化硅到氧化硅或氮化硅到氧化硅之间。在一些实施例中，键合层还可以包括粘附材料以增强键合强度，例如环氧树脂、聚酰亚胺、干膜等。
在一些实施例中，处理工艺可以用于增强在键合界面688处的键合强度。处理工艺可以准备阵列互连层562和***互连层462的表面，使得绝缘层562/462的表面形成化学键。处理工艺可以包括，例如，等离子体处理(例如，利用包含等离子体的F、Cl或H)或化学工艺(例如，甲酸)。在一些实施例中，处理工艺可以包括可以在从大约250℃到大约600℃的温度下在真空或惰性环境(例如，利用氮气或氩气)中执行的热工艺。热工艺可以引起在互连VIA486与586之间的金属互扩散。作为结果，在互连VIA的相应对中的金属材料可以在键合过程之后与彼此相互混合或形成合金。
在将***互连层和阵列互连层键合在一起之后，制造在第一衬底430上的***电路400的至少一个***器件可以与制造在第一衬底530上的3D存储器阵列500的至少一个存储单元电气地连接。
图6示出了***电路400被键合在3D存储器阵列500的顶部上的实施例。在一些实施例中，3D存储器阵列500可以被键合在***电路400的顶部上。
通过键合，3D存储器件600可以与3D存储器类似地起作用，其中***电路和存储器阵列被制造在同一衬底上(如图1所示)。通过将3D存储器阵列500和***电路400堆叠在彼此的顶部上，可以增加3D存储器件的密度。同时，由于在***电路400与3D存储器阵列500之间的互连距离可以通过使用堆叠设计来减小，因此3D存储器件600的带宽可以增加。
图7根据本公开内容的一些实施例，示出了3D存储器件700的横截面视图。3D存储器件700类似于图6中的3D存储器件600，还包括***电路400和3D存储器阵列500，其中***电路400在键合界面688处被键合到3D存储器阵列500。在通过键合形成3D存储器件600之后，可以通过薄化***电路400的第一衬底430来形成3D存储器件700。
在一些实施例中，***电路400的第一衬底430可以从背侧430-2(或第二侧)向下薄化以暴露深阱455。在一些实施例中，衬底薄化工艺可以包括研磨、干蚀刻、湿蚀刻和化学气相抛光(CMP)中的一项或多项。第一衬底430在薄化之后的厚度可以在大约1μm到大约5μm的范围内。
图8根据本公开内容的一些实施例，示出了3D存储器件800的横截面视图。可以通过将包覆层892布置在第一衬底430的背侧430-2(或第二侧)上来形成3D存储器件800。包覆层892可以是任何适当的绝缘体，诸如氧化硅、氮化硅、氮氧化硅、掺杂氧化硅(诸如F-、C-、N-或H-掺杂氧化物)、正硅酸乙酯(TEOS)、聚酰亚胺、旋涂式玻璃(SOG)、诸如多孔SiCOH的低k电介质材料、倍半硅氧烷(SSQ)、或其任意组合。可以通过一种或多种薄膜沉积工艺，诸如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂、或其任意组合来沉积绝缘材料。在沉积之后，包覆层892覆盖第一衬底430的整个表面，包括深阱455。
图9根据本公开内容的一些实施例，示出了3D存储器设900的横截面视图，其中，3D存储器件900包括在第一衬底430的背侧430-2(第二侧)上形成的多个沟槽994和穿硅沟槽(TST)995。在该示例中，穿硅沟槽995穿透包覆层892和整个第一衬底430，暴露在沟槽的底部处的绝缘层468。在一些实施例中，沟槽994可以类似于TST 995，并且可以延伸穿过包覆层892和整个第一衬底430，暴露在沟槽的底部处的绝缘层468(如图9A所示)。在一些实施例中，沟槽994可以延伸穿过包覆层892到第一衬底430的深阱455内，但是留下在沟槽的底部处的深阱455的一部分。
可以通过使用光刻和蚀刻来形成沟槽994和TST 995。用于沟槽994和TST 995的蚀刻工艺可以包括湿化学蚀刻、反应离子蚀刻(RIE)、高纵横比等离子体蚀刻、或其任意组合。在一些实施例中，可以通过对使用SF6化学作用的等离子体蚀刻和使用C4F8化学作用的保护膜沉积进行交替来蚀刻第一衬底430的硅。在一些实施例中，可以顺序地形成沟槽994和TST995，例如，可以首先形成TST 995，以及随后可以形成沟槽994，或反之亦然。
在一些实施例中，TST 995的宽度d1可以比沟槽994的宽度d2窄。在一些实施例中，TST 995可以形成在深阱455内部(如图9A所示)。
在一些实施例中，可以在形成沟槽994之后执行离子注入以修改在深阱455中沿着沟槽994的侧壁的掺杂分布或浓度。
在图9A中，区901突出根据本公开内容的一些实施例的3D电容器的前体区，并且将进一步详细描述。
根据本公开内容的一些实施例，图9B示出了在图9A中的3D存储器件900的区901的放大横截面视图，以及图9C示出了区901的相应布局。在图9C中，包覆层892被省略以在自顶向下视图中显示下面的层，并且深阱触点473被示为参照。
在一些实施例中，TST 995形成封闭区域，电容器前体区903。TST 995可以将电容器前体区903从第一衬底430上的其它器件隔离，即，TST 995限定3D电容器的有源区域。因此，电容器前体区903也被称为3D电容器的有源区域。
在一些实施例中，通过蚀刻穿过深阱455来形成TST 995，即，TST 995是由深阱455夹住或环绕的(如图9B和图9C所示)。
在一些实施例中，可以通过蚀刻穿过第一衬底430的相对轻地掺杂的区域来形成TST 995，即，TST 995位于深阱455外部(如图9D和图9E所示)。在该示例中，由TST 995围绕的电容器前体区903包括深阱455和轻掺杂的第一衬底430的一部分两者。
在图9C中，沟槽994以正方形布置并且以阵列排列。在一些实施例中，沟槽994可以是矩形的、圆形的或任何其它形状。沟槽994的排列可以是交错对插的指状(在图9F中示出)、同心圆(在图9G中示出)等。为了简单起见，在图9C中的布局将在下面的描述中用作示例以说明用于形成用于存储器件的3D电容器的结构和方法。再现针对其它布局和设计的类似特征对本领域中的技术人员是已知的。
图10根据本公开内容的一些实施例，示出了3D存储器件1000的横截面视图。3D存储器件1000包括布置在图9A中的3D存储器件900上的电容器电介质层1096。电容器电介质层1096可以是任何适当的电介质材料，例如，氧化硅、氮化硅、氮氧化硅和/或高k电介质膜(诸如氧化铪、氧化锆、氧化铝、氧化钽、氧化镁或氧化镧膜、和/或其组合)。可以通过任何适当的方法，诸如CVD、PVD、PECVD、LPCVD、RTCVD、溅射、MOCVD、ALD、热氧化或氮化、或其组合来布置电容器电介质层1096。
在一些实施例中，电容器电介质层1096是保形的，以相似厚度覆盖水平和垂直表面，即，图10中的t1是与t2大约相同的尺寸。在一些实施例中，电容器电介质层1096可以在水平和垂直表面上具有不同厚度，即，t1≠t2。在一些实施例中，电容器电介质层1096的厚度t1和t2可以在10nm到2000nm的范围内。
在一些实施例中，在图9A中的TST 995的宽度d1可以比沟槽994的宽度d2窄。在该示例中，如果电容器电介质层1096的厚度t1大于TST 995的宽度d1的一半，则电容器电介质层1096可以完全填满TST 995以形成深沟槽隔离(DTI)1093。同时，在沉积电容器电介质层1096之后，沟槽994可以具有开口994’，其中开口994’可以具有等于d2-2t1的宽度d3。
在一些实施例中，可以顺序地执行DTI 1093的形成和电容器电介质层1096的沉积。例如，TST 995可以首先从第一衬底430的背侧430-2形成，接着是在TST 995内部沉积绝缘材料以形成DTI 1093。在该示例中，用于DTI 1093的绝缘材料可以具有足以完全填满TST995的较大厚度。作为选择，可以通过诸如化学机械抛光(CMP)或RIE的平面化工艺来移除在TST995外部的用于DTI 1093的绝缘材料。随后可以形成沟槽994，接着是电容器电介质层1096的沉积。在该示例中，用于DTI 1093的绝缘材料可以不同于电容器电介质层1096。
图11A根据本公开内容的一些实施例，示出了3D存储器件1100的横截面视图。3D存储器件1100包括在图10中的3D存储器件1000的开口994’内部形成的电容器触点1198，其中，电容器触点1119覆盖在沟槽994内部的电容器电介质层1096的侧壁。
电容器触点1198可以由任何适当的导电材料制成，例如，诸如钨、钴、镍、铜或铝、和/或其组合的金属或金属合金。在一些实施例中，电容器触点1198还可以包括诸如氮化钛(TiN)、氮化钽(TaN)等的导电材料。可以通过任何适当的沉积工艺来形成电容器触点1198，例如，溅射、热蒸发、电子束蒸发、ALD、PVD、和/或其组合。
在一些实施例中，电容器触点1198还可以包括多晶半导体，诸如多晶硅、多晶锗、多晶锗硅和任何其它适当的材料、和/或其组合。在一些实施例中，多晶材料可以与任何其它适合类型的掺质(诸如硼、磷或砷等)掺合。在一些实施例中，电容器触点1198也可以是前述材料的非晶形半导体。多晶和非晶形半导体可以利用p型或n型掺质掺杂。可以通过诸如离子注入、在沉积期间的原位掺杂等的工艺来将掺质掺合到在多晶和非晶形半导体内部。N型掺质可以是硼，以及p型掺质可以是磷或砷。
在一些实施例中，电容器触点1198可以是金属硅化物，包括WSix、CoSix、NiSix或AlSix等。金属硅化物材料的形成可以包括使用上面所述的类似技术来将多晶半导体和金属层沉积在开口994’内部。金属硅化物的形成还可以包括在所沉积的金属层和多晶半导体层上应用热退火工艺。在一些实施例中，例如，可以通过湿化学蚀刻来移除在硅化物形成之后的未反应金属。
在一些实施例中，在沉积电容器触点1198的导电材料之后，可以通过实现平面化工艺(例如CMP或RIE)来使电容器触点1198与包覆层892共面。在图11A中示出了相应的结构。在该示例中，平面化工艺移除在沟槽994外部的、电容器触点1198和电容器电介质层1096的过多的导电材料。
在一些实施例中，平面化工艺移除在沟槽994外部的、电容器触点1198的过多的导电材料，并且在电容器电介质层1096上或内停止。因此，电容器电介质层1096的至少一部分保持在包覆层892上。在该示例中，电容器触点1198可以在包覆层892(未在图11A中示出)的顶部上与电容器电介质层1096共面。
根据本公开内容的一些实施例，图11B示出了在图11A中的3D存储器件1100的区1101的放大横截面视图，以及图11C示出了区1101的相应的自顶向下视图。在图11C中，包覆层892被省略以在自顶向下视图中显示下面的层，并且深阱触点473被示为参照。
在一些实施例中，在电容器触点1198的平面化之后，从第一衬底430的第二侧(背侧)430-2暴露出电容器触点1198和电容器电介质层1096。在该示例中，电容器触点1198覆盖电容器电介质层1096的侧壁，以及电容器电介质层1096覆盖沟槽994的侧壁994s。
如图11B和图11C所示，3D电容器1195形成在3D存储器件1100的区1101中。3D电容器1195包括在由深沟槽隔离1093限定的有源区域903内部的多个垂直电容器1197，其中，DTI 1093将3D电容器1195从3D存储器件1100的其它器件隔离。每个垂直电容器1197包括夹设在电容器触点1198与深阱455之间的电容器电介质层1096，其中，电容器触点1198由电容器电介质层1096环绕，以及电容器电介质层1096由深阱455环绕。
图12A根据本公开内容的一些实施例，示出了3D存储器件1200的横截面视图。3D存储器件1200包括在第一衬底430的第二侧430-2上的电容器触点1198上的第二电容器电极1299。第二电容器电极1299形成与电容器触点1198的电气连接。
在一些实施例中，第二电容器电极1299可以由诸如金属或金属合金的任何适当的导电材料制成，例如，钨(W)、钴(Co)、铜(Cu)、钛(Ti)、钽(Ta)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)、镍、硅化物(WSix、CoSix、NiSix、AlSix等)、或其任意组合。可以通过一种或多种薄膜沉积工艺来沉积导电材料，例如，CVD、PECVD、PVD、ALD、电镀、无电镀、溅射、蒸发、或其任意组合。
在一些实施例中，可以使用例如，光刻和湿/干蚀刻来图案化第二电容电极1299。在一些实施例中，还可以利用大马士革工艺来图案化第二电容器电极1299，其中大马士革工艺可以包括但不限于，沉积绝缘层、图案化绝缘层，沉积金属材料以及执行CMP。
根据本公开内容的一些实施例，图12B示出了在图12A中的3D存储器件1200的区1201的放大横截面视图，以及图12C示出了区1201的相应的自顶向下视图。在图12C中，包覆层892被省略以在自顶向下视图中显示下面的层，并且深阱触点473被示为参照。
在一些实施例中，第二电容器电极1299可以与在由DTI 1093限定的有源区域903内部围绕的所有电容器触点1198连接，提供针对3D电容器1195的公共阴极，而深阱触点473提供针对3D电容器1195的公共阳极。在一些实施例中，第二电容器电极1299可以是阳极，以及深阱触点473可以是3D电容器1195的阴极。
在一些实施例中，3D电容器1195的电容可以是垂直电容器1197的和。因此，增加垂直电容器1197的数量可以增加3D电容器1195的电容。此外，增加垂直电容器1197的电容可以增加3D电容器1195的总电容。例如，增加垂直电容器1197的深度“h”可以增加3D电容器1195的电容。在一些实施例中，增加深阱455的厚度可以允许较深的垂直电容器1197。在一些实施例中，使用具有较高的介电常数的电容器电介质层1096也可以增加垂直电容器1197和3D电容器1195的电容。
在一些实施例中，垂直电容器1197具有正方形横截面，其中宽度d2是在沟槽994(见图9A)形成时确定的。在该示例中，垂直电容器1197的有效器件面积是由4d2·h确定的。为了减小在晶圆(例如第一衬底430)上的面积消耗，垂直电容器1197的结构可以允许按比例缩放宽度d2而不通过增加深度“h”来指定电容。因此，与传统2D电容器比较，垂直电容器1197和3D电容器1195可以为3D存储器件1200提供高密度和高电容。
图13根据一些实施例，示出了用于形成图4-图8、图9A-图9G、图10、图11A-图11C和图12A-图12C中所示的3D存储器件的示例性制造过程1300。应当理解的是，在制造过程1300中所示的操作不是详尽的，以及其它操作也可以在所示操作中的任意操作之前、之后或之间被执行。在一些实施例中，示例性制造过程1300的一些过程步骤可以被省略或包括为了简单起见而未在此处描述的其它过程步骤。在一些实施例中，方法1300的过程步骤可以按不同的顺序来执行和/或改变。
如图13所示，制造过程1300在过程步骤S1310处开始，其中***电路在第一衬底的第一侧上形成。在一些实施例中，***电路的形成包括形成一个或多个***器件和***互连层。***电路的形成还包括在第一衬底的第一侧上形成深阱和深阱触点(或第一电容器电极)。作为示例，***电路可以是图4所示的***电路400，包括***器件450和***互连层462。***电路的制造过程可以类似于***电路400的制造过程。
在一些实施例中，诸如图4中的深阱455的深阱可以在针对***器件的阱注入之前通过离子注入来形成。形成深阱还可以包括活化退火。还可以通过外延和原位掺杂来形成深阱。外延层可以作为空白膜沉积在第一衬底上，或可以沉积在第一衬底上的选定区中，其中氧化硅或氮化硅可以在外延过程期间用作掩模。
在一些实施例中，诸如图4中的深阱触点473的深阱触点(或第一电容器电极)可以在针对***互连层的中段制程和/或后段制程期间形成。深阱触点可以包括一个或多个垂直接触结构和横向导电线。深阱触点的形成可以包括通过蚀刻穿过绝缘层(例如，绝缘层468)来形成沟槽，以及利用导电材料填充沟槽。可以通过常规的光刻和湿/干蚀刻或通过诸如CMP和/或RIE回蚀的平面化工艺来图案化导电材料。深阱触点的形成还可以包括双大马士革工艺，例如，在导电材料的沉积和平面化工艺之前针对垂直接触结构和横向导电线两者蚀刻绝缘层468。
在一些实施例中，可以针对***电路400形成多个***互连VIA。***互连VIA可以是图6中的互连VIA486，并且可以由类似的材料制成。***互连VIA被形成以建立针对***电路的电气连接。用于***互连VIA的制造工艺包括光刻、使用湿/干蚀刻的沟槽形成、将导电材料布置并填充在沟槽内部、通过使用诸如CMP的平面化工艺来移除在沟槽外部的多余材料。
在一些实施例中，键合层可以布置在***电路上。键合层可以是图6中的键合层690，并且可以使用类似的技术来制造。
在过程步骤S1320处，在第二衬底上形成3D存储器阵列。在一些实施例中，3D存储器阵列可以是图5中的3D存储器阵列500。3D存储器阵列可以包括多个存储单元和阵列互连层，例如，存储单元340和阵列互连层562。在一些实施例中，3D存储器阵列是3D NAND闪存，并且可以至少包括存储器串(例如存储器串212)和阶梯结构。
在一些实施例中，3D存储器阵列500的制造可以包括形成具有第一电介质层576和不同于第一电介质层576的第二电介质层(未在附图中示出)的多个电介质层对(在本文也被称为“电介质交替堆叠”)。在一些实施例中，第一电介质层可以是氧化硅，以及第二电介质层可以是氮化硅。可以通过一种或多种薄膜沉积工艺来形成电介质交替堆叠，诸如CVD、PVD、ALD、溅射、或其任意组合。
在一些实施例中，3D存储器阵列500的制造还可以包括通过使用多个蚀刻-修剪工艺来在电介质交替堆叠的端部处形成阶梯结构。
在一些实施例中，3D存储器阵列500的制造还可以包括移除第二电介质，以及用导体层574代替以形成导体/电介质交替堆叠578。可以通过对第一电介质层576选择性地湿蚀刻第二电介质层并且利用导体层574填充结构来执行将第二电介质层替代为导体层574。导体层574包括多晶硅、W、Co、Ti、TiN、Ta、TaN、Al、Ni、硅化物等，并且可以通过CVD、ALD等来填充。
在一些实施例中，3D存储器阵列500的制造还可以包括形成穿透导体/电介质交替堆叠578的多个存储器串212。在一些实施例中，形成存储器串212的制造过程可以包括形成垂直地延伸穿过导体/电介质交替堆叠578的沟道层338。在一些实施例中，沟道层338可以是通过使用诸如CVD、ALD等的薄膜沉积工艺形成的非晶形硅层或多晶硅层。
在一些实施例中，形成存储器串212的制造过程还可以包括在沟道层338与在导体/电介质层交替堆叠578中的多个导体/电介质层对之间形成存储膜337。存储膜337可以是复合电介质层，诸如多个电介质层(诸如阻挡层、存储层和隧穿层)的组合。
阻挡层可以用于阻止电子电荷的流出。在一些实施例中，阻挡层可以是氧化硅层或氧化硅/氮氧化硅/氧化硅(SiO2-SiON-SiO2)多层堆叠的组合。在一些实施例中，阻挡层包括高介电常数(高k)电介质(例如，氧化铝)。在一个示例中，阻挡层包括在氮化硅沉积工艺之后通过现场水汽生成(ISSG)氧化而形成的氧化硅层。
存储层可用于存储电子电荷。在存储层中的电荷的存储和/或移除可能影响接通/断开状态和/或半导体沟道的传导性。存储层可以包括多晶体硅(多晶硅)或氮化硅。存储层可以包括材料的一个或多个膜，所述材料包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合、或其任意组合。在一些实施例中，存储层可以包括通过使用一种或多种沉积工艺形成的氮化物层。
隧穿层可以用于使电子电荷(电子或空穴)隧穿。隧穿层可以是电介质材料，诸如氧化硅、氮化硅、氮氧化硅、或其任意组合。在一些实施例中，隧穿层可以是通过使用沉积工艺形成的氧化物层。
在一些实施例中，3D存储器阵列500的制造还可以包括在存储器串212的端部处形成外延层580。在一些实施例中，外延层580可以形成在第二衬底中，并且作为外延插塞580对应于每个存储器串212。外延层580可以被注入到期望掺杂水平。
在一些实施例中，3D存储器阵列500的制造还可以包括形成多个字线触点。如图5所示，每个字线接触结构214可以垂直地延伸以形成与阶梯结构的相应导体层574的电接触，其中每个导体层574可以单独地控制存储器串212的存储单元。在一些实施例中，形成字线接触结构214的制造过程包括使用干/湿蚀刻工艺来形成穿过绝缘层568的垂直开口，接着是利用导电材料(诸如W、Co、Cu、Al、掺杂多晶硅、硅化物、或其任意组合)来填充开口。可以通过ALD、CVD、PVD、电镀、溅射、或其任意组合来布置导电材料。
在一些实施例中，3D存储器阵列500的制造还可以包括形成阵列互连层562，其可以电气地连接存储器串与字线和位线。如图5所示，在一些实施例中，阵列互连层562可以包括在绝缘层568中的一个或多个接触结构564和导电线566。在一些实施例中，形成阵列互连层562的制造过程包括形成绝缘层568，接着是形成与绝缘层568中的存储器串212相接触的多个位线触点584。绝缘层568可以包括一层或多层的电介质材料，诸如氧化硅、氮化硅、氮氧化硅、或其任意组合。可以通过一种或多种薄膜沉积工艺来沉积绝缘层568，诸如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂、或其任意组合。位线触点584可以通过以下操作形成：在绝缘层568中形成开口，接着是利用导电材料来填充开口，诸如W、Co、Cu、Al、Ti、TiN、Ta、TaN、掺杂硅、硅化物、或其任意组合，这些导电材料可以通过CVD、PVD、溅射、蒸发、电镀、或其任意组合来沉积。
在一些实施例中，形成阵列互连层562的制造过程还包括在绝缘层568中形成一个或多个导电线566和一个或多个接触结构564。导体层和接触层可以包括导体材料，诸如W、Co、Cu、Al、Ti、Ta、TiN、TaN、掺杂硅、硅化物、或其任意组合。可以通过任何适当的已知BEOL方法来形成导体层和接触层。
在一些实施例中，可以在3D存储器阵列上形成其它结构，例如，键合层、多个互连VIA和衬底触点，上述各项在图5和图6中被示为键合层690、互连VIA 586和衬底触点572。
在一些实施例中，在完成阵列互连层562之后，键合层690可以被布置在3D存储器阵列500上。键合层690可以包括电介质材料，诸如氧化硅、氮化硅、氮氧化硅、或其任意组合。键合层690还可以包括粘附材料，例如，环氧树脂、聚酰亚胺、干膜、光敏聚合物等。键合层690可以通过一种或多种薄膜沉积工艺来形成，诸如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂、或其任意组合。
在一些实施例中，可以在与3D存储器阵列500上的导电线566和/或接触结构564中的一者或多者电气地连接的阵列互连层562上形成互连VIA586。互连VIA 586的制造过程可以类似于互连VIA 486。
在过程步骤S1330处，***电路可以被键合到3D存储器阵列以形成3D存储器件，其中，3D存储器件可以是图6中的3D存储器件600。
在一些实施例中，***电路400和3D存储器阵列500可以以管芯级(例如，管芯到管芯、或芯片到芯片)或晶圆级(例如，晶圆到晶圆、或芯片到芯片)被键合到一起，这取决于产品设计和制造策略。以晶圆级进行的键合可以提供高吞吐量，其中在具有***电路400的第一衬底上的所有管芯/芯片可以同时与具有3D存储器阵列500的第二衬底连接。单独的3D存储器件600可以在晶圆键合之后被切成小方块。另一方面，以管芯级进行的键合可以在切成小方块和管芯测试之后执行，其中***电路400和3D存储器阵列500的功能管芯可以首先被选择并且随后被键合以形成3D存储器件600，实现3D存储器件600的较高产量。
在一些实施例中，3D存储器阵列500可以上下颠倒地翻转，并且位于***电路之上(反之亦然)。3D存储器阵列500的阵列互连层562可以与***电路400的***互连层462对齐。
在一些实施例中，通过将3D存储器阵列500的互连VIA 586与***电路400的相应互连VIA 486对齐来执行阵列互连层562与***互连层462的对齐。作为结果，相应的互连VIA可以在键合界面688处被连接，以及3D存储器阵列500可以与***电路400电气地连接。
在一些实施例中，可以通过混合键合来连接***电路400和3D存储器阵列500。混合键合，特别是金属/电介质混合键合，可以是直接键合技术(例如，在表面之间形成键合而不使用诸如焊料或键合剂的中间层)，这同时获得金属-金属键合和电介质-电介质键合。如图6所示，3D存储器阵列500可以与***电路400连接，从而形成键合界面688。
在一些实施例中，可以在混合键合之前在***电路400和/或3D存储器阵列500上形成键合层。在键合界面688处，除了金属到金属键合以外，键合还可以发生在氮化硅到氮化硅、氧化硅到氧化硅或氮化硅到氧化硅之间。在一些实施例中，键合层还可以包括用以增强键合强度的粘附材料，例如，环氧树脂、聚酰亚胺、干膜等。
在一些实施例中，处理工艺可以用于增强在键合界面688处的键合强度。处理工艺可以准备阵列互连层562和***互连层462的表面，使得绝缘层568/468的表面形成化学键。处理工艺可以包括例如，等离子体处理(例如利用包含等离子体的F、Cl或H)或化学工艺(例如甲酸)。在一些实施例中，处理工艺可以包括可以在从大约250℃到大约600℃的温度下在真空或惰性环境(例如利用氮气或氩气)中执行的热工艺。热工艺可以引起在互连VIA 586与486之间的金属互扩散。作为结果，在互连VIA的相应对中的金属材料可以在键合过程之后与彼此相互混合或形成合金。
在过程步骤S1340处，在键合之后可以薄化第一衬底。薄化工艺可以是从第一衬底的第二侧(或背侧)执行的，其中第一衬底的第二侧与第一侧相对，远离***器件。在薄化之后，可以从第一衬底的第二侧暴露深阱。
在一些实施例中，在薄化工艺之前可以将操作晶圆(例如，玻璃、塑料或硅)附着到第二衬底。在一些实施例中，衬底薄化工艺可以包括研磨、干蚀刻、湿蚀刻和化学气相抛光(CMP)中的一者或多者。
在薄化第一衬底之后，包覆层可以沉积在第一衬底的第二侧上。包覆层可以是图8中的包覆层892，并且可以使用类似的过程由类似的材料制成。
在过程步骤S1350处，在深阱内部形成多个沟槽(例如，图9A中的沟槽994)。可以通过图案化包覆层和深阱来形成沟槽。图案化工艺可以包括光刻和湿/干蚀刻。可以从第一衬底的第二侧执行图案化工艺。在一些实施例中，沟槽穿透深阱455或第一衬底430。在一些实施例中，沟槽延伸到深阱455的一部分内。
在一些实施例中，穿硅沟槽(TST)(例如，图9A中的TST 995)可以与沟槽994同时形成。在一些实施例中，TST 995可以具有比沟槽994更窄的宽度。
在过程步骤S1360处，电容器电介质层被布置在沟槽994和TST 995的侧壁上。电容器电介质层可以是图10中的电容器电介质层1096，并且可使用类似的过程由类似的材料制成。
在一些实施例中，可以在TST 995中沉积电容器电介质层1096之后形成深阱隔离(例如，深阱隔离1093)，如图10所示。在该示例中，电容器电介质层1096完全填满TST 995，同时在沟槽994中留下开口。
在过程步骤S1370处，在沟槽994内部的电容器电介质层1096的侧壁上形成电容器触点。电容器触点可以是图11A中的电容器触点1198，并且可以使用类似的过程由类似的材料制成。
在过程步骤S1380处，在电容器触点的顶部上形成第二电容器电极(例如，图12中的第二电容器电极1299)，形成与电容器触点1198的电气连接。
在一些实施例中，可以在沟槽994的形成之前形成深沟槽隔离。在该示例中，可以首先在第一衬底中形成TST 995，接着是将绝缘材料沉积在TST 995内部。绝缘材料可以是任何适当的绝缘体，例如，氧化硅、氮化硅、氮氧化硅、TEOS、旋制玻璃等。在图案化沟槽994之前，可以使用可选的平面化工艺，例如，化学机械抛光。该过程可以随后以沟槽994的形成重新开始。在该示例中，TST 995和沟槽994可以具有不同的深度，并且TST995可以利用不同于电容器电介质层1096的绝缘材料来填充。
本公开内容描述了用于存储器件的三维(3D)电容器的实施例和制造其的方法。
在一些实施例中，用于形成用于存储器件的3D电容器的方法包括在第一衬底的第一侧上形成***电路，所述***电路包括多个***器件、第一互连层、深阱和第一电容器电极，其中，第一电容器电极是与深阱电气地连接的。所述方法还包括在第二衬底上形成包括多个存储单元和第二互连层的存储器阵列。所述方法还包括将***电路的第一互连层与存储器阵列的第二互连层键合，使得***电路的至少一个***器件与存储器阵列的至少一个存储单元电气地连接。所述方法还包括在第一衬底的第二侧上形成在深阱内部的一个或多个沟槽，其中，第一侧和第二侧是第一衬底的相对侧。所述方法还包括将电容器电介质层布置在一个或多个沟槽的侧壁上，以及在一个或多个沟槽内部的电容器电介质层的侧壁上形成电容器触点。
在一些实施例中，用于存储器件的3D电容器包括形成在第一衬底的第二侧上的深阱，其中，与第一衬底的第二侧相对的第一侧包括多个***器件和第一互连层。3D电容器还包括与深阱电气地连接的第一电容器电极。3D电容器还包括在深阱内部的一个或多个沟槽，和在一个或多个沟槽的侧壁上的电容器电介质层。3D电容器还包括在一个或多个沟槽内部的电容器电介质层的侧壁上的电容器触点，和布置在电容器触点上的第二电容器电极。
特定实施例的前述描述将如此充分地揭露本公开内容的一般性质，其他人可以在没有过度的实验且不偏离本公开内容的一般概念情况下，通过应用本领域技术内的知识容易地修改和/或适应这样的特定实施例以用于各种应用。因此，基于本文给出的本公开内容和指导，这样的适应和修改旨在在所公开的实施例的等效物的含义和范围内。要理解的是，本文的短语或术语是出于描述而非限制的目的，使得本说明书的术语或短语要由本领域技术人员按照本公开内容和指导来解释。
上文已经借助于说明特定功能及其关系的实现方式的功能构建块描述了本公开内容的实施例。本文为了便于描述，这些功能构建块的边界已经被任意限定。可以限定替代的边界，只要特定功能及其关系被适当地执行。
发明内容和摘要章节可以阐述如发明人所设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应受到上述示例性实施例中的任一个示例性实施例的限制，但是仅应当根据下文权利要求及其等效物来进行限定。

Claims (20)

1.一种用于形成用于存储器件的3D电容器的方法，包括：
在第一衬底的第一侧上形成***电路，所述***电路包括多个***器件、第一互连层、深阱和第一电容器电极，其中，所述第一电容器电极是与所述深阱电气地连接的；
在第二衬底上形成包括多个存储单元和第二互连层的存储器阵列；
将所述***电路的所述第一互连层与所述存储器阵列的所述第二互连层键合，使得所述***电路的至少一个***器件是与所述存储器阵列的至少一个存储单元电气地连接的；
在所述第一衬底的第二侧上形成在所述深阱内部的一个或多个沟槽，其中，所述第一侧和所述第二侧是所述第一衬底的相对侧；
将电容器电介质层布置在所述一个或多个沟槽的侧壁上；以及
在所述一个或多个沟槽内部的所述电容器电介质层的侧壁上形成电容器触点。
2.根据权利要求1所述的方法，还包括：
在键合所述第一互连层和所述第二互连层之后，从所述第二侧薄化所述第一衬底。
3.根据权利要求2所述的方法，其中，薄化所述第一衬底包括：
在所述第一衬底的所述第二侧上暴露所述深阱。
4.根据权利要求1所述的方法，还包括：
在形成一个或多个沟槽之前，将包覆层布置在所述第一衬底的所述第二侧上。
5.根据权利要求1所述的方法，还包括：
形成深沟槽隔离以限定用于所述三维电容器的有源区域。
6.根据权利要求5所述的方法，其中，形成所述深沟槽隔离包括：
形成穿透所述第一衬底并且暴露所述第一互连层的一部分的穿硅沟槽；以及
将绝缘材料布置在所述穿硅沟槽内部。
7.根据权利要求5所述的方法，其中，形成所述深沟槽隔离包括：
在形成所述一个或多个沟槽之前，形成穿透所述第一衬底并且暴露所述第一互连层的一部分的穿硅沟槽，其中，所述穿硅沟槽的宽度的一半小于所述电容器电介质层的厚度。
8.根据权利要求1所述的方法，其中，形成电容器触点包括：
将导电材料布置在所述一个或多个沟槽内部的所述电容器电介质层的所述侧壁上；以及
移除在所述一个或多个沟槽外部的所述导电材料。
9.根据权利要求8所述的方法，其中，移除在所述一个或多个沟槽外部的所述导电材料包括化学机械抛光。
10.根据权利要求1所述的方法，还包括：
在所述第一衬底的所述第二侧上在所述电容器触点上形成第二电容器电极。
11.根据权利要求1所述的方法，其中，所述将所述***电路的所述第一互连层与所述存储器阵列的所述第二互连层键合包括在键合界面处的电介质到电介质键合和金属到金属键合。
12.一种用于存储器件的3D电容器，包括：
深阱，其形成在第一衬底的第二侧上，其中，所述第一衬底的与所述第二侧相对的第一侧包括多个***器件和第一互连层；
第一电容器电极，其与所述深阱电气地连接；
一个或多个沟槽，其在所述深阱内部；
电容器电介质层，其在所述一个或多个沟槽的侧壁上；
电容器触点，其在所述一个或多个沟槽内部的所述电容器电介质层的侧壁上；以及
第二电容器电极，其布置在所述电容器触点上。
13.根据权利要求12所述的三维电容器，其中，将在所述第一衬底的所述第一侧上的所述第一互连层与在第二衬底上的存储器阵列的第二互连层键合，使得在所述第一衬底上的至少一个***器件是与所述存储器阵列的至少一个存储单元电气地连接的。
14.根据权利要求12所述的三维电容器，还包括深沟槽隔离，其中，所述深沟槽隔离穿透所述第一衬底并且限定用于所述三维电容器的有源区域。
15.根据权利要求14所述的三维电容器，其中，所述深沟槽隔离被填充有绝缘材料，诸如氧化硅、氮化硅或氮氧化硅。
16.根据权利要求12所述的三维电容器，其中，所述电容器电介质层包括氧化硅、氮化硅或氮氧化硅。
17.根据权利要求12所述的三维电容器，其中，所述电容器电介质层是高k电介质材料，包括：氧化铪、氧化锆、氧化铝、氧化钽、氧化镁、氧化镧、或其中两项或更多项的组合。
18.根据权利要求12所述的三维电容器，其中，所述一个或多个沟槽穿透所述深阱并且延伸到所述第一互连层内。
19.根据权利要求12所述的三维电容器，其中，所述一个或多个沟槽穿透在所述第一衬底上的所述深阱的一部分。
20.根据权利要求12所述的三维电容器，其中，在所述一个或多个沟槽内部的所述电容器电介质层的所述侧壁上的所述电容器触点包括钨、铜、铝、钛、镍、钴、氮化钛、氮化钽、或其中两项或更多项的组合。
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