KR102611004B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR102611004B1
KR102611004B1 KR1020190092749A KR20190092749A KR102611004B1 KR 102611004 B1 KR102611004 B1 KR 102611004B1 KR 1020190092749 A KR1020190092749 A KR 1020190092749A KR 20190092749 A KR20190092749 A KR 20190092749A KR 102611004 B1 KR102611004 B1 KR 102611004B1
Authority
KR
South Korea
Prior art keywords
electrode structure
memory device
semiconductor memory
mask pattern
hard mask
Prior art date
Application number
KR1020190092749A
Other languages
English (en)
Other versions
KR20210014539A (ko
Inventor
오성래
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190092749A priority Critical patent/KR102611004B1/ko
Priority to US16/723,711 priority patent/US10937804B2/en
Priority to CN202010021500.9A priority patent/CN112310087B/zh
Priority to US17/162,333 priority patent/US11538831B2/en
Publication of KR20210014539A publication Critical patent/KR20210014539A/ko
Application granted granted Critical
Publication of KR102611004B1 publication Critical patent/KR102611004B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는, 제1 방향을 따라서 셀 영역 및 연결 영역이 정의된 소스 플레이트 상에 교대로 적층된 복수의 전극막들 및 층간절연막들을 포함하는 전극 구조체; 상기 셀 영역에서 상기 전극 구조체를 관통하는 수직 채널; 상기 연결 영역에서 상기 전극 구조체 상에 배치되며 복수의 개구홀들을 갖는 하드마스크 패턴; 상기 개구홀들 하부의 상기 전극 구조체에 마련되며 상기 전극막들의 패드 영역들을 노출하는 복수의 컨택홀들;및 상기 연결 영역에서 상기 하드마스크 패턴을 상기 전극 구조체보다 작은 단위로 분리하는 슬릿;을 포함할 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로 3차원 구조의 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도가 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴 미세화를 위해서는 초고가의 장비들이 필요하므로 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위한 대안으로 3차원적으로 배열된 메모리 셀들을 구비하는 3차원 구조의 반도체 메모리 장치가 제안되었다
본 발명의 실시예들은 수율 향상에 기여할 수 있는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제1 방향을 따라서 셀 영역 및 연결 영역이 정의된 소스 플레이트 상에 교대로 적층된 복수의 전극막들 및 층간절연막들을 포함하는 전극 구조체; 상기 셀 영역에서 상기 전극 구조체를 관통하는 수직 채널; 상기 연결 영역에서 상기 전극 구조체 상에 배치되며 복수의 개구홀들을 갖는 하드마스크 패턴; 상기 개구홀들 하부의 상기 전극 구조체에 마련되며 상기 전극막들의 패드 영역들을 노출하는 복수의 컨택홀들;및 상기 연결 영역에서 상기 하드마스크 패턴을 상기 전극 구조체보다 작은 단위로 분리하는 슬릿;을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제1 방향을 따라서 셀 영역 및 연결 영역이 정의된 기판 상에 배치된 로직 구조체; 상기 로직 구조체 상에 배치된 소스 플레이트 상에 교대로 적층된 복수의 전극막들 및 층간절연막들을 포함하는 전극 구조체; 상기 셀 영역에서 상기 전극 구조체를 관통하는 수직 채널; 상기 연결 영역에서 상기 전극 구조체 상에 배치되며 복수의 개구홀들을 갖는 하드마스크 패턴; 상기 개구홀들 하부의 상기 전극 구조체에 마련되며 상기 전극막들의 패드 영역들을 노출하는 복수의 컨택홀들; 및 상기 하드마스크 패턴과 상기 기판 간을 연결하는 방전 경로;를 포함할 수 있다.
본 발명의 실시예들에 의하면, 제작 과정에서 하드마스크 패턴에 충전되는 전하를 줄이거나 방전시킬 수 있다. 따라서, 하드마스크 패턴에 충전된 전하에 의해서 유발되는 공정 불량을 억제시키어 수율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 도 1에 도시된 메모리 블록들의 하나의 등가 회로도이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 나타낸 평면도들이다.
도 5 및 도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치를 도시한 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도이다.
도 10a 내지 도 14a는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 제조 단계별로 도시한 평면도들이다.
도 10b 내지 도 14b는 도 10a 내지 도 14a의 A-A' 라인에 따른 단면도들이다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 16은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(X-DEC, 121), 페이지 버퍼 회로(122) 및 주변 회로(PERI Circuit, 123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다. 메모리 셀은 휘발성 메모리 셀일 수도 있고, 비휘발성 메모리 셀일 수도 있다. 이하에서는 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
메모리 셀 어레이(110)는 로우 라인들(RL)을 통해서 로우 디코더(121)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인(Drain Select Line), 복수의 워드 라인들(Word Line) 및 적어도 하나의 소스 선택 라인(Source Select Line)을 포함할 수 있다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 연결될 수 있다.
로우 디코더(121)는 주변 회로(123)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다.
페이지 버퍼 회로(122)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(122)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인들을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(122)는 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판 또는/및 소스 플레이트의 상부면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판 또는/및 소스 플레이트의 상부면으로부터 수직하게 돌출되는 방향을 제3 방향(TD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 워드 라인들의 신장 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 제3 방향(TD)은 제 1 방향(FD) 및 제 2 방향(SD)과 수직한 방향에 해당할 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'은 제3 방향(TD)과 실질적으로 동일한 의미로 사용할 것이다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 2는 도 1에 도시된 메모리 블록들(BLK)의 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 비트 라인들(BL) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
셀 스트링들(CSTR) 각각은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라서 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제3 방향(TD)을 따라서 배치될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트들에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트들에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트들에 연결될 수 있다. 하나의 워드 라인(WL)에 공통으로 연결되는 메모리 셀들(MC)은 하나의 페이지(page)를 구성할 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 나타낸 평면도들이다.
도 3을 참조하면, 반도체 메모리 장치는 셀 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 셀 영역(CAR)은 제1 방향(FD)을 따라서 배치되는 제1 셀 영역(CAR1) 및 제2 셀 영역(CAR2)을 포함할 수 있다. 연결 영역(CNR)은 제1 셀 영역(CAR1)과 제2 셀 영역(CAR2) 사이에 배치될 수 있다. 제1 셀 영역(CAR1), 연결 영역(CNR) 및 제2 셀 영역(CAR)이 제1 방향(FD)을 따라서 순차적으로 배치될 수 있다.
제1 셀 영역(CAR1), 연결 영역(CNR) 및 제2 셀 영역(CAR2) 상에 전극 구조체들(ES)이 배치될 수 있다. 전극 구조체들(ES)은 분리 패턴들(ISP)에 의해 서로 분리될 수 있다. 분리 패턴들(ISP)은 제1 방향(FD)으로 연장되고 제2 방향(SD)을 따라서 배치될 수 있다. 분리 패턴(ISP)은 제1 방향(FD)으로 연장되는 도전막 패턴(CSL)을 포함할 수 있다. 도전막 패턴(CSL)과 전극 구조체(ES) 사이에는 이들을 절연 분리하는 측벽 절연막(SP1)이 배치될 수 있다. 도시하지 않았지만, 도전막 패턴(CSL)의 하단부는 소스 플레이트(미도시)에 연결될 수 있다. 도전막 패턴(CSL)은 공통 소스 라인을 구성할 수 있다.
전극 구조체들(ES) 각각은 서로 인접한 한 쌍의 분리 패턴들(ISP) 사이에 배치될 수 있다. 전극 구조체들(ES)은 제1 방향(FD)으로 연장되고, 제2 방향(SD)을 따라서 배치될 수 있다.
제1,제2 셀 영역(CAR1,CAR2)에서 전극 구조체들(ES)을 관통하는 수직 채널들(CH)이 마련될 수 있다. 하나의 전극 구조체(ES) 및 이를 관통하는 수직 채널들(CH)은 하나의 메모리 블록(도 1의 BLK)을 구성할 수 있다. 전극 구조체(ES)가 제2 방향(SD)을 따라서 반복적으로 배치됨으로써 도 1에 도시된 메모리 셀 어레이(110)가 구성될 수 있다.
연결 영역(CNR)에서 전극 구조체들(ES) 상에 하드마스크 패턴(HM)이 배치될 수 있다. 하드마스크 패턴(HM)은 제1,제2 셀 영역(CAR1,CAR2)의 전극 구조체들(ES)을 노출할 수 있다. 하드마스크 패턴(HM)은 분리 패턴들(ISP)에 의해 분리될 수 있다. 하드마스크 패턴(HM)은 전극 구조체들(ES)에 컨택홀들(H)을 형성하기 위한 식각 공정에서 식각 마스크 사용되는 것으로, 금속으로 구성될 수 있다.
하드마스크 패턴(HM)에 복수의 개구홀들(OP)이 마련될 수 있다. 개구홀들(OP) 하부의 전극 구조체들(ES)에 컨택홀들(H)이 마련될 수 있다. 컨택홀들(H)은 하드마스크 패턴(HM)을 식각 마스크로 이용하여 생성될 수 있다. 평면적인 관점에서, 컨택홀들(H)은 하드마스크 패턴(HM)의 개구홀들(OP)와 실질적으로 동일한 형태를 가질 수 있다.
연결 영역(CNR)에서 하드마스크 패턴(HM)에 슬릿(SLT)이 마련되어, 하드마스크 패턴(HM)을 전극 구조체(ES)보다 작은 단위로 분리할 수 있다. 슬릿(SLT)에 의해서 하드마스크 패턴(HM)은 복수의 세그먼트들(SEG)로 분리될 수 있다. 슬릿(SLT)은 인접한 한 쌍의 분리 패턴들(ISP) 사이에서 제2 방향(SD)으로 신장되는 라인 형태를 가질 수 있다. 세그먼트들(SEG)은 제1 방향(FD)을 따라서 배치될 수 있다. 세그먼트들(SEG) 각각의 제1 방향(FD) 길이는 연결 영역(CNR)에서 전극 구조체(ES)의 제1 방향(FD) 길이보다 작다. 세그먼트들(SEG) 각각의 제2 방향(SD) 폭은 전극 구조체(ES)의 제2 방향(SD) 폭과 실질적으로 동일 할 수 있다.
컨택홀들(H)은 플라즈마 식각 공정, 예컨대 RIE 공정(Reactive Ion Etching porcess)을 통해서 생성될 수 있다. 컨택홀들(H) 형성 공정 단계에 프로세스 챔버에 도입되는 식각 가스가 고주파 전원에 의해 플라즈마화되고, 플라즈마화된 식각 가스의 포지티브(+) 전하가 피식각물과 충돌하여 피식각물이 에칭(etching)될 수 있다. 플라즈마 식각 공정이 진행되는 동안에 포지티브 전하가 하드마스크 패턴(HM)에 충전(charge)될 수 있다. 하드마스크 패턴(HM)에 충전된 포지티브 전하는 후속 플라즈마 식각 공정에서 식각 가스의 흐름을 방해하여 식각 불량을 유발할 수 있다.
본 실시예에 의하면, 연결 영역(CNR)에서 하드마스크 패턴(HM)이 슬릿(SLT)에 의해서 전극 구조체(ES)보다 작은 단위로 분리되므로, 하드마스크 패턴(HM)을 전극 구조체(ES)와 동일하게 대면적으로 구성하는 경우에 비해서, 하드마스크 패턴(HM)에 충전되는 포지티브 전하의 양을 줄일 수 있다. 이에 따라, 후속 플라즈마 식각 공정에서 하드마스크 패턴(HM)에 충전된 포지티브 전하로 인해 유발될 수 있는 식각 불량을 줄일 수 있다.
도 4를 참조하면, 연결 영역(CNR)에서 하드마스크 패턴(HM)에 컨택 플러그(CNT)가 연결되어 방전 경로(discharge path)를 구성할 수 있다. 하드마스크 패턴(HM)에 충전된 포지티브 전하는 컨택 플러그(CNT)를 통해서 방전될 수 있다.
컨택 플러그(CNT)는 하드마스크 패턴(HM)의 세그먼트들(SEG) 마다 제공될 수 있다. 비록, 본 실시예는 세그먼트들(SEG) 각각에 컨택 플러그(CNT)가 하나씩 제공되는 경우를 나타내나, 이에 한정되는 것은 아니다. 세그먼트들(SEG) 각각에 복수의 컨택 플러그들(CNT)이 제공될 수도 있다.
이하, 도 5 내지 도 6을 더 참조하여 본 발명에 따른 반도체 메모리 장치를 보다 구체적으로 설명할 것이다. 설명의 간소화를 위하여, 도 3 및 도 4를 참조로 하여 설명된 구성과 동일한 구성에 대한 중복된 설명은 생략할 것이다.
도 5 및 도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치를 도시한 단면도들이다.
도 5를 참조하면, 반도체 메모리 장치는 PUC(Peri Under Cell) 구조를 가질 수 있다. 로직 구조체(P)가 메모리 구조체(C) 하부에 배치될 수 있다. 메모리 구조체(C)는 소스 플레이트(10) 상에 배치될 수 있다. 로직 구조체(P)는 기판(11) 상에 배치될 수 있다.
기판(11)은 예를 들어 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 기판(11)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 다른 예로, 기판(11)은 절연 물질로 이루어질 수 있으며, 기판(11)은 단일막 또는 복수개의 박막들을 포함할 수 있다. 예를 들어, 기판(11)은 실리콘 산화막, 실리콘 질화막 또는 저유전막 등일 수 있다.
소스 플레이트(10)는 폴리실리콘으로 구성될 수 있다. 단결정 실리콘을 이용할 수 있는 기판(11)과 달리, 소스 플레이트(10)는 로직 구조체(P) 상에 형성되므로 폴리실리콘으로 구성될 수 있다.
메모리 구조체(C)는 전극 구조체(ES), 수직 채널(CH) 및 하드마스크 패턴(HM)을 포함할 수 있다. 전극 구조체(ES)는 제3 방향(TD)을 따라서 서로 이격하여 배치되는 복수의 전극막들(20)을 포함할 수 있다. 전극막들(20)은 도전 물질을 포함할 수 있다, 예를 들어, 전극막들(20)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 전극막들(20) 각각의 상부 및 하부에는 층간절연막(22)이 배치될 수 있다. 층간절연막(22)은 실리콘 산화물을 포함할 수 있다. 전극 구조체(ES)는 번갈아 적층된 전극막들(20) 및 층간절연막들(22)을 포함할 수 있다.
전극막들(20)은 도 1을 참조로 하여 설명된 로우 라인들(RL)을 구성할 수 있다. 전극막들(20) 중 최하부로부터 적어도 하나의 층은 소스 선택 라인을 구성할 수 있고, 최상부로부터 적어도 하나의 층은 드레인 선택 라인을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극막들(20)은 워드 라인들을 구성할 수 있다.
수직 채널들(CH)은 셀 영역(CAR)에서 전극막들(20) 및 층간절연막들(22)을 관통할 수 있다. 수직 채널들(CH)의 하단부는 소스 플레이트(10)에 연결될 수 있다. 수직 채널들(CH) 각각은 채널층(30) 및 게이트절연층(32)을 포함할 수 있다.
채널층(30)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 채널층(30)은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 현상을 가질 수 있다. 채널층(30)은 중심 영역이 오픈된 튜브 형상을 가질 수 있다. 이러한 경우, 채널층(30)의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다. 게이트절연층(32)은 채널층(30)의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트절연층(32)은 도시하지 않았지만 채널층(30)의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등의 단일막 또는 적층막을 포함할 수 있다. 일부 실시예에서, 게이트절연층(32)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 전극막들(20)이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들, 메모리 셀들, 드레인 선택 트랜지스터들이 구성될 수 있다.
하드마스크 패턴(HM)은 연결 영역(CNR)에서 전극 구조체들(ES) 상에 배치될 수 있다. 하드마스크 패턴(HM)에는 도 3 내지 도 4를 참조로 하여 설명된 개구홀들(OP) 및 슬릿(SLT)이 마련될 수 있다. 전극 구조체(ES)에는 도 3 내지 도 4를 참조로 하여 설명된 컨택홀들(H)이 마련될 수 있다.
컨택홀들(H)은 서로 다른 깊이를 가질 수 있다. 소스 플레이트(10)로부터 컨택홀들(H)의 바닥면에 이르는 거리는 서로 상이할 수 있다. 전극 구조체들(ES)의 전극막들(20) 각각은 컨택홀들(H)의 적어도 하나에 의해 노출되는 패드 영역(LP)을 가질 수 있다.
로직 구조체(P)는 로직 회로(40), 하부 절연막(50) 및 하부 배선들(60)을 포함할 수 있다. 로직 회로(40)는 소자분리막(11A)에 의해 정의된 기판(11)의 활성 영역 상에 마련된 트랜지스터들(TR)을 포함할 수 있다. 도시하지 않았지만, 로직 회로(40)는 캐패시터, 인덕터 등을 더 포함할 수 있다. 로직 회로(40)는 도 1의 로우 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123)를 구성할 수 있다.
하부 절연막(50)은 기판(11) 상에 배치되어 로직 회로(40)를 덮을 수 있다. 하부 절연막(50)은 실리콘 산화물, 예를 들어 HDP(High Density Plasma) 산화물 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화물을 포함할 수 있다.
하부 배선들(60)은 하부 절연막(50) 내부에 배치될 수 있다. 하부 배선들(60)은 수직적으로 서로 다른 위치에 있는 복수의 하부 배선층들에 배치될 수 있다. 하부 절연막(50)에 컨택들(62)이 형성되어 로직 회로(40)와 하부 배선들(60) 사이, 기판(11)과 하부 배선들(60) 사이, 그리고 서로 다른 배선층에 배치된 하부 배선들(60) 사이를 연결할 수 있다. 비록, 본 실시에에서는 반도체 메모리 장치가 3개의 하부 배선층을 포함하는 경우를 나타내나, 본 발명은 이에 한정되는 것은 아니다. 하부 배선층은 하나 또는 두 개 이상 제공될 수 있다.
하드마스크 패턴(HM) 하부에 전극 구조체(ES) 및 소스 플레이트(10)를 관통하는 컨택 플러그(CNT)가 마련되어 하드마스크 패턴(HM)과 로직 구조체(P)의 하부 배선(60) 사이를 연결할 수 있다. 컨택 플러그(CNT)는 하드마스크 패턴(HM)을 관통하지 않을 수 있으며, 하드마스크 패턴(HM)의 하부면에 연결될 수 있다. 컨택 플러그(CNT)는 로직 구조체(P)의 하부 배선들(60) 및 컨택들(62)을 통해서 기판(11)에 연결될 수 있다. 이로써, 하드마스크 패턴(HM)에 충전된 전하를 기판(11)으로 빼내기 위한 방전 경로(DP)가 구성될 수 있다.
컨택 플러그(CNT)의 외벽에는 측벽 절연막(SP2)이 형성되어 컨택 플러그(CNT)와 전극 구조체(ES)의 전극막들(20) 사이, 그리고 컨택 플러그(CNT)와 소스 플레이트(10) 사이를 전기적으로 분리할 수 있다. 측벽 절연막(SP2)은 실리콘 산화물로 구성될 수 있다.
도 5 및 6을 참조하면, 개구홀들(OP) 및 이들 하부의 컨택홀들(H)에 컨택들(70)이 마련될 수 있다. 컨택들(70)의 하단부는 전극막들(20)의 패드 영역들(LP)에 연결될 수 있다. 컨택들(70)의 외벽에는 측벽 절연막(SP3)이 마련되어 컨택들(70)과 전극 구조체(ES)의 전극막들(20) 사이를 절연시킬 수 있다. 측벽 절연막(SP3)은 실리콘 산화물로 구성될 수 있다.
상부 절연막(80)이 마련되어 전극 구조체(ES), 수직 채널(CH), 하드마스크 패턴(HM) 및 컨택들(70)을 덮고 슬릿(SLT)을 채울 수 있다. 상부 절연막(80)은 실리콘 산화물, 예를 들어 HDP 산화물 또는 TEOS 산화물을 포함할 수 있다.
상부 절연막(80) 상에 상부 배선들(90) 및 비트 라인(BL)이 배치될 수 있다. 상부 배선들(90) 하부에는 상부 절연막(80)을 관통하는 비아들(92)이 마련되어 상부 배선들(90)과 컨택들(70) 사이를 연결할 수 있다.
비트 라인(BL)은 제2 방향(SD)으로 신장될 수 있다. 도면의 간소화를 위하여 도 6에는 하나의 비트 라인(BL)만 도시하였으나, 제1 방향(FD)을 따라서 복수의 비트 라인들(BL)이 일정한 피치를 갖고 반복적으로 제공될 수 있다. 비트 라인(BL)의 하부에는 상부 절연막(80)을 관통하는 비트 라인 컨택(BLC)이 마련되어 비트 라인(BL)과 수직 채널(CH)의 채널층(30) 간을 연결할 수 있다.
도 7 내지 도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치를 도시한 단면도들이다.
도 7을 참조하면, 방전 경로(DP)를 구성하는 컨택 플러그(CNT)는 하드마스크 패턴(HM), 전극 구조체(ES), 소스 플레이트(10) 및 하부 절연막(50)의 일부를 관통하여 로직 구조체(P)의 하부 배선들(60)의 하나에 연결될 수 있다. 컨택 플러그(CNT)의 상부면은 하드마스크 패턴(HM)의 상부면과 실질적으로 동일한 평면 상에 배치될 수 있다.
상부 절연막(80)을 관통하는 연결 비아(CV)가 마련되어 컨택 플러그(CNT)와 하드마스크 패턴(HM)를 연결할 수 있다. 연결 비아(CV)의 하부면은 컨택 플러그(CNT)의 상부면 및 하드마스크 패턴(HM)의 상부면과 접할 수 있다. 연결 비아(CV)의 상부면은 상부 절연막(80)의 상부면과 실질적으로 같은 평면 상에 배치될 수 있다. 연결 비아(CV)는 비트 라인 컨택(BLC) 또는/및 비아들(92)과 같은 공정 단계에서 생성될 수 있다.
도 8을 참조하면, 방전 경로(DP)를 구성하는 컨택 플러그(CNT)는 상부 절연막(80), 하드마스크 패턴(HM), 전극 구조체(ES), 소스 플레이트(10) 및 하부 절연막(50)의 일부를 관통하여 하부 배선들(60)의 하나에 연결될 수 있다. 컨택 플러그(CNT)의 상부면은 상부 절연막(80)의 상부면과 실질적으로 동일한 평면 상에 배치될 수 있다.
상부 절연막(80) 상에 컨택 플러그(CNT)에 연결되는 연결 패드(CP)가 마련될 수 있다. 연결 패드(CP) 하부에 상부 절연막(80)을 관통하는 비아(94)가 마련되어 연결 패드(CP)와 하드마스크 패턴(HM)간을 연결할 수 있다. 연결 패드(CP)는 비트 라인(BL) 또는/및 상부 배선들(90)과 같은 공정 단계에서 생성될 수 있다. 연결 패드(CP)는 비트 라인(BL) 또는/및 상부 배선들(90)과 동일한 레벨에 배치될 수 있다. 비아(94)는 비트 라인 컨택(BLC) 또는/및 비아들(94)과 같은 공정 단계에서 생성될 수 있다.
제조 과정에서 불량을 줄이는 것은 제품의 수율 및 제품의 가격을 결정하는 중요한 요인이다. 본 실시예들에 의하면, 하드마스크 패턴(HM)에 충전되는 전하의 양을 줄이거나 하드마스크 패턴(HM)에 충전되는 전하를 방전시킬 수 있다. 따라서, 하드마스크 패턴(HM)에 충전된 전하로 인해서 후속 공정에서 발생할 수 있는 불량, 예컨대 비트 라인 또는 상부 배선 형성을 위한 플라즈마 식각 공정에서 하드마스크 패턴(HM)에 충전된 전하로 인해 유발되는 식각 불량을 억제할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도이다.
도 9를 참조하면, 연결 영역(CNR)에서 하드마스크 패턴(HM)에 슬릿(도 3의 SLT)이 마련되지 않을 수 있다. 하드마스크 패턴(HM)에 컨택 플러그(CNT)가 연결되어 방전 경로를 제공할 수 있다. 하드마스크 패턴(HM)에 충전된 전하는 컨택 플러그(CNT)를 통해서 외부로 방전될 수 있다.
이하, 도 10a 내지 도 14b를 참조하여 본 발명의 일 실시예에 따른 제조방법을 설명하면 다음과 같다.
도 10a 내지 도 14a는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 제조 단계별로 도시한 평면도들이고, 도 10b 내지 도 14b는 도 10a 내지 도 14a의 A-A'라인에 따른 단면도들이다.
도 10a 및 도 10b를 참조하면, 셀 영역(CAR1,CAR2) 및 연결 영역(CNR)이 정의된 소스 플레이트(10) 상에 제1 물질막들(22)과 제2 물질막들(24)이 교대로 적층되어 적층체(ML)가 형성될 수 있다.
제1 물질막들(22)과 제2 물질막들(24)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 제1 물질막들(22)은 층간절연막용 절연 물질로 형성될 수 있고, 제2 물질막들(24)은 희생막으로서 이용되며 제1 물질막들(22)에 대한 식각 선택비를 갖는 절연 물질로 형성될 수 있다. 예컨대, 제1 물질막들(22)은 실리콘 산화물로 형성될 수 있다. 제2 물질막들(24)은 실리콘 질화물로 형성될 수 있다.
그 다음, 연결 영역(CNR)의 적층체(ML) 상에 하드마스크 패턴(HM)이 형성될 수 있다. 하드마스크 패턴(HM)에는 복수의 개구홀들(OP) 및 슬릿(SLT)이 마련될 수 있다. 하드마스크 패턴(HM)은 슬릿(SLT)에 의해서 복수의 세그먼트들(SEG)로 분리될 수 있다. 슬릿(SLT)은 제2 방향(SD)으로 신장되는 라인 형태를 가질 수 있다. 슬릿(SLT)에 의해 분리되는 하드마스크 패턴(HM)의 세그먼트들(SEG)은 제1 방향(FD)을 따라서 배치될 수 있다.
하드마스크 패턴(HM)은 제1.제2 물질막들(22,24)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 하드마스크 패턴(HM)은 금속으로 형성될 수 있다.
도 11a 내지 도 11b를 참조하면, 하드마스크 패턴(HM) 상에 하드마스크 패턴(HM)의 세그먼트들(SEG) 각각의 일부분을 노출하는 개구들을 갖는 제1 마스크 패턴(PR1)이 형성될 수 있다. 제1 마스크 패턴(PR1)에 의하여 하드마스크 패턴(HM)의 세그먼트들(SEG) 각각의 중심부에 마련된 개구홀(OP)이 노출되고, 그 외의 다른 개구홀들(OP) 및 슬릿(SLT)이 덮일 수 있다.
그 다음, 제1 마스크 패턴(PR1) 및 하드마스크 패턴(HM)을 식각 마스크로 이용하여 적층체(ML)를 식각하는 제1 단위 식각 공정이 수행될 수 있다. 제1 단위 식각 공정의 식각 깊이는 제1 깊이(d1)일 수 있으며, 이는 제2 물질막들(24)의 수직적 피치와 동일할 수 있다. 제2 물질막들(24)의 수직적 피치는 제2 물질막들(24)의 하나의 두께와 제1 물질막들(22)의 하나의 두께의 합으로 정의될 수 있다.
도 12a 및 도 12b를 참조하면, 제1 마스크 패턴(PR1)에 대하여 트리밍(trimming) 공정이 수행될 수 있다. 즉, 제1 마스크 패턴(PR1)에 대해서 등방성 식각 공정이 수행될 수 있다. 트리밍 공정은 제1 마스크 패턴(PR1)을 제거할 수 있는 식각액을 이용하여 수행될 수 있다. 이에 따라, 제1 마스크 패턴(PR1)의 높이 및 폭이 줄어들 수 있고, 제1 마스크 패턴(PR1)의 폭이 감소함으로 인하여 개구부들의 폭이 넓어져 개구홀들(OP)이 추가로 노출될 수 있다.
앞서 도 11a 내지 도 12b를 참조로 하여 설명한 단계들은 하나의 사이클(cycle)을 구성할 수 있다. 상기 사이클은 제1 마스크 패턴(PR1) 및 하드마스크 패턴(HM)을 식각 마스크로 사용하여 제1 마스크 패턴(PR1) 및 하드마스크 패턴(HM)에 의해 노출된 개구홀들(OP) 하부의 적층체(ML)를 제1 깊이(d1)만큼 식각하는 단위 식각 공정과, 개구홀들(OP)이 추가적으로 노출되도록 제1 마스크 패턴(PR1)의 폭을 줄이는 트리밍 공정을 포함할 수 있다.
도 13a 내지 도 13b를 참조하면, 상기 사이클은 N회(N은 2 이상의 자연수) 반복될 수 있다. 본 실시예는 N이 3회인 경우를 나타낸다. 사이클이 반복되는 동안에 슬릿들(SLT)은 제1 마스크 패턴(PR1)에 의해 덮여 있다 제1 마스크 패턴(PR1)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, N회의 사이클 이후에 제거될 수 있다.
도 14a 내지 도 14b를 참조하면, 적층체(ML) 및 하드마스크 패턴(HM) 상에 제2 마스크 패턴(PR2)이 형성될 수 있다. 제2 마스크 패턴(PR2)은 개구홀들(OP)의 일부를 노출하고, 나머지 다른 개구홀들(OP) 및 슬릿들(SLT)은 덮을 수 있다.
제2 마스크 패턴(PR2) 및 하드마스크 패턴(HM)을 식각 마스크로 이용하여 적층체(ML)를 식각하는 함몰 식각 공정이 수행될 수 있다. 함몰 식각 공정의 식각 깊이는 제2 깊이(d2)를 가질 수 있다. 제2 깊이(d2)는 제2 물질막들(24)의 수직적 피치의 M(여기서, M는 2 이상의 자연수)배일 수 있다. 제2 깊이(d2)는 제1 깊이(d1)보다 클 수 있다. 제2 마스크 패턴(PR2)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 함몰 식각 공정 이후에 제거될 수 있다.
이후, 도시하지 않았지만, 적층체(ML)를 분할하는 슬릿을 형성하고, 슬릿을 통해서 식각액을 주입하여 제2 물질막들(24)을 제거한 후에, 제2 물질막들(24)이 제거된 공간에 전극 물질을 채워 넣을 수 있다. 이로써, 제2 물질막들(24)은 전극막들(도 5의 20)로 치환될 수 있다.
도 15 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 16은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 16을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 제1 방향을 따라서 셀 영역 및 연결 영역이 정의된 소스 플레이트 상에 교대로 적층된 복수의 전극막들 및 층간절연막들을 포함하는 전극 구조체;
    상기 셀 영역에서 상기 전극 구조체를 관통하는 수직 채널;
    상기 연결 영역에서 상기 전극 구조체 상에 배치되며 복수의 개구홀들을 갖는 하드마스크 패턴;
    상기 개구홀들 하부의 상기 전극 구조체에 마련되며 상기 전극막들의 패드 영역들을 노출하는 복수의 컨택홀들;및
    상기 연결 영역에서 상기 하드마스크 패턴을 상기 전극 구조체보다 작은 단위로 분리하는 슬릿;을 포함하는 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 전극 구조체는 평면적인 관점에서 상기 제1 방향으로 신장되는 라인 형태를 가지며, 상기 슬릿에 의해 분리된 상기 하드마스크 패턴의 세그먼트들은 상기 제1 방향을 따라서 배치되는 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2 항에 있어서, 상기 하드마스크 패턴 상에 배치되며 상기 수직 채널에 연결된 비트 라인을 더 포함하며,
    상기 비트 라인은 제2 방향으로 신장되고, 상기 제1 방향은 상기 제2 방향과 교차되는 방향인 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서, 상기 슬릿은 상기 제2 방향으로 신장되는 라인 형태를 갖는 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서, 상기 제2 방향에서 상기 세그먼트들의 폭은 상기 제2 방향에서 상기 전극 구조체의 폭과 동일한 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서, 상기 제2 방향에서 상기 전극 구조체 및 상기 하드마스크 패턴의 양측에 배치되는 분리 패턴들을 더 포함하며, 상기 슬릿은 인접한 한 쌍의 분리 패턴들 사이에서 상기 제2 방향으로 신장되는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 하드마스크 패턴에 연결된 방전 경로를 더 포함하는 반도체 메모리 장치.
  8. 제1 방향을 따라서 셀 영역 및 연결 영역이 정의된 기판 상에 배치된 로직 구조체;
    상기 로직 구조체 상에 배치된 소스 플레이트 상에 교대로 적층된 복수의 전극막들 및 층간절연막들을 포함하는 전극 구조체;
    상기 셀 영역에서 상기 전극 구조체를 관통하는 수직 채널;
    상기 연결 영역에서 상기 전극 구조체 상에 배치되며 복수의 개구홀들을 갖는 하드마스크 패턴;
    상기 개구홀들 하부의 상기 전극 구조체에 마련되며 상기 전극막들의 패드 영역들을 노출하는 복수의 컨택홀들; 및
    상기 하드마스크 패턴과 상기 기판 간을 연결하는 방전 경로;를 포함하는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서, 상기 방전 경로는 상기 전극 구조체를 관통하며 상기 로직 구조체를 통해서 상기 기판에 연결되며 측면이 측벽 절연막에 의해 둘러싸인 컨택 플러그를 포함하는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서, 상기 컨택 플러그는 상기 하드마스크 패턴을 관통하지 않고 상기 하드마스크 패턴의 하부면에 연결되는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서, 상기 하드마스크 패턴 상에 배치되며 상기 하드마스크 패턴에 연결되는 연결 비아를 더 포함하며,
    상기 컨택 플러그는 상기 하드마스크 패턴을 관통하여 상기 연결 비아에 연결되는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서, 상기 전극 구조체, 상기 수직 채널 및 상기 하드마스크 패턴을 덮는 절연막;및
    상기 절연막 상에 배치되며 상기 절연막을 관통하는 비트 라인 컨택을 통해서 상기 수직 채널에 연결되는 비트 라인을 더 포함하며,
    상기 연결 비아는 상기 절연막을 관통하는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서, 상기 전극 구조체, 상기 수직 채널 및 상기 하드마스크 패턴을 덮는 절연막;및
    상기 절연막 상에 배치된 연결 패드;
    상기 절연막을 관통하여 상기 연결 패드와 상기 하드마스크 패턴을 연결하는 비아;를 더 포함하며,
    상기 컨택 플러그는 상기 하드마스크 패턴 및 상기 절연막을 관통하여 상기 연결 패드에 연결되는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13 항에 있어서, 상기 절연막 상에 배치되며 상기 절연막을 관통하는 비트 라인 컨택을 통해서 상기 수직 채널에 연결되는 비트 라인을 더 포함하며,
    상기 연결 패드는 상기 비트 라인과 동일 레벨에 배치되는 반도체 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서, 상기 연결 영역에서 상기 하드마스크 패턴을 상기 전극 구조체보다 작은 단위로 분리하는 슬릿;을 더 포함하는 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서, 상기 전극 구조체는 평면적인 관점에서 상기 제1 방향으로 신장되는 라인 형태를 가지며, 상기 슬릿에 의해 분리된 상기 하드마스크 패턴의 세그먼트들은 상기 제1 방향을 따라서 배치되는 반도체 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16 항에 있어서, 상기 하드마스크 패턴 상에 배치되며 상기 수직 채널에 연결된 비트 라인을 더 포함하며,
    상기 비트 라인은 제2 방향으로 신장되고, 상기 제1 방향은 상기 제2 방향과 교차되는 방향인 반도체 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서, 상기 슬릿은 상기 제2 방향으로 신장되는 라인 형태를 갖는 반도체 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서, 상기 제2 방향에서 상기 세그먼트들의 폭은 상기 제2 방향에서 상기 전극 구조체의 폭과 동일한 반도체 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서, 상기 제2 방향에서 상기 전극 구조체 및 상기 하드마스크 패턴의 양측에 배치되는 분리 패턴들을 더 포함하며, 상기 슬릿은 인접한 한 쌍의 분리 패턴들 사이에서 상기 제2 방향으로 신장되는 반도체 메모리 장치.
KR1020190092749A 2019-07-30 2019-07-30 반도체 메모리 장치 KR102611004B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190092749A KR102611004B1 (ko) 2019-07-30 2019-07-30 반도체 메모리 장치
US16/723,711 US10937804B2 (en) 2019-07-30 2019-12-20 Semiconductor memory device
CN202010021500.9A CN112310087B (zh) 2019-07-30 2020-01-09 半导体存储器装置
US17/162,333 US11538831B2 (en) 2019-07-30 2021-01-29 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190092749A KR102611004B1 (ko) 2019-07-30 2019-07-30 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20210014539A KR20210014539A (ko) 2021-02-09
KR102611004B1 true KR102611004B1 (ko) 2023-12-08

Family

ID=74259723

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190092749A KR102611004B1 (ko) 2019-07-30 2019-07-30 반도체 메모리 장치

Country Status (3)

Country Link
US (2) US10937804B2 (ko)
KR (1) KR102611004B1 (ko)
CN (1) CN112310087B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210015422A (ko) 2019-08-02 2021-02-10 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2022143282A (ja) * 2021-03-17 2022-10-03 キオクシア株式会社 半導体装置及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140061750A1 (en) 2012-08-31 2014-03-06 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20160247816A1 (en) 2015-02-25 2016-08-25 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of semiconductor device
US20180158834A1 (en) 2015-10-30 2018-06-07 Sandisk Technologies Llc 3d nand device with five-folded memory stack structure configuration

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005158853A (ja) * 2003-11-21 2005-06-16 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR100875056B1 (ko) * 2006-09-29 2008-12-19 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
CN102054745B (zh) * 2009-10-30 2013-01-30 中芯国际集成电路制造(上海)有限公司 形成接触孔的方法
KR20120026255A (ko) 2010-09-09 2012-03-19 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US8669661B2 (en) * 2012-02-10 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Metal line and via formation using hard masks
KR20140086670A (ko) * 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102347185B1 (ko) * 2015-02-03 2022-01-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102565716B1 (ko) * 2015-12-24 2023-08-11 삼성전자주식회사 메모리 장치
US10049744B2 (en) * 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
US9859363B2 (en) * 2016-02-16 2018-01-02 Sandisk Technologies Llc Self-aligned isolation dielectric structures for a three-dimensional memory device
KR20180110797A (ko) 2017-03-30 2018-10-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP7234110B2 (ja) * 2017-07-06 2023-03-07 株式会社半導体エネルギー研究所 メモリセル及び半導体装置
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
US10290643B1 (en) * 2018-01-22 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing floating gate select transistor
US10957648B2 (en) * 2018-07-20 2021-03-23 Sandisk Technologies Llc Three-dimensional memory device containing contact via structure extending through source contact layer and dielectric spacer assembly
US10651196B1 (en) * 2018-11-08 2020-05-12 Sandisk Technologies Llc Three-dimensional multilevel device containing seamless unidirectional metal layer fill and method of making same
US10854513B2 (en) * 2019-01-16 2020-12-01 Sandisk Technologies Llc Cavity-disrupting backside trench fill structures for a three-dimensional memory device and method of making the same
US11239253B2 (en) * 2019-03-01 2022-02-01 Sandisk Technologies Llc Three-dimensional memory device having an epitaxial vertical semiconductor channel and method for making the same
US10861871B2 (en) * 2019-03-14 2020-12-08 Sandisk Technologies Llc Three-dimensional memory array including self-aligned dielectric pillar structures and methods of making the same
US10937801B2 (en) * 2019-03-22 2021-03-02 Sandisk Technologies Llc Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same
US10707233B1 (en) * 2019-03-25 2020-07-07 Sandisk Technologies Llc Three-dimensional memory device including composite word lines and multi-strip select lines and method for making the same
WO2021003635A1 (en) * 2019-07-08 2021-01-14 Yangtze Memory Technologies Co., Ltd. Structure and method for forming capacitors for three-dimensional nand

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140061750A1 (en) 2012-08-31 2014-03-06 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20160247816A1 (en) 2015-02-25 2016-08-25 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of semiconductor device
US20180158834A1 (en) 2015-10-30 2018-06-07 Sandisk Technologies Llc 3d nand device with five-folded memory stack structure configuration

Also Published As

Publication number Publication date
CN112310087A (zh) 2021-02-02
US11538831B2 (en) 2022-12-27
KR20210014539A (ko) 2021-02-09
CN112310087B (zh) 2023-11-10
US20210036005A1 (en) 2021-02-04
US10937804B2 (en) 2021-03-02
US20210151466A1 (en) 2021-05-20

Similar Documents

Publication Publication Date Title
KR102635678B1 (ko) 반도체 메모리 장치 및 그 형성방법
US20180102314A1 (en) Semiconductor device
US11665904B2 (en) Semiconductor device and manufacturing method of the same
US10923495B2 (en) Semiconductor memory device with divided source plate
KR102678190B1 (ko) 반도체 메모리 장치 및 그 제조방법
KR102648581B1 (ko) 반도체 메모리 장치
KR20180052331A (ko) 반도체 장치의 제조방법
KR20210145417A (ko) 3차원 메모리 장치 및 그 제조방법
KR20220010874A (ko) 3차원 메모리 장치 및 그 제조방법
US10347318B2 (en) Semiconductor memory device
US20210066313A1 (en) Semiconductor memory device having three-dimensional structure and method for manufacturing the same
KR102611004B1 (ko) 반도체 메모리 장치
US11342353B2 (en) Semiconductor memory device having three-dimensional structure and method for manufacturing the same
US12027511B2 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
KR20220073357A (ko) 3차원 메모리 장치 및 그 제조방법
US20230335520A1 (en) Nonvolatile memory devices, methods of manufacturing nonvolatile memory device, and electronic systems including nonvolatile memory device
US20230240072A1 (en) Non-volatile memory device and electronic system including the same
KR102688510B1 (ko) 반도체 메모리 장치
US20230012115A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
KR20210091475A (ko) 반도체 메모리 장치 및 그 제조 방법
KR20230090133A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20230125607A (ko) 캐패시터를 구비하는 반도체 장치 및 그 제조방법
KR20200007212A (ko) 반도체 메모리 장치 및 그 형성방법
KR20200114285A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant