CN113745236B - 具有垂直结构的存储器装置 - Google Patents

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Abstract

本申请涉及具有垂直结构的存储器装置。公开了一种存储器装置。所公开的存储器装置可以包括第一晶圆以及层叠在第一晶圆上并接合到第一晶圆的第二晶圆。第一晶圆可以包括：单元结构，其包括存储器单元阵列；以及第一逻辑结构，其设置在单元结构下方，并且包括列控制电路。第二晶圆可以包括第二逻辑结构，第二逻辑结构包括行控制电路。

Description

具有垂直结构的存储器装置
技术领域
各种实施方式总体涉及半导体技术，并且更具体地涉及具有垂直结构的存储器装置。
背景技术
存储器装置可以包括由存储器单元组成的存储器单元阵列，存储器单元依据其内所存储的数据而具有不同状态。可以通过字线和位线来访问存储器单元，并且存储器装置可以包括被配置为通过控制字线和位线来访问存储器单元的电路。另外，存储器装置可以包括被配置为执行从外部请求的操作(诸如数据写入、读取和擦除操作)的电路。
发明内容
各种实施方式涉及能够有助于增加存储器装置的布局利用效率并减小存储器装置的尺寸的措施。
在实施方式中，一种存储器装置可以包括：第一晶圆；以及层叠在第一晶圆上并与第一晶圆接合的第二晶圆。第一晶圆可以包括：单元结构，其包括存储器单元阵列；以及第一逻辑结构，其设置在单元结构下方，并且包括列控制电路。第二晶圆可以包括第二逻辑结构，第二逻辑结构包括行控制电路。
在实施方式中，一种存储器装置可以包括：第一晶圆以及层叠在第一晶圆上并与第一晶圆接合的第二晶圆。第一晶圆可以包括：单元结构，其包括存储器单元阵列；以及第一逻辑结构，其设置在单元结构下方，并包括行控制电路。第二晶圆可以包括第二逻辑结构，第二逻辑结构包括列控制电路。
附图说明
图1是示意性地例示根据本公开的实施方式的存储器装置的示例表示的框图。
图2是例示图1中示出的存储块的示例表示的等效电路图。
图3是例示根据本公开的实施方式的存储器装置的区域的示例表示的顶面图。
图4是例示根据本公开的实施方式的存储器装置的示意性结构的示例表示的示图。
图5是图4的存储器装置的截面图。
图6是图4的存储器装置的截面图。
图7是例示图5和图6的层叠结构和虚设层叠结构的布局的示例表示的顶面图。
图8是例示根据本公开的实施方式的存储器装置的示例表示的截面图。
图9是例示根据本公开的实施方式的存储器装置的示意性结构的示例表示的图。
图10是例示图9的一部分的截面图。
图11是例示根据本公开的实施方式的存储器装置的静电放电(ESD)元件的布局的示例表示的图。
图12是例示根据本公开的实施方式的存储器装置的示意性结构的示例表示的图。
图13和图14是例示根据本公开的实施方式的存储器装置的示例表示的截面图。
图15是例示根据本公开的实施方式的存储器装置的示意性结构的示例表示的图。
图16是例示图15的一部分的截面图。
图17和图18是例示根据本公开的实施方式的存储器装置的示意性结构的示例表示的图。
图19是例示根据本公开的实施方式的存储器装置的示例表示的截面图。
图20和图21是例示第一晶圆和第二晶圆之间的联接结构的示例表示的截面图。
图22是示意性地例示根据本公开的实施方式的包括存储器装置的存储器***的简化框图。
图23是示意性地例示根据本公开的实施方式的包括存储器装置的计算***的示例表示的框图。
具体实施方式
从下面参考附图对本文示例性实施方式的描述，本公开的优点和特征以及实现它们的方法将变得显而易见。然而，本公开不限于本文公开的示例性实施方式，而是可以以各种不同的方式来实现。提供示例性实施方式以向本领域技术人员透彻地且全面地传达本公开的范围。
因为在附图中为了描述本公开的实施方式而使用的元件的图形、尺寸、比率、角度、数量仅是示例性的，所以本公开不限于所例示的内容。在整个说明书中，相似的附图标记指代相似的组件。在描述本公开时，当确定相关技术的详细描述可能使本公开的要点模糊时，将省略其详细描述。应当注意的是，在说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应被解释为限于其后列出的装置，除非另有明确说明。当提及单数名词时使用不定冠词或定冠词(例如，“一个”、“一种”或“该”)时，除非另有明确说明，否则冠词的使用可以包括该名词的复数形式。
在解释本公开的实施方式中的元件时，即使没有明确提及，它们也应被解释为包括误差容限。
此外，在描述本公开的组件时，可以使用诸如第一、第二、A、B、(a)和(b)之类的术语。这些仅是为了将一个组件与另一组件区分开的目的，并且这些术语并不限制组件的实质、次序、顺序或数量。此外，本公开的实施方式中的组件不受这些术语的限制。这些术语仅用于将一个组件与另一组件区分开。因此，如本文所使用的，在本公开的技术精神内，第一组件可以是第二组件。
如果组件被描述为“连接”、“联接”或“链接”到另一组件，则这可以意味着该组件不仅直接“连接”、“联接”或“链接”，而且经由第三组件间接地“连接”、“联接”或“链接”。在描述位置关系时，诸如“元件B上的元件A”、“元件B上方的元件A”、“元件B下方的元件A”和“元件B旁边的元件A”，除非明确使用术语“直接”或“立即”，否则另一元件C可以设置在元件A和B之间。
本公开的各种示例性实施方式的特征可以部分地或全部地联接、组合或分离。从技术上讲，各种交互和操作是可行的。可以单独地或组合地实践各种示例性实施方式。
在下文中，将参照附图详细描述本公开的实施方式的各种示例。
图1是示意性地例示根据本公开的实施方式的存储器装置的示例表示的框图。
参照图1，根据本公开的实施方式的存储器装置100可以包括存储器单元阵列110和逻辑电路120。逻辑电路120可以包括行解码器(X-DEC)121、页缓冲器电路122和***电路(PERI电路)123。
存储器单元阵列110可以包括多个存储块BLK。存储块BLK可以包括多个存储器单元。存储块BLK可以通过多条字线WL联接到行解码器121。存储器单元阵列110可以通过多条位线BL联接到页缓冲器电路122。尽管在本说明书中，存储器装置100在所描述的示例中是闪存装置，但是存储器的类型不限于此，并且本公开的技术精神可以应用于除闪存以外的其它存储器。例如，存储器可以是DRAM。尽管图1例示了作为行解码器联接到存储器单元阵列110的字线WL的行控制电路以及作为页缓冲器电路联接到存储器单元阵列110的位线BL的列控制电路，但这表示其中存储器是闪存的电路配置，并且应当理解，行控制电路和列控制电路可以依据所使用的存储器的类型而改变。
响应于从***电路123提供的行地址X_A，行解码器121可以选择存储器单元阵列110中所包括的存储块BLK当中的任何一个。行解码器121可以向与选自存储器单元阵列110中所包括的存储块BLK当中的存储块BLK联接的字线WL传送从***电路123提供的操作电压X_V。
尽管未示出，但是行解码器(X-DEC)121可以包括通过晶体管电路(passtransistor circuit)和块开关电路。通过晶体管电路可以包括多个通过晶体管组。多个通过晶体管组可以分别联接到多个存储块BLK。每个通过晶体管组可以通过多条字线WL联接到对应的存储块BLK。响应于从***电路123接收的行地址X_A，块开关电路可以选择通过晶体管电路中所包括的通过晶体管组之一。块开关电路可以包括分别联接至多个通过晶体管组的多个块开关。当从***电路123接收到行地址X_A时，可以响应于接收到的行地址X_A来激活任何一个块开关。被激活的块开关可以将从***电路123提供的信号传送给对应的通过晶体管组。由块开关电路所选择(即，提供有来自块开关电路的信号)的通过晶体管组可以向联接到对应的存储块BLK的字线WL传送操作电压X_V。
页缓冲器电路122可以包括分别联接到位线BL的多个页缓冲器PB。页缓冲器PB可以从***电路123接收页缓冲器控制信号PB_C，并且可以向***电路123发送数据信号DATA和从***电路123接收数据信号DATA。页缓冲器PB可以响应于页缓冲器控制信号PB_C来控制位线BL。例如，页缓冲器PB可以通过响应于页缓冲器控制信号PB_C感测位线BL的信号，来检测存储器单元阵列110的存储器单元中所存储的数据，并且可以依据检测到的数据向***电路123发送数据信号DATA。页缓冲器PB可以响应于页缓冲器控制信号PB_C而基于从***电路123接收到的数据信号DATA来向位线BL施加信号，从而可以将数据写入存储器单元阵列110的存储器单元中。页缓冲器PB可以将数据写入到与激活的字线WL联接的存储器单元中或者从与激活的字线WL联接的存储器单元中读取数据。
***电路123可以从存储器装置100外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可以向存储器装置100外部的装置(例如，存储器控制器)发送数据DATA和从存储器装置100外部的装置(例如，存储器控制器)接收数据DATA。***电路123可以基于命令信号CMD、地址信号ADD和控制信号CTRL输出用于将数据写入存储器单元阵列110或从存储器单元阵列110读取数据的信号，例如，行地址X_A、页缓冲器控制信号PB_C等。***电路123可以生成存储器装置100中所需的包括操作电压X_V的各种电压。
随着存储器装置100的集成度的增加及其操作速度的增加，需要减少由从行解码器121向字线WL传送操作电压而引起的延迟时间。为此，行解码器121可以被设置为具有在存储器单元阵列110的字线WL的布置方向上延伸的形状，并且可以具有在字线WL的布置方向上与存储器单元阵列110基本相同或相似的长度。
与行解码器121类似，随着存储器装置100的集成度的增加以及其操作速度的增加，需要减少由页缓冲器电路122施加到位线BL的信号或通过位线BL提供给页缓冲器电路122的信号的延迟时间。为此，页缓冲器电路122可以被设置为具有在存储器单元阵列110的位线BL的布置方向上延伸的形状，并且可以具有在位线BL的布置方向上与存储器单元阵列110基本相同或相似的长度。
随着安装有存储器装置100的电子产品的尺寸的减小，不断地要求存储器装置100的尺寸的减小。随着字线WL的数量由于对高容量的需求而增加，行解码器121的通过晶体管的数量也增加。考虑到这些需求，在字线WL的延伸方向上将通过晶体管设置成多列。由于这个事实，随着行解码器121在字线WL的延伸方向上的长度增加，行解码器121的占用面积也增加。
随着位线BL的节距由于集成度的增加而减小，构成页缓冲器电路122的页缓冲器PB以矩阵形式设置，并且在位线BL的延伸方向上设置成多行。因此，页缓冲器电路122在位线BL的延伸方向上的占用面积增大。
这样，随着存储器装置100的尺寸减小并且行解码器121和页缓冲器电路122的占用面积增加，对高效的布局利用方法的需求增加。本公开的实施方式包括适合于存储器装置100的尺寸减小、高容量和高集成度的布局利用方法。
在下文中，在附图中，平行于基板的顶表面并且彼此交叉的两个方向分别定义为第一方向FD和第二方向SD，并且从基板的顶表面垂直突出的方向定义为垂直方向VD。例如，第一方向FD可以对应于字线的延伸方向，并且第二方向SD可以对应于位线的延伸方向。第一方向FD和第二方向SD可以基本上彼此垂直地交叉。垂直方向VD可以对应于与第一方向FD和第二方向SD垂直的方向。在附图中，由箭头指示的方向和与之相反的方向表示相同的方向。
图2是例示图1所示的存储块BLK的示例表示的等效电路图。
参照图2，存储块BLK可以包括与多条位线BL和公共源极线CSL相对应的多个单元串CSTR。位线BL可以在第二方向SD上延伸，并且可以在第一方向FD上布置。多个单元串CSTR可以并联联接至每条位线BL。单元串CSTR可以共同地联接到公共源极线CSL。多个单元串CSTR可以联接在多条位线BL和一条公共源极线CSL之间。
每个单元串CSTR可以包括联接到位线BL的漏极选择晶体管DST、联接到公共源极线CSL的源极选择晶体管SST、以及联接在漏极选择晶体管DST和源极选择晶体管SST之间的多个存储器单元MC。漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST可以在第三方向TD上串联联接。
漏极选择线DSL、多条字线WL和源极选择线SSL可以在第三方向TD上层叠在位线BL和公共源极线CSL之间。每条漏极选择线DSL可以联接到对应的漏极选择晶体管DST的栅极。每条字线WL可以联接到对应的存储器单元MC的栅极。源极选择线SSL可以联接到源极选择晶体管SST的栅极。共同联接到一条字线WL的存储器单元MC可以构成一页。
图3是例示根据本公开的实施方式的存储器装置的区域的示例表示的顶面图。
参照图3，存储器装置可以划分为第一单元区域CR1、第二单元区域CR2、减薄区域SR、焊盘区域PADR和***区域PR。
焊盘区域PADR可以设置在存储器装置的边缘部分并且在第一方向FD上延伸。减薄区域SR可以设置在存储器装置的中央部分，并且在焊盘区域PADR外部在第二方向SD上延伸。第一单元区域CR1和第二单元区域CR2可以在第一方向FD上布置在减薄区域SR的相对两侧上。
***区域PR可以被定义为焊盘区域PADR、减薄区域SR、第一单元区域CR1和第二单元区域CR2之外剩余的区域。
图4是示意性地例示根据本公开的实施方式的存储器装置的示例表示的图。
参照图4，根据本公开的实施方式的存储器装置可以包括第一晶圆W1和第二晶圆W2，第一晶圆W1和第二晶圆W2在垂直方向VD上层叠并且彼此接合。第一晶圆W1可以包括单元结构CP和设置在单元结构CP下方的第一逻辑结构LP1。第二晶圆W2可以包括第二逻辑结构LP2。
为了便于理解，图4是分解图并且例示了第一逻辑结构LP1和单元结构CP彼此分离开并且第一晶圆W1和第二晶圆W2彼此分离开。然而，应当理解，第一逻辑结构LP1的顶表面和单元结构CP的底表面彼此接触，并且第一晶圆W1的顶表面和第二晶圆W2的底表面彼此接触。
单元结构CP可以包括存储器单元阵列MCA。存储器单元阵列MCA可以配置图1的存储器单元阵列110。存储器单元阵列MCA可以设置在单元结构CP的第一单元区域CR1和第二单元区域CR2中。尽管未示出，但是存储器单元阵列MCA可以包括在第一方向FD上延伸的多条字线、在第二方向SD上延伸的多条位线以及联接到多条字线和多条位线的多个存储器单元。虽然本实施方式例示了被划分并布置在两个单元区域CR1和CR2中的存储器单元阵列MCA，但是存储器单元阵列MCA所设置于的单元区域的数量可以是一个或者三个或更多个。
第一单元区域CR1和第二单元区域CR2中的每个可以包括贯通布线区域OFC。贯通布线区域OFC可以是包括将存储器单元阵列MCA的位线和页缓冲器电路PBC电联接的布线结构的区域。图4例示了第一单元区域CR1和第二单元区域CR2中的每个包括多个贯通布线区域OFC，但是第一单元区域CR1和第二单元区域CR2中的每个中所包括的贯通布线区域OFC的数量可以是一个。
减薄区域SR可以是包括将存储器单元阵列MCA的字线和行解码器X-DEC电联接的布线结构的区域。
第一逻辑结构LP1可以包括页缓冲器电路PBC。页缓冲器电路PBC可以配置图1的页缓冲器电路122。页缓冲器电路PBC可以设置在第一逻辑结构LP1的第一单元区域CR1和第二单元区域CR2中。页缓冲器电路PBC可以在垂直方向VD上与存储器单元阵列MCA交叠。
第二逻辑结构LP2可以包括行解码器X-DEC和***电路PERI。行解码器X-DEC可以配置图1的行解码器121。行解码器X-DEC可以包括通过晶体管电路PASS_TR和块开关电路BLK_SW。通过晶体管电路PASS_TR可以设置在减薄区域SR以及第一单元区域CR1和第二单元区域CR2中的与减薄区域SR相邻的边缘部分中，以具有在第二方向SD上延伸的形状。块开关电路BLK_SW可以设置在通过晶体管电路PASS_TR的一侧，以具有在第二方向SD上延伸的形状。
通过晶体管电路PASS_TR的一些部分可以在垂直方向VD上与存储器单元阵列MCA交叠。例如，通过晶体管电路PASS_TR可以在第一单元区域CR1和第二单元区域CR2中的与减薄区域SR相邻的边缘部分中在垂直方向VD上与存储器单元阵列MCA交叠。块开关电路BLK_SW可以在垂直方向VD上与存储器单元阵列MCA交叠。
通过晶体管电路PASS_TR的一些部分可以在垂直方向VD上与页缓冲器电路PBC交叠。例如，通过晶体管电路PASS_TR可以在第一单元区域CR1和第二单元区域CR2中的与减薄区域SR相邻的边缘部分中在垂直方向VD上与页缓冲器电路PBC交叠。块开关电路BLK_SW的一部分可以在垂直方向VD上与页缓冲器电路PBC交叠。
***电路PERI可以配置图1的***电路123。***电路PERI可以设置在第二逻辑结构LP2中未设置有行解码器X-DEC的一个或更多个区域中。***电路PERI的一些部分可以在垂直方向VD上与页缓冲器电路PBC交叠。***电路PERI的一些部分可以在垂直方向VD上与存储器单元阵列MCA交叠。
多个外部联接焊盘130可以设置在焊盘区域PADR中并且设置在第二晶圆W2的顶表面处。外部联接焊盘130可以对应于存储器装置的外部接触，并且可以用于联接到外部装置，例如，存储器控制器。在焊盘区域PADR中，外部联接焊盘130可以在垂直方向VD上与第二晶圆W2中所限定的***电路PERI交叠。
通过将页缓冲器电路PBC设置在存储器单元阵列MCA下方的第一逻辑结构LP1中，并且将行解码器X-DEC设置在存储器单元阵列MCA上方的第二晶圆W2的第二逻辑结构LP2中，根据本公开的实施方式的存储器装置可以提高布局利用效率。另外，通过将***电路PERI设置在与页缓冲器电路PBC分离的晶圆中，根据本实施方式的存储器装置可以消除由于页缓冲器电路PBC的存在导致的设置***电路PERI的限制。
尽管本实施方式例示了设置在第一晶圆W1的第一逻辑结构LP1中的页缓冲器电路PBC以及设置在第二晶圆W2的第二逻辑结构LP2中的行解码器X-DEC和***电路PERI，但是本公开不限于此。例如，页缓冲器电路PBC可以设置在第二晶圆W2的第二逻辑结构LP2中，并且行解码器X-DEC和***电路PERI可以设置在第一晶圆W1的第一逻辑结构LP1中。作为另一示例，***电路PERI可以被划分为第一***电路和第二***电路，并且第一***电路和第二***电路可以分别设置在第一逻辑结构LP1和第二逻辑结构LP2中。在另一实施方式中，行解码器X-DEC可以被划分为通过晶体管电路PASS_TR和块开关电路BLK_SW，并且通过晶体管电路PASS_TR和块开关电路BLK_SW可以分别设置在第一逻辑结构LP1和第二逻辑结构LP2中。通过以下描述，这些实施方式将变得更加显而易见。
图5和图6是穿过图4的存储器装置截取的截面图。图5例示了在第一方向FD穿过第一单元区域CR1和减薄区域SR所截取的截面，并且图6例示了在第二方向SD上穿过第一单元区域CR1、***区域PR和焊盘区域PADR截取的截面。在下文中，应当理解，第一单元区域CR1的附图和描述被相同地应用于第二单元区域CR2。
参照图5，存储器装置可以包括在垂直方向VD上层叠的第一晶圆W1和第二晶圆W2。第一晶圆W1可以包括第一逻辑结构LP1和单元结构CP，单元结构CP设置在第一逻辑结构LP1上。第二晶圆W2可以包括第二逻辑结构LP2。
第一逻辑结构LP1可以包括第一基板10和在第一基板10上限定的页缓冲器电路PBC。第一基板10可以具有在第一方向FD和第二方向SD上延伸的顶表面。第一基板10可以是单晶半导体膜。例如，第一基板10可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅-锗基板或通过选择性外延生长形成的外延薄膜。
页缓冲器电路PBC可以设置在第一基板10的第一单元区域CR1中。页缓冲器电路PBC可以包括多个第一水平晶体管TR1。第一水平晶体管TR1可以包括设置在第一基板10上的栅极电介质层Gox1、设置在栅极电介质层Gox1上的栅电极GE1、以及在栅电极GE1的两侧上限定在第一基板10的有源区域中的结Jn11和Jn12。结Jn11和Jn12是通过将N型杂质或P型杂质注入到第一基板10的有源区域中而限定的区域。结中的一个Jn11或Jn12可以用作第一水平晶体管TR1的源极区域，并且另一个可以用作第一水平晶体管TR1的漏极区域。
可以在第一基板10的有源区域中限定放电杂质区域DCI。放电杂质区域DCI可以包括形成PN二极管的导电型杂质。放电杂质区域DCI可以用作用于释放在单元结构CP的源极板20中累积的电荷的路径。
可以在第一基板10上限定电介质层12，以覆盖页缓冲器电路PBC和放电杂质区域DCI。可以在电介质层12中限定接触结构14a至14f以联接到页缓冲器电路PBC。
单元结构CP可以包括源极板20、以及交替地层叠在源极板20上的多个电极层22和多个层间电介质层24。
源极板20可以设置在第一逻辑结构LP1的电介质层12上。源极板20可以具有在第一方向FD和第二方向SD上延伸的顶表面。源极板20可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅-锗。例如，源极板20可以设置为多晶层或外延层。
源极板20可以被导电接触插塞DCC1穿过并且电联接至导电接触插塞DCC1。导电接触插塞DCC1可以通过在电介质层12中限定的接触结构16a至16f联接到第一基板10的放电杂质区域DCI。在源极板20中累积的电荷可以经由导电接触插塞DCC1和接触结构16a至16f通过放电杂质区域DCI放电到第一基板10。
电极层22可以包括导电材料。例如，电极层22可以包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)当中的至少一种。在电极层22当中，当从最下的电极层22观察时的至少一个电极层22可以配置源极选择线。在电极层22当中，当从最上的电极层22观察时的至少一个电极层22可以配置漏极选择线。源极选择线和漏极选择线之间的电极层22可以配置字线。层间电介质层24可以包括氧化硅。
电极层22可以以不同的长度从第一单元区域CR1延伸到减薄区域SR，从而在减薄区域SR中形成阶梯状台阶。在减薄区域SR中，电极层22可以设置为在第一方向FD上形成图5所示的台阶。尽管未示出，但是在减薄区域SR中，电极层22可以设置为即使在第二方向SD上也形成台阶。
在阶梯状台阶中，下面的电极层22比上面的电极层22更长地延伸到减薄区域SR中，使得可以在每个电极层22中限定具有暴露的上表面的接触焊盘区域。接触结构27a至27f中的接触27f可以联接到电极层22的接触焊盘区域。
可以在第一单元区域CR1中限定在垂直方向VD上穿过多个电极层22和多个层间电介质层24的多个垂直沟道CH。虽然没有详细示出，但是每个垂直沟道CH可以包括沟道层和栅极电介质层。沟道层可以包括多晶硅或单晶硅，并且可以在其一些区域中包括诸如硼(B)之类的P型杂质。栅极电介质层可以具有围绕沟道层的外壁的形状。栅极电介质层可以包括从沟道层的外壁顺序层叠的隧道电介质层、电荷储存层和阻挡层。在一些实施方式中，栅极电介质层可以具有其中氧化物层、氮化物层和氧化物层顺序地层叠的ONO(氧化物-氮化物-氧化物)层叠结构。
可以在源极选择线围绕垂直沟道CH的区域或区中配置源极选择晶体管。可以在字线围绕垂直沟道CH的区域或区中配置存储器单元。可以在漏极选择线围绕垂直沟道CH的区域或区中配置漏极选择晶体管。沿着一个垂直沟道CH设置的源极选择晶体管、多个存储器单元和漏极选择晶体管可以配置一个单元串CSTR。
多条位线BL可以设置在包括交替层叠的多个电极层22和多个层间电介质层24的层叠结构上方。位线BL可以在第二方向SD上延伸，并且可以在第一方向FD上布置。位线BL可以通过限定在其下方的接触结构25a和25b联接到垂直沟道CH。
可以在第一逻辑结构LP1上限定电介质层26，以覆盖源极板20、层叠结构和位线BL。电介质层26的顶表面可以构成第一晶圆W1的接合到第二晶圆W2的一个表面。
第一晶圆W1可以在其一个表面上包括接合焊盘BP1。接合焊盘BP1可以在电介质层26的顶表面上露出。接合焊盘BP1可以通过在电介质层26中限定的接触结构27a至27f联接到电极层22。尽管为了简化图示，图5中仅例示了联接到一个电极层22的一个接合焊盘BP1，应理解，在第一晶圆W1的一个表面上限定有分别联接至多个电极层22的多个接合焊盘BP1。
第二逻辑结构LP2可以包括第二基板30、以及限定在第二基板30的底表面上的行解码器X-DEC和***电路PERI。
第二基板30可以具有在第一方向FD和第二方向SD上延伸的有源表面以及背离有源表面的背表面。图5例示了被设置为面向下的有源表面。第二基板30的底表面可以对应于有源表面，并且第二基板30的顶表面可以对应于背表面。例如，第二基板30可以是体硅基板、绝缘体上硅(SOI)基板、锗基板、绝缘体上锗(GOI)基板、硅-锗基板或通过选择性外延生长形成的外延薄膜。
行解码器X-DEC和***电路PERI中的每个可以包括多个第二水平晶体管TR2。第二水平晶体管TR2可以包括设置在第二基板30的底表面上的栅极电介质层Gox2、设置在栅极电介质层Gox2上的栅电极GE2、以及在栅电极GE2的两侧上设置于第二基板30的有源区域中的结Jn21和Jn22。结Jn21和Jn22是通过将N型杂质或P型杂质注入到第二基板30的有源区域中而限定的区域。结中的一个Jn21或Jn22可以用作第二水平晶体管TR2的源极区域，而另一个可以用作第二水平晶体管TR2的漏极区域。
设置在第二基板30的减薄区域SR以及第二基板30的第一单元区域CR1的与减薄区域SR相邻的边缘部分中的第二水平晶体管TR2可以配置行解码器X-DEC。除了配置行解码器X-DEC的第二水平晶体管TR2之外的其余第二水平晶体管TR2可以配置***电路PERI。
可以在第二基板30的顶表面上限定电介质层32。可以在第二基板30的底表面上限定电介质层34，以覆盖行解码器X-DEC和***电路PERI。电介质层34的底表面可以构成第二晶圆W2的接合到第一晶圆W1的一个表面。第二晶圆W2可以在其一个表面上包括接合焊盘BP2，该接合焊盘BP2接合至第一晶圆W1的接合焊盘BP1。接合焊盘BP2可以通过限定在电介质层34中的接触结构36a至36f联接到行解码器X-DEC。尽管为了简化图示，在图5中仅例示了一个接合焊盘BP2，应理解，类似于接合焊盘BP1，与单元结构CP中所包括的多个电极层22对应地设置多个接合焊盘BP2。
配置***电路PERI和行解码器X-DEC的第二水平晶体管TR2可以包括薄膜晶体管、低电压晶体管和高电压晶体管。配置页缓冲器电路PBC的第一水平晶体管TR1可以包括低电压晶体管和高电压晶体管，但是不包括薄膜晶体管。栅极电介质层的厚度在高电压晶体管中最厚，在低电压晶体管中更薄，而在薄膜晶体管中还更薄。
在第二逻辑结构LP2中限定的第二水平晶体管TR2的栅极电介质层Gox2当中具有最薄厚度的栅极电介质层Gox2的厚度将比在第一逻辑结构LP1中限定的第一水平晶体管TR1的栅极电介质层Gox1当中的具有最薄厚度的栅极电介质层Gox1的厚度更薄或更小。另外，在第一逻辑结构LP1中限定的第一水平晶体管TR1的栅极电介质层Gox1的厚度的种类数量将小于在第二逻辑结构LP2中限定的第二水平晶体管TR2的栅极电介质层Gox2的厚度的种类数量。
众所周知，如果温度升高到允许温度或阈值温度以上，则由于更高的温度的热量，在水平晶体管中可能发生功能错误。当栅极电介质层的厚度更薄或更小时，水平晶体管的允许温度更低或更小；反之，当栅极电介质层的厚度更厚或更大时，水平晶体管的允许温度更高。
在形成存储器结构CP的工艺中的最高温度(以下称为“工艺临界温度”)下，低电压晶体管和高电压晶体管不会导致功能错误。此外，薄膜晶体管可能在工艺临界温度下导致能错误，但可以高速操作。
因为第二逻辑结构LP2被制造在与存储器结构CP分离开的晶圆上，所以第二逻辑结构LP2未暴露于在形成存储器结构CP的工艺中的热，而由于第一逻辑结构LP1在形成存储器结构CP之前形成于与存储器结构CP相同的晶圆上，所以第一逻辑结构LP1被暴露于在形成存储器结构CP的工艺中的热。通过将包括薄膜晶体管的***电路PERI和行解码器X-DEC设置在未暴露于在形成存储器结构CP的工艺中的热的第二逻辑结构LP2中并且将不包括薄膜晶体管的页缓冲器电路PBC设置在暴露于在形成存储器结构CP的工艺中的热的第一逻辑结构CP中，根据本实施方式的存储器装置可以抑制由于在形成存储器结构CP的工艺中的热导致的逻辑电路中的功能错误的发生。
作为用于在单个晶圆上形成不同厚度的栅极电介质层的方法，可以使用以下方法：在基板上形成厚的栅极电介质层，然后去除限定在薄栅极电介质层形成区域中的厚的栅极电介质层，然后附加地形成厚度薄的栅极电介质层。为了去除限定在薄栅极电介质层形成区域中的厚的栅极电介质层，可以需要以下工艺：形成暴露薄栅极电介质层形成区域的掩模图案的工艺，蚀刻通过掩模图案暴露出的厚的栅极电介质层的工艺，以及去除蚀刻之后留下的掩模图案的剥离工艺。如果要在单个晶圆上形成的栅极电介质层的厚度的种类数量增加，则用于形成栅极电介质层的制造步骤的数量将增加。
众所周知，如果制造步骤的数量增加，则制造时间和制造成本会增加，并且制造工艺期间发生故障的可能性会增加。通过在第二晶圆W2中设置包括薄膜晶体管、低电压晶体管和高电压晶体管的***电路PERI和行解码器X-DEC并且在第一晶圆W1中仅置包括低电压晶体管和高电压晶体管而不包括薄膜晶体管的行缓冲器电路PBC，根据本实施方式的存储器装置可以被配置为使得设置在第一逻辑结构LP1中的第一水平晶体管TR1的栅极电介质层Gox1的厚度的数量小于设置在第二逻辑结构LP2中的第二水平晶体管TR2的栅极电介质层Gox2的厚度的数量。因此，可以减少形成第一晶圆W1的栅极电介质层Gox1所需的制造步骤，从而有助于降低制造成本并减少制造工艺期间的故障的发生。
参照图6，在第一单元区域CR1中，源极板20可以设置在第一逻辑结构LP1的电介质层12上。在焊盘区域PADR和***区域PR中，虚设源极板20A可以设置在第一逻辑结构LP1的电介质层12上。虚设源极板20A可以与源极板20以相同的工艺步骤形成，并且可以与源极板20由相同的材料形成。
可以在第一单元区域CR1中限定穿过源极板20的隔离电介质层40a。可以穿过隔离电介质层40a来限定导电接触插塞DCC2，该导电接触插塞DCC2联接到在电介质层12中限定的布线14a。
在焊盘区域PADR和***区域PR中的至少一个中，可以限定穿过虚设源极板20A的隔离电介质层40b。可以穿过隔离电介质层40b来限定导电接触插塞DCC3，该导电接触插塞DCC3联接到在电介质层12限定中的布线14d。布线14a和布线14d可以电联接到页缓冲器电路PBC。
层叠结构可以设置在第一单元区域CR1中的源极板20和隔离电介质层40a上。可以在第一单元区域CR1中限定穿过层叠结构的蚀刻屏障41。蚀刻屏障41可以被配置为围绕层叠结构的一部分。被蚀刻屏障41围绕的区域可以对应于图4中限定的贯通布线区域OFC。由于蚀刻屏障41的存在，层叠结构可以具有不同的结构。详细地，在由蚀刻屏障41围绕的贯通布线区域中，层叠结构可以具有其中多个电介质层23和多个层间电介质层24交替层叠的结构，并且在贯通布线区域之外，层叠结构可以具有其中多个电极层22和多个层间电介质层24交替层叠的结构。
在多个电介质层23和多个层间电介质层24交替层叠在源极板20上之后，可以用电极层22替换电介质层23。
用作牺牲层的电介质层23可以由相对于层间电介质层24具有蚀刻选择性的电介质材料形成。例如，层间电介质层24可以是氧化硅，并且电介质层23可以是氮化硅。可以以去除电介质层23并且在去除了电介质层23的空间中填充电极材料的方式来执行用电极层22替换电介质层23的工艺。蚀刻屏障41可以用于在去除电介质层23的工艺中阻挡去除电介质层23中所使用的蚀刻剂进入贯通布线区域。蚀刻屏障41可以由相对于电介质层23具有蚀刻选择性的电介质材料形成。例如，在电介质层23为氮化硅的情况下，蚀刻屏障41可以为氧化硅。
在焊盘区域PADR和***区域PR中，可以在虚设源极板20A上限定虚设层叠结构。当形成层叠结构时，虚设层叠结构可以与层叠结构一起形成。
在去除电介质层23的工艺中，由于在去除电介质层23中所使用的蚀刻剂贯穿虚设层叠结构的侧表面，电介质层23可以在虚设层叠结构的靠近侧表面的***部分处被去除，并且可以在虚设层叠结构的远离侧表面的内部不被去除而是被保留。因此，在虚设层叠结构的靠近侧表面的***部分处，可以用电极层22替换电介质层23，并且在虚设层叠结构的远离侧表面的内部处，可以不用电极层22替换电介质层23。因此，虚设层叠结构的***部分可以具有其中电极层22和层间电介质层24交替层叠的结构，并且虚设层叠结构中被***部分围绕的内部可以具有其中电介质层23和层间电介质层24交替层叠的结构。
可以穿过在第一单元区域CR1中交替层叠的电介质层23和层间电介质层24来限定联接到导电接触插塞DCC2的通孔(via)42。位线BL可以通过接触结构43a和43b联接到通孔42。接触结构43a和43b以及通孔42可以构成联接位线BL和页缓冲器电路PBC的电路径。
可以穿过在***区域PR中交替层叠的电介质层23和层间电介质层24来限定联接到导电接触插塞DCC3的通孔44。第一晶圆W1可以在其一个表面上包括接合焊盘BP3。接合焊盘BP3可以在电介质层26的顶表面上露出。接合焊盘BP3可以通过接触结构45a至45e联接到通孔44。接触结构45a至45e和通孔44可以构成联接接合焊盘BP3和页缓冲器电路PBC的电路径。尽管本实施方式例示了通孔44和接合焊盘BP3设置在***区域PR中的情况，但是通孔44和接合焊盘BP3可以设置在焊盘区域PADR中。
***电路PERI可以在第一单元区域CR1、***区域PR和焊盘区域PADR中设置在第二逻辑结构LP2的第二基板30的底表面上。第二晶圆W2可以包括在其接合到第一晶圆W1的一个表面上的接合焊盘BP4，该接合焊盘BP4接合到第一晶圆W1的接合焊盘BP3。接合焊盘BP4可以在电介质层34的底表面上露出。接合焊盘BP4可以通过接触结构46a至46f联接到***电路PERI。接触结构46a至46f可以构成联接接合焊盘BP4和***电路PERI的电路径。
可以在焊盘区域PADR中限定穿过第二基板30的隔离电介质层50。隔离电介质层50可以用来将下面将要描述的插塞51与第二基板30绝缘和隔离。可以通过形成从第二基板30的顶表面穿过第二基板30的沟槽并在沟槽中填充电介质层来形成隔离电介质层50。由于在用于形成沟槽的蚀刻工艺期间的蚀刻负荷，沟槽可能具有侧斜率。由于工艺中的这种特性，隔离电介质层50的宽度可以从第二基板30的顶表面向底表面逐渐变窄。
第二基板30和隔离电介质层50的顶表面可以覆盖有电介质层32a。可以通过从电介质层32a的顶表面穿过电介质层32a和隔离电介质层50来限定插塞51，该插塞51联接至电介质层34中的布线37。布线37可以电联接到***电路PERI。
尽管本实施方式例示了设置在焊盘区域PADR中的插塞51和隔离电介质层50，但是本公开不限于此。隔离电介质层50和插塞51可以设置于第二基板30中未设置有逻辑电路(在本实施方式的情况下，行解码器X-DEC和***电路PERI)的区域中的任何位置。
布线52可以限定在电介质层32a上并且联接到插塞51。电介质层32b可以限定在电介质层32a上。电介质层32b可以具有在焊盘区域PADR中暴露出布线52的一部分的开口。布线52的通过开口暴露出的部分可以配置外部联接焊盘130。
根据以上参照图4至图6描述的实施方式，因为页缓冲器电路PBC与存储器单元阵列MCA被配置在相同的晶圆中，所以在联接页缓冲器电路PBC与存储器单元阵列MCA的位线BL时不使用接合焊盘。因此，由于可以减少接合焊盘的数量并以更大尺寸制造接合焊盘，因此可以在接合晶圆时提高焊盘对准裕度，从而有助于减少接合焊盘之间联接失败的发生。
图7是例示图5和图6的层叠结构和虚设层叠结构的布局的示例表示的顶面图。
参照图7，层叠结构STACK可以设置在第一单元区域CR1和第二单元区域CR2中。虚设层叠结构DUMMY_STACK可以设置在减薄区域SR、焊盘区域PADR和***区域PR中。层叠结构STACK和虚设层叠结构DUMMY_STACK可以通过沿着第一单元区域CR1和第二单元区域CR2的边缘限定的狭缝而隔离。
通过在不需要形成层叠结构STACK的减薄区域SR、焊盘区域PADR和***区域PR中设置虚设层叠结构DUMMY_STACK，第一单元区域CR1和第二单元区域CR2的结构与其它区域SR、PADR和PR的结构之间的高度差可以减小。因此，可以有助于抑制由于高度差而在后续工艺中可能发生的故障。
图8是穿过图4的存储器装置截取的截面图。图8例示了在第二方向SD上穿过第一单元区域CR1、***区域PR和焊盘区域PADR截取的截面。
参照图8，布线52a可以设置在用于配置外部联接焊盘130的布线层中。布线52a可以设置为在垂直方向VD上与***电路PERI交叠。布线52a可以被电介质层32b覆盖。
可以限定穿过第二基板30的隔离电介质层50a。联接到电介质层34中的布线38a和38b的插塞51a和51b可以限定为从布线52a下方的电介质层32a的顶表面穿过电介质层32a和隔离电介质层50a。布线38a和38b可以分别电联接到配置***电路PERI的元件。布线52a可以提供联接***电路PERI的元件的电路径。
尽管本实施方式例示了联接***电路PERI中所包括的元件的布线52a，但是要注意，本公开不限于此。布线52a可以用于联接第二逻辑结构LP2中所包括的元件。
如果用于设置布线的布线层的数量增加，则形成布线所需的制造步骤的数量增加。结果，制造时间和制造成本会增加，并且在制造工艺期间发生故障的可能性会增加。根据本实施方式，通过使用也用于配置外部联接焊盘130的布线层来配置联接第二逻辑结构LP2中所包括的元件的布线52a，可以减少设置用于联接第二逻辑结构LP2的元件的布线所需的布线层的数量。因此，通过经由减少形成布线层所需的制造步骤的数量来简化工艺，可以降低制造成本，并且可以减少在制造工艺期间的故障的发生。
图9是示意性地例示根据本公开的实施方式的存储器装置的示例表示的图。
参照图9，与图4的装置相比，***电路PERI可以被划分为第一***电路PERI_A和第二***电路PERI_B，并且第一***电路PERI_A和第二***电路PERI_B可以分别设置在第一晶圆W1的第一逻辑结构LP1和第二晶圆W2的第二逻辑结构LP2中。
第一***电路PERI_A可以设置在第一逻辑结构LP1中不设置页缓冲器电路PBC的区域中。第一***电路PERI_A的一部分可以在垂直方向VD上与行解码器X-DEC交叠。第二***电路PERI_B可以设置在第二逻辑结构LP2中不设置行解码器X-DEC的区域中。第二***电路PERI_B的一部分可以在垂直方向VD上与页缓冲器电路PBC交叠。
根据本实施方式，通过不仅利用第一逻辑结构LP1而且利用第二逻辑结构LP2来设置***电路PERI，可以提高布局利用效率。
图10是例示图9的一部分的截面图，并且示出了在第二方向SD上穿过第一单元区域CR1、焊盘区域PADR和***区域PR截取的截面。
参照图10，第一***电路PERI_A可以设置在第一逻辑结构LP1的第一基板10的***区域PR和焊盘区域PADR中。第二***电路PERI_B可以设置在第二逻辑结构LP2的第二基板30的第一单元区域CR1、***区域PR和焊盘区域PADR中。在***区域PR和焊盘区域PADR中，第一***电路PERI_A和第二***电路PERI_B可以在垂直方向VD上彼此交叠。
***电路PERI可以包括薄膜晶体管、高电压晶体管和低电压晶体管。包括在***电路PERI中的薄膜晶体管可以设置在第二逻辑结构LP2中并且可以不设置在第一逻辑结构LP1中。在这种情况下，配置第一***电路PERI_A的第一水平晶体管TR1可以包括低电压晶体管和高电压晶体管并且可以不包括薄膜晶体管，而配置第二***电路PERI_B的第二水平晶体管TR2可以包括低电压晶体管、高电压晶体管和薄膜晶体管。配置页缓冲器电路PBC的第一水平晶体管TR1可以包括低电压晶体管和高电压晶体管，并且可以不包括薄膜晶体管。配置行解码器X-DEC的第二水平晶体管TR2可以包括低电压晶体管、高电压晶体管和薄膜晶体管。因此，薄膜晶体管可以仅设置在第二逻辑结构LP2中，并且可以不设置在第一逻辑结构LP1中。
通过将***电路PERI中所包括的晶体管分布在第一逻辑结构LP1和第二逻辑结构LP2中，***电路PERI中所包括的晶体管当中的薄膜晶体管仅设置在不暴露于在形成存储器结构CP的工艺中的热的第二逻辑结构LP2中。薄膜晶体管不设置在暴露于在形成存储器结构CP的工艺中的热的第一逻辑结构LP1中。结果，根据本实施方式的存储器装置可以提高布局利用效率，并且可以减少由于形成存储器结构CP的工艺中的热导致的***电路PERI中的功能错误的发生。
通过将***电路PERI中所包括的晶体管分布在第一逻辑结构LP1和第二逻辑结构LP2中，***电路PERI中所包括的晶体管当中的薄膜晶体管仅设置在第二晶圆W2中。包括低电压晶体管和高电压晶体管而不包括薄膜晶体管的页缓冲器电路PBC和第一***电路PERI_A仅设置在第一晶圆W1中。因此，根据本实施方式的存储器装置可以提高布局利用效率，并且同时可以减少形成第一晶圆W1的栅极电介质层所需的制造步骤的数量以简化工艺，从而可以降低制造成本并抑制制造工艺期间的故障的发生。
作为另选方案，第一***电路PERI_A可以包括与页缓冲器电路PBC相关联的***电路，第二***电路PERI_B可以包括与行解码器X-DEC相关联的***电路。
在***区域PR中，可以限定穿过虚设源极板20A的隔离电介质层40c。联接至电介质层12中限定的接触结构61a至61f的导电接触插塞DCC4可以被限定为穿过隔离电介质层40c。接触结构61a至61f可以联接到第一***电路PERI_A。可以在垂直方向VD上穿过交替层叠在虚设源极板20A上的多个电介质层23和多个层间电介质层24，来限定联接至导电接触插塞DCC4的通孔62。
第一晶圆W1可以包括在其一个表面上的接合焊盘BP5。接合焊盘BP5可以暴露在电介质层26的顶表面上。接合焊盘BP5可以通过限定在电介质层26中的接触结构63a至63e联接到通孔62。接触结构63a至63e、通孔62、导电接触插塞DCC4和接触结构61a至61f可以构成联接接合焊盘BP5和第一***电路PERI_A的电路径。
第二晶圆W2可以包括在其接合到第一晶圆W1的一个表面上的接合焊盘BP6，接合焊盘BP6接合到接合焊盘BP5。接合焊盘BP6可以在电介质层34的底表面上露出。接合焊盘BP6可以通过限定在电介质层34中的接触结构64a至64f联接到第二***电路PERI_B。
图11是例示根据本公开的实施方式的存储器装置的静电放电(ESD)元件的布局的示例表示的图。
参照图11，存储器装置可以包括联接到多个外部联接焊盘130的多个ESD元件E。ESD元件E联接到外部联接焊盘130，并且起到通过在向外部联接焊盘130施加强电压时释放电荷来保护内部电路的作用。为了实现这种功能，ESD元件E可以比外部联接焊盘130具有更大的平面尺寸或面积。
多个ESD元件E中的一些可以在***区域PR中设置在第二逻辑结构LP2的第二基板30上。其余的ESD元件E可以在焊盘区域PADR中设置在第一逻辑结构LP1的第一基板10上。通过划分ESD元件E并且将它们设置在两个基板而不是一个基板上，并且通过将ESD元件E中的一些设置在***区域PR中，根据本实施方式的存储器装置可以有助于抑制焊盘区域PADR面积的增加，其中更少的ESD元件E的存在减小了焊盘区域PADR的尺寸。
图12是示意性地例示根据本公开的实施方式的存储器装置的示例表示的图。
参照图12，行解码器X-DEC可以被划分为通过晶体管电路PASS_TR和块开关电路BLK_SW，并且可以设置在第一晶圆W1的第一逻辑结构LP1和第二晶圆W2的第二逻辑结构LP2中。通过晶体管电路PASS_TR可以设置在第二晶圆W2的第二逻辑结构LP2中，并且块开关电路BLK_SW可以设置在第一晶圆W1的第一逻辑结构LP1中。
通过晶体管电路PASS_TR可以设置在减薄区域SR以及第一单元区域CR1和第二单元区域CR2中的与减薄区域SR相邻的边缘部分中，以具有在第二方向SD上延伸的形状。块开关电路BLK_SW可以设置在减薄区域SR中以具有在第二方向SD上延伸的形状。
根据本实施方式，通过将行解码器X-DEC的块开关电路BLK_SW设置在第一逻辑结构LP1中，可以减小在第二逻辑结构LP2中的行解码器X-DEC的占用面积。因此，可以增加第二逻辑结构LP2中的可以利用以设置***电路PERI的面积。
图13是穿过图12的存储器装置截取的截面图。图13是用于促进对本公开的理解的图，并且应当注意，图13不是在特定方向上截取的截面。具体地，在图13中，第一单元区域CR1和减薄区域SR表示在第一方向FD上的截面图，而***区域PR和焊盘区域PADR表示在第二方向SD上的截面图。
参照图13，源电极SE可以设置在第一单元区域CR1中的位线BL上方的布线层M1中。如上参照图6所述的，因为联接位线BL和页缓冲器电路PBC的布线结构被配置在位线BL下方，所以第一单元区域CR1中的位线BL上方的布线层M1可以不用于联接位线BL和页缓冲器电路PBC。
源电极SE可以设置在未在其它方面使用的布线层M1的第一单元区域CR1中。源电极SE可以被配置为与第一单元区域CR1相对应的平板形状。在第一单元区域CR1中，源电极SE可以在垂直方向VD上与源极板20交叠。
可以限定穿过源电极SE下方的层叠结构联接至源极板20的接触结构71a至71e，以联接源电极SE和源极板20。虽然为了简化图示起见，图13仅例示了一个接触结构71a至71e，但是可以在源电极SE和源极板20之间并联联接多个接触结构。
第一晶圆W1可以包括在其接合到第二晶圆W2的一个表面上的多个接合焊盘BP7。多个接合焊盘BP7可以共同联接到一个源电极SE。
可以在第二晶圆W2的第二基板30的底表面上限定多个源极晶体管SCTR。第二晶圆W2可以包括在其接合至第一晶圆W1的一个表面上的多个接合焊盘BP8，多个接合焊盘BP8分别接合至多个接合焊盘BP7。
每个接合焊盘BP8可以通过限定在电介质层34中的接触结构72a至72d联接到源极晶体管SCTR的源极区域和漏极区域中的任何一个。可以在覆盖第二基板30的顶表面的电介质层32a上限定源极线SL。
可以使用用于配置外部联接焊盘130的布线层来配置源极线SL，并且源极线SL可以与外部联接焊盘130设置在同一层。源极线SL可以从第一单元区域CR1延伸到焊盘区域PADR，并且可以联接到焊盘区域PADR中的外部联接焊盘130。联接到源极线SL的外部联接焊盘130可以是用于接地电压VSS的外部联接焊盘。
在第一单元区域CR1中，源极线SL可以在垂直方向VD上与源电极SE交叠。可以在第二基板30中限定隔离电介质层80。隔离电介质层80可以从第二基板30的顶表面穿过第二基板30。在第一单元区域CR1中，与电介质层34中的布线81联接的插塞82可以限定在源极线SL的下方并且可以穿过电介质层32a和隔离电介质层80。布线81可以通过接触结构83a至83c联接到源极晶体管SCTR的源极区域和漏极区域中的另一个。
随着插塞82、布线81、接触结构83a至83c、源极晶体管SCTR、接触结构72a至72d以及接合焊盘BP7和BP8串联联接在源极线SL和源电极SE之间，可以构成一条电路径。多个类似的电路径可以并联联接在源极线SL和源电极SE之间。
在读取操作或验证操作中，来自源极线SL的接地电压VSS被提供给源极板20，并且理想地，源极板20应处于接地电平。然而，由于源极板20自身充当电阻器并且在读取操作或验证操作中从位线BL通过垂直沟道CH流向源极板20的电流较大，所以源极板20的电位可以升高。这被称为源极线回跳现象。结果，由于源极板20的电阻，读取目标存储器单元(或验证目标存储器单元)的感测电流降低，并且由于这个事实，即使存储器单元的阈值电压低于读取电压(或验证电压)，该存储器单元也可能被识别为已编程单元。因此，在读取操作的情况下，可能发生其中未编程的存储器单元被读取为已编程单元的读取失败，并且在验证操作的情况下，可能发生其中未完成编程的存储器单元被识别为已完成编程的单元并因而在下一编程操作中不被进一步编程的编程不足(under program)的情况。
如上所述地联接源极线SL和源电极SE的电路径可以设置在源电极SE和源极线SL之间的交叠区域中。联接源电极SE和源极板20的接触结构71a至71e可以设置在源电极SE和源极板20之间的交叠区域中。
因为可以通过利用位线BL上方的布线层M1的未使用区域将源电极SE配置为与第一单元区域CR1相对应的平板形状，所以可以增加源电极SE与源极线SL之间的交叠面积以及源电极SE与源极板20之间的交叠面积。因此，可以增加联接源极线SL和源电极SE的电路径的数量以及联接源电极SE与源极板20的接触结构71a至71e的数量，并且可以减小联接至源极板20的接触结构71a至71e之间的间隔。因此，可以抑制源极板20的电位由于源极板20的电阻而升高，从而减少源极回跳现象的发生。
图14是穿过图12的存储器装置截取的截面图。
参照图14，可以在第一逻辑结构LP1的第一基板10上限定源极晶体管SCTR。源极晶体管SCTR可以设置在第一基板10的减薄区域SR中。
源极板20可以被导电接触插塞DCC5穿过并且电联接至导电接触插塞DCC5。导电接触插塞DCC5可以通过限定在电介质层12中的接触结构81a至81f联接到源极晶体管SCTR的源极区域和漏极区域之一。
在减薄区域SR中，可以限定穿过源极板20的隔离电介质层40d。联接到接触结构82a至82f的导电接触插塞DCC6可以限定在电介质层12中并且穿过隔离电介质层40d。导电接触插塞DCC6可以通过接触结构82a至82f联接到源极晶体管SCTR的源极区域和漏极区域中的另一个。
第一晶圆W1可以包括在其一个表面上的接合焊盘BP9。接合焊盘BP9可以在电介质层26的顶表面上露出。接合焊盘BP9可以通过限定在电介质层26中的接触结构83a至83f联接到导电接触插塞DCC6。导电接触插塞DCC5、接触结构81a至81f、源极晶体管SCTR、接触结构82a至82f、导电接触插塞DCC6和接触结构83a至83f可以构成电联接接合焊盘BP9和源极板20的电路径。
第二逻辑结构LP2可以包括源极线SL，该源极线SL限定在覆盖第二基板30的顶表面的电介质层32a上。在减薄区域SR中，穿过第二基板30的隔离电介质层84可以限定在源极线SL下方。隔离电介质层84可以从第二基板30的顶表面穿过第二基板30。联接到布线85的插塞86可以限定在电介质层34中并且从电介质层32a的顶表面穿过电介质层32a和隔离电介质层84。
第二晶圆W2可以包括在其接合至第一晶圆W1的一个表面上的接合焊盘BP10，接合焊盘BP10接合至接合焊盘BP9。接合焊盘BP10可以通过限定在电介质层34中的接触结构87a至87d联接到布线85。
图15是示意性地例示根据本公开的实施方式的存储器装置的示例表示的图。
参照图15，第一逻辑结构LP1可以包括行解码器X-DEC和***电路PERI。第二逻辑结构LP2可以包括页缓冲器电路PBC。
行解码器X-DEC的通过晶体管电路PASS_TR可以设置在第一逻辑结构LP1的减薄区域SR以及第一单元区域CR1和第二单元区域CR2中的与减薄区域SR相邻的边缘部分中，以具有在第二方向SD上延伸的形状。行解码器X-DEC的块开关电路BLK_SW可以与通过晶体管电路PASS_TR相邻设置，以具有在第二方向SD上延伸的形状。***电路PERI可以被设置在第一逻辑结构LP1中的未设置有行解码器X-DEC的区域中。
页缓冲器电路PBC可以设置在第二逻辑结构LP2的第一单元区域CR1和第二单元区域CR2中。页缓冲器电路PBC可以在存储器单元阵列MCA上方在垂直方向VD上与存储器单元阵列MCA交叠。页缓冲器电路PBC的一部分可以在垂直方向VD上与第一逻辑结构LP1的行解码器X-DEC交叠。
通过将页缓冲器电路PBC设置在存储器单元阵列MCA上方的第二晶圆W2的第二逻辑结构LP2中并且通过将行解码器X-DEC设置在存储器单元阵列MCA下方的第一晶圆W1的第一逻辑结构LP1中，根据本公开的实施方式的存储器装置可以提高布局利用效率。另外，通过将***电路PERI设置在与页缓冲器电路PBC分离的晶圆中，根据本实施方式的存储器装置可以消除由于页缓冲器电路PBC的存在导致的设置***电路PERI的限制。
图16是例示图15的一部分的截面图，并且示出了在第一方向FD上穿过第一单元区域CR1和减薄区域SR截取的截面。
参照图16，行解码器X-DEC和***电路PERI可以设置在第一逻辑结构LP1的第一基板10上。行解码器X-DEC可以设置在减薄区域SR以及第一单元区域CR1中的与减薄区域SR相邻的边缘部分中。***电路PERI可以设置在未设置有行解码器X-DEC的区域中。
单元结构CP可以包括源极板20和设置在源极板20上的层叠结构。源极板20可以不设置在减薄区域SR中。层叠结构可以包括交替层叠的多个电极层22和多个层间电介质层24。电极层22可以以不同长度从第一单元区域CR1延伸到减薄区域SR，从而在减薄区域SR中形成阶梯状台阶。
可以在减薄区域SR中限定穿过层叠结构的蚀刻屏障41a。蚀刻屏障41a可以被配置为围绕减薄区域SR中的层叠结构的一部分。由于蚀刻屏障41a的存在，层叠结构可以具有不同的结构。具体地，在由蚀刻屏障41a围绕的区域内部，层叠结构可以具有其中多个电介质层23和多个层间电介质层24交替层叠的结构，并且在蚀刻屏障41a的外部，层叠结构可以具有其中多个电极层22和多个层间电介质层24交替层叠的结构。
可以在电介质层12中限定联接至行解码器X-DEC的接触结构91a至91f。可以在电介质层26中限定位于电极层22的台阶结构上方的布线92。布线92可以与位线BL设置在同一层。布线92的一端可以通过接触结构93a至93c联接到相应的电极层22。布线92的另一端可以联接到通孔94。通孔94可以联接到限定在电介质层12中的接触结构91a至91f，并且可以穿过多个电介质层23和多个层间电介质层24。
接触结构93a至93c、布线92、通孔94和接触结构91a至91f可以构成联接电极层22和行解码器X-DEC的电路径。虽然为了简化图示起见，图16例示了一个电极层22联接至行解码器X-DEC，但是应当理解，多个电极层22分别通过各自的电路径联接至行解码器X-DEC。
可以在第一晶圆W1的一个表面上限定接合焊盘BP11。接合焊盘BP11可以通过限定在电介质层26中的接触结构95a和95b联接到位线BL。虽然为了简化图示起见，图16仅例示了联接至一些位线BL的接合焊盘BP11，应当理解的是，分别联接至位线BL的多个接合焊盘BP11设置在第一晶圆W1的一个表面上。
可以在第二逻辑结构LP2的第二基板30的底表面上限定页缓冲器电路PBC。页缓冲器电路PBC可以设置在第二基板30的第一单元区域CR1中。页缓冲器电路PBC的一部分可以在垂直方向VD上与行解码器X-DEC交叠。
第二晶圆W2可以包括在其接合至第一晶圆W1的一个表面上的接合焊盘BP12，接合焊盘BP12接合至接合焊盘BP11。接合焊盘BP12可以通过在电介质层34中限定的接触结构96a至96f联接到页缓冲器电路PBC。
根据以上参照图15和图16描述的实施方式，因为行解码器X-DEC与存储器单元阵列MCA被配置在同一晶圆中，所以在将行解码器X-DEC与存储器单元阵列MCA的电极层22联接中可以不使用接合焊盘。因此，因为可以减少接合焊盘的数量并以更大的尺寸制造接合焊盘，所以在接合晶圆时可以提高接合对准裕度，从而有助于抑制接合焊盘之间联接失败的发生。
图17是例示根据本公开的实施方式的存储器装置的示意性结构的示例表示的图。
参照图17，***电路PERI可以被划分为第一***电路PERI_A和第二***电路PERI_B，并且第一***电路PERI_A和第二***电路PERI_B可以分别设置在第一晶圆W1的第一逻辑结构LP1和第二晶圆W2的第二逻辑结构LP2中。
第一***电路PERI_A可以设置在第一逻辑结构LP1中的未设置有行解码器X-DEC的区域中。第一***电路PERI_A的一部分可以在垂直方向VD上与页缓冲器电路PBC交叠。第二***电路PERI_B可以设置在第二逻辑结构LP2中的未设置有页缓冲器电路PBC的区域中。第二***电路PERI_B的一部分可以在垂直方向VD上与行解码器X-DEC交叠。
如以上参照图10所描述的，配置行解码器X-DEC和页缓冲器电路PBC的水平晶体管可以包括低电压晶体管和高电压晶体管。配置***电路PERI的水平晶体管可以包括薄膜晶体管、低电压晶体管和高电压晶体管。
设置在第一逻辑结构LP1中的第一***电路PERI_A可以包括低电压晶体管和高电压晶体管中的至少一个，并且可以不包括薄膜晶体管。设置在第二逻辑结构LP2中的第二***电路PERI_B可以包括薄膜晶体管、低电压晶体管和高电压晶体管。配置***电路PERI的薄膜晶体管可以设置在第二逻辑结构LP2中。
根据本实施方式，通过不仅利用第一逻辑结构LP1而且利用第二逻辑结构LP2来设置***电路PERI，可以提高布局利用效率。此外，通过将***电路PERI的薄膜晶体管不设置在第一逻辑结构LP1中而是仅设置在第二逻辑结构LP2中，可以防止由于在形成存储器结构CP的工艺中的热导致的薄膜晶体管中的功能错误的发生。另外，通过在第一晶圆W1中设置不包括薄膜晶体管的第一***电路PERI_A和行解码器X-DEC，根据本实施方式的存储器装置可以通过减少形成第一晶圆W1的栅极电介质层所需的制造工艺来简化工艺。因此，可以降低制造成本，并且有助于抑制制造工艺期间的故障的发生。
作为另选方案，第一***电路PERI_A可以包括与行解码器X-DEC相关联的***电路，并且第二***电路PERI_B可以包括与页缓冲器电路PBC相关联的***电路。
图18是例示根据本公开的实施方式的存储器装置的示意性结构的示例表示的图。
参照图18，行解码器X-DEC的通过晶体管电路PASS_TR和***电路PERI可以设置在第一晶圆W1的第一逻辑结构LP1中，而行解码器X-DEC的块开关电路BLK_SW和页缓冲器电路PBC可以设置在第二晶圆W2的第二逻辑结构LP2中。
通过晶体管电路PASS_TR可以设置在第一逻辑结构LP1的减薄区域SR以及第一逻辑结构LP1的第一单元区域CR1和第二单元区域CR2中的与减薄区域SR相邻的边缘部分中，以具有在第二方向SD上延伸的形状。块开关电路BLK_SW可以设置在第二逻辑结构LP2的减薄区域SR中，以具有在第二方向SD上延伸的形状。
根据本实施方式，通过将行解码器X-DEC的块开关电路BLK_SW设置在第二逻辑结构LP2中，可以减小行解码器X-DEC在第一逻辑结构LP1中所占据的面积。因此，可以增加第一逻辑结构LP1中的可以利用以设置***电路PERI的面积。
图19是例示根据本公开的实施方式的存储器装置的示例表示的截面图。
参照图19，第二晶圆W2的第二基板30可以包括电介质层30a和层叠在电介质层30a上的半导体层30b。电介质层30a可以包括氧化硅。半导体层30b可以包括硅或锗。第二基板30可以是绝缘体上硅(SOI)基板或绝缘体上锗(GOI)基板。半导体层30b的顶表面可以构成第二基板30的有源表面，而电介质层30a的底表面可以构成第二基板30的背表面。
行解码器X-DEC和第二***电路PERI_B可以设置在第二基板30的有源表面上。可以限定从第二基板30的背表面穿过第二基板30的隔离电介质层97。隔离电介质层97可以由氧化物形成。
隔离电介质层97可以被将在下面描述的插塞98a和98b穿过，并且可以起到使插塞98a和98b与第二基板30彼此绝缘的作用。隔离电介质层97可以连续地形成在未设置有行解码器X-DEC和第二***电路PERI_B的区域中。如果仅在插塞98a和98b中的每一个周围局部地形成隔离电介质层97，则半导体层30b与插塞98a和98b中的每一个之间的联接电容变得过大，因此，存储器装置的电特性可能劣化。作为替代，隔离电介质层97可以连续地设置在未设置有行解码器X-DEC和第二***电路PERI_B的区域中，并且插塞98a和98b可以以它们与第二基板30间隔开至少预定距离的状态穿过隔离电介质层97。根据该事实，因为可以确保半导体层30b与插塞98a和98b之间的隔离电介质层97的厚度，所以可以减小半导体层30b与插塞98a和98b之间的联接电容。
尽管本实施方式例示了配置行解码器X-DEC和第二***电路PERI_B的第二逻辑结构LP2中所包括的元件，以及配置页缓冲器电路PBC和第一***电路PERI_A的第一逻辑结构LP1中所包括的元件，但是本公开不限于此。如以上实施方式中前述提及的，可以改变由第一逻辑结构LP1中所包括的元件所配置的电路和由第二逻辑结构LP2中所包括的元件所配置的电路。
第二晶圆W2可以以面朝上类型接合到第一晶圆W1上，使得第二基板30的背表面与第一晶圆W1的顶表面进行接触。构成第二基板30的背表面的电介质层30a和构成第一晶圆W1的顶表面的电介质层26可以彼此接合。与电介质层30a类似，电介质层26可以由氧化物形成。
可以在第二基板30的有源表面上限定电介质层34，以覆盖行解码器X-DEC和第二***电路PERI_B。可以在电介质层26中限定电联接至电极层22的布线27a。可以限定穿过电介质层34和隔离电介质层97联接至布线27a的插塞98a。插塞98a可以穿过第一晶圆W1和第二晶圆W2之间的接合表面，并且插塞98a的底端可以直接联接到布线27a。
电联接到第一***电路PERI_A的布线27b可以设置在第一晶圆W1的电介质层26中。可以定义穿过电介质层34和隔离电介质层97联接到布线27b的插塞98b。插塞98b可以穿过第一晶圆W1和第二晶圆W2之间的接合表面，并且插塞98b的底端可以直接联接至布线27b。
可以在电介质层34和插塞98a和98b上限定布线52b和52c，并且布线52b和52c可以分别联接到插塞98a和98b。布线52b和52c可以在形成外部接合焊盘130时与外部接合焊盘130一起形成，并且可以与外部接合焊盘130由相同的材料制成。布线52b可以通过接触结构99a至99e联接至行解码器X-DEC，并且布线52c可以通过接触结构99f至99j联接到第二***电路PERI_B。
在本实施方式中，与上述实施方式不同，在联接第一晶圆W1中限定的元件和第二晶圆W2中限定的元件中不使用接合焊盘。因此，由于在接合第一晶圆W1和第二晶圆W2时不需要对准接合焊盘，因此可以防止由于焊盘未对准而导致的联接失败。
图20和图21是例示第一晶圆和第二晶圆之间的联接结构的示例表示的截面图。
参照图20，隔离电介质层97可以穿过第二基板30的半导体层30b，并且可以不穿过第二基板30的电介质层30a。插塞98a可以穿过电介质层34和隔离电介质层97，并且可以不穿过第二基板30的电介质层30a。可以限定通过从电介质层30a的底表面穿过第二基板30的电介质层30a而联接至插塞98a的接合焊盘BP14。接合焊盘BP14可以接合到接合焊盘BP13，接合焊盘BP13限定在第一晶圆W1的接合到第二晶圆W2的一个表面上。
参照图21，隔离电介质层97可以穿过第二基板30的半导体层30b和电介质层30a。在第二晶圆W2接合到第一晶圆W1的上面限定有接合焊盘BP13的一个表面之后，可以定义通过从电介质层34的顶表面穿过电介质层34和隔离电介质层97而联接到接合焊盘BP13的插塞98a。插塞98a的底端可以直接联接到第一晶圆W1的接合焊盘BP13。
图22是示意性地例示根据实施方式的包括存储器装置的存储器***的示例表示的框图。
参照图22，根据实施方式的存储器***600可以包括非易失性存储器装置610和存储器控制器620。
非易失性存储器装置610可以由上述存储器装置构成，并且可以以上述方式操作。存储器控制器620可以被配置为控制非易失性存储器装置(NVM装置)610。非易失性存储器装置610和存储器控制器620的组合可以被提供为存储卡或固态盘(SSD)。SRAM 621用作处理单元(CPU)622的工作存储器。主机接口(主机I/F)623包括与存储器***600联接的主机的数据交换协议。
纠错码块(ECC)624检测并纠正从非易失性存储器装置610读取的数据中包含的错误。
存储器接口(存储器I/F)625与本实施方式的非易失性存储器装置610接口连接。处理单元622执行用于存储器控制器620的数据交换的总体控制操作。
尽管在附图中未示出，但是对于与本实施方式所属领域的普通技术人员显而易见的是，根据实施方式的存储器***600可以附加地设置有ROM，该ROM存储用于与主机接口连接的代码数据。非易失性存储器装置610可以被提供为由多个闪存芯片构成的多芯片封装件。
如上所述，根据本实施方式的存储器***600可以被提供为具有低发生错误概率的高可靠性存储介质。特别地，本实施方式的非易失性存储器装置可以被包括在诸如最近正在积极研究的固态盘(SSD)之类的存储器***中。在这种情况下，存储器控制器620可以被配置为通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(快速***组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机***接口)协议、ESDI(增强型小型磁盘接口)协议和IDE(集成驱动电子设备)协议之类的各种接口协议之一与外部(例如，主机)进行通信。
图23是示意性地例示根据本公开的实施方式的包括存储器装置的计算***的示例表示的框图。
参照图23，根据实施方式的计算***700可以包括电联接到***总线760的存储器***710、微处理器(CPU)720、RAM 730、用户接口740和调制解调器750(诸如，基带芯片组)。在根据实施方式的计算***700是移动装置的情况下，可以附加地设置用于提供计算***700的操作电压的电池(未示出)。尽管在附图中未示出，但是对于本实施方式所属领域的普通技术人员而言显而易见的是，根据本实施方式的计算***700可以附加地设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器***710可以配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。否则，存储器***710可以设置为融合闪存(例如，OneNAND闪存)。
尽管已经出于示例性目的描述了本公开的示例性实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，以上和附图中公开的实施方式应仅在描述性意义上考虑，并非用于限制技术范围。本公开的技术范围不受实施方式和附图的限制。本公开的精神和范围可以结合所附权利要求书来进行解释并且涵盖落入所附权利要求书的范围内的所有等同形式。
相关申请的交叉引用
本申请要求于2020年5月29日向韩国知识产权局提交的韩国专利申请No.10-2020-0065284的优先权，通过引用将其全部内容合并在此。

Claims (33)

1.一种存储器装置，该存储器装置包括：
第一晶圆以及层叠在所述第一晶圆上并接合到所述第一晶圆的第二晶圆，
其中，所述第一晶圆包括：
单元结构，所述单元结构包括存储器单元阵列；以及
第一逻辑结构，所述第一逻辑结构设置在所述单元结构下方，并且包括列控制电路，
其中，所述第二晶圆包括第二逻辑结构，所述第二逻辑结构包括行控制电路，
其中，所述存储器单元阵列包括：层叠结构，所述层叠结构设置在单元区域和减薄区域中的源极板上；以及设置在所述层叠结构上方的所述存储器单元阵列的位线，
其中，所述单元结构还包括通过穿过所述层叠结构的接触结构联接至所述源极板的源电极，并且
其中，所述源电极被设置在所述位线与所述第二晶圆之间的布线层的所述单元区域中。
2.根据权利要求1所述的存储器装置，其中，所述列控制电路的一部分和所述行控制电路的一部分在所述第一晶圆和所述第二晶圆的层叠方向上彼此交叠。
3.根据权利要求1所述的存储器装置，其中，所述行控制电路包括行解码器。
4.根据权利要求1所述的存储器装置，其中，所述行控制电路包括通过晶体管电路。
5.根据权利要求4所述的存储器装置，该存储器装置还包括：
块开关电路，所述块开关电路控制所述通过晶体管电路，
其中，所述块开关电路被设置在所述第一逻辑结构中。
6.根据权利要求1所述的存储器装置，该存储器装置还包括：
***电路，
其中，所述***电路被设置在所述第二逻辑结构中的未设置有所述行控制电路的区域中。
7.根据权利要求1所述的存储器装置，该存储器装置还包括：
第一***电路和第二***电路，
其中，所述第一***电路被设置在所述第一逻辑结构中的未设置有所述列控制电路的区域中，并且
其中，所述第二***电路被设置在所述第二逻辑结构中的未设置有所述行控制电路的区域中。
8. 根据权利要求7所述的存储器装置，
其中，所述第一***电路包括多个第一水平晶体管，所述多个第一水平晶体管中的每一个包括具有厚度的栅极电介质层，并且所述第二***电路包括多个第二水平晶体管，所述多个第二水平晶体管中的每一个包括具有厚度的栅极电介质层，并且
其中，所述多个第一水平晶体管当中的具有最小厚度的栅极电介质层比所述多个第二水平晶体管当中的具有最小厚度的栅极电介质层厚。
9. 根据权利要求7所述的存储器装置，
其中，所述第一***电路包括第一水平晶体管，并且第二***电路包括第二水平晶体管，并且
其中，所述第一水平晶体管的栅极电介质层的不同厚度的数量小于所述第二水平晶体管的栅极电介质层的不同厚度的数量。
10.根据权利要求7所述的存储器装置，其中，所述第一***电路包括控制所述列控制电路的第一电路，并且所述第二***电路包括控制所述行控制电路的第二电路。
11. 根据权利要求1所述的存储器装置，
其中，所述存储器单元阵列被设置在所述单元区域中，并且
其中，所述列控制电路在所述单元区域中与所述存储器单元阵列交叠。
12.根据权利要求11所述的存储器装置，其中，所述行控制电路被设置在所述减薄区域和所述单元区域中的与所述减薄区域相邻的边缘部分中。
13.根据权利要求12所述的存储器装置，
其中，所述层叠结构包括：
交替层叠的多个电极层和多个层间电介质层；以及
交替层叠的多个电介质层和所述多个层间电介质层，
其中，所述存储器单元阵列还包括穿过交替层叠的所述多个电极层和所述多个层间电介质层的垂直沟道，并且
其中，所述位线通过穿过交替层叠的所述多个电介质层和所述多个层间电介质层的通孔联接到所述列控制电路。
14.根据权利要求1所述的存储器装置，其中，所述源电极具有与所述单元区域相对应的平板形状。
15. 根据权利要求1所述的存储器装置，该存储器装置还包括：
第一接合焊盘，所述第一接合焊盘设置在所述第一晶圆的与所述第二晶圆接合的一个表面上，并且电联接到所述存储器单元阵列的字线；以及
第二接合焊盘，所述第二接合焊盘电联接到所述行控制电路，设置在所述第二晶圆的与所述第一晶圆接合的一个表面上，并且接合到所述第一接合焊盘。
16.根据权利要求1所述的存储器装置，
其中，所述单元结构包括：
源极板，所述源极板限定在所述第一逻辑结构上并且支撑所述存储器单元阵列；
电介质层，所述电介质层限定在所述源极板上以覆盖所述存储器单元阵列；以及
第一布线，所述第一布线设置在所述电介质层中，并且电联接至所述存储器单元阵列的字线，
其中，所述第二逻辑结构包括电联接到所述行控制电路的第二布线，并且
其中，所述第一布线和所述第二布线通过插塞彼此联接，所述插塞在所述第二布线下方穿过所述第一晶圆和所述第二晶圆之间的接合表面并且在所述插塞的底端联接到所述第一布线。
17.根据权利要求16所述的存储器装置，
其中，所述第二逻辑结构包括：
基板；
隔离电介质层，所述隔离电介质层穿过所述基板；以及
第一逻辑电路，所述第一逻辑电路限定在所述基板上，并且包括所述行控制电路，并且
其中，所述隔离电介质层连续地设置在未设置有所述第一逻辑电路的区域中，并且所述插塞在与所述基板间隔开至少预定距离的位置处穿过所述隔离电介质层。
18.根据权利要求17所述的存储器装置，其中，所述第一逻辑电路包括***电路和所述行控制电路。
19. 根据权利要求1所述的存储器装置，该存储器装置还包括：
多个外部联接焊盘，所述多个外部联接焊盘限定在所述第二晶圆的背离所述第二晶圆的与所述第一晶圆接合的一个表面的另一表面上；以及
多个ESD元件，所述多个ESD元件分别联接到所述多个外部联接焊盘，
其中，所述多个外部联接焊盘被设置在焊盘区域中，并且
其中，所述多个ESD元件中的一些在所述焊盘区域中设置在所述第一逻辑结构中，并且所述多个ESD元件中的另一些在与所述焊盘区域相邻的***区域中设置在所述第二逻辑结构中。
20.一种存储器装置，该存储器装置包括：
第一晶圆以及层叠在所述第一晶圆上并接合到所述第一晶圆的第二晶圆，
其中，所述第一晶圆包括：
单元结构，所述单元结构包括存储器单元阵列；以及
第一逻辑结构，所述第一逻辑结构设置在所述单元结构下方并且包括行控制电路，
其中，所述第二晶圆包括第二逻辑结构，所述第二逻辑结构包括列控制电路，
其中，所述存储器单元阵列包括：层叠结构，所述层叠结构设置在单元区域和减薄区域中的源极板上；以及设置在所述层叠结构上方的所述存储器单元阵列的位线，
其中，所述单元结构还包括通过穿过所述层叠结构的接触结构联接至所述源极板的源电极，并且
其中，所述源电极被设置在所述位线与所述第二晶圆之间的布线层的所述单元区域中。
21.根据权利要求20所述的存储器装置，其中，所述列控制电路的一部分和所述行控制电路的一部分在所述第一晶圆和所述第二晶圆的层叠方向上彼此交叠。
22.根据权利要求20所述的存储器装置，其中，所述行控制电路包括行解码器。
23.根据权利要求20所述的存储器装置，其中，所述行控制电路包括通过晶体管电路。
24.根据权利要求23所述的存储器装置，该存储器装置还包括：
块开关电路，所述块开关电路控制所述通过晶体管电路，
其中，所述块开关电路被设置在所述第二逻辑结构中。
25.根据权利要求20所述的存储器装置，该存储器装置还包括：
***电路；
其中，所述***电路被设置在所述第一逻辑结构中的未设置有所述行控制电路的区域中。
26.根据权利要求20所述的存储器装置，该存储器装置还包括：
第一***电路和第二***电路；
其中，所述第一***电路被设置在所述第一逻辑结构中的未设置有所述行控制电路的区域中，并且
其中，所述第二***电路被设置在所述第二逻辑结构中的未设置有所述列控制电路的区域中。
27. 根据权利要求26所述的存储器装置，
其中，所述第一***电路包括多个第一水平晶体管，所述多个第一水平晶体管中的每一个包括具有厚度的栅极电介质层，并且所述第二***电路包括多个第二水平晶体管，所述多个第二水平晶体管中的每一个包括具有厚度的栅极电介质层，并且
其中，所述多个第一水平晶体管当中的具有最小厚度的栅极电介质层比所述多个第二水平晶体管当中的具有最小厚度的栅极电介质层厚。
28. 根据权利要求26所述的存储器装置，
其中，所述第一***电路包括第一水平晶体管，并且所述第二***电路包括第二水平晶体管，并且
其中，所述第一水平晶体管的栅极电介质层的不同厚度的数量小于所述第二水平晶体管的栅极电介质层的不同厚度的数量。
29.根据权利要求26所述的存储器装置，其中，所述第一***电路包括控制所述行控制电路的第一电路，并且所述第二***电路包括控制所述列控制电路的第二电路。
30. 根据权利要求20所述的存储器装置，
其中，所述存储器单元阵列被设置在所述单元区域中，并且
其中，所述列控制电路在所述单元区域中与所述存储器单元阵列交叠。
31.根据权利要求30所述的存储器装置，其中，所述行控制电路被设置在所述减薄区域和所述单元区域中的与所述减薄区域相邻的边缘部分中。
32.根据权利要求31所述的存储器装置，
其中，所述层叠结构包括：
在所述减薄区域的一部分中交替地层叠的多个电介质层和多个层间电介质层；以及
在所述单元区域和所述减薄区域的另一部分中交替地层叠的多个电极层和所述多个层间电介质层，
其中，所述存储器单元阵列还包括穿过在所述单元区域中交替地层叠的所述多个电极层和所述多个层间电介质层的垂直沟道，并且
其中，所述电极层通过多个通孔联接到所述行控制电路，所述多个通孔穿过交替地层叠的所述多个电介质层和所述多个层间电介质层。
33. 根据权利要求20所述的存储器装置，该存储器装置还包括：
第一接合焊盘，所述第一接合焊盘设置在所述第一晶圆的与所述第二晶圆接合的一个表面上，并且电联接到所述存储器单元阵列的位线；以及
第二接合焊盘，所述第二接合焊盘电联接到所述列控制电路，设置在所述第二晶圆的与所述第一晶圆接合的一个表面上，并且接合到所述第一接合焊盘。
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