CN115997487A - 形成顶部选择栅极沟槽的方法 - Google Patents

形成顶部选择栅极沟槽的方法 Download PDF

Info

Publication number
CN115997487A
CN115997487A CN202080002425.XA CN202080002425A CN115997487A CN 115997487 A CN115997487 A CN 115997487A CN 202080002425 A CN202080002425 A CN 202080002425A CN 115997487 A CN115997487 A CN 115997487A
Authority
CN
China
Prior art keywords
stack
tsg
dummy
trench
word line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080002425.XA
Other languages
English (en)
Inventor
尹航
吴智鹏
韩凯
张璐
王攀
王香凝
张慧
耿静静
肖梦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of CN115997487A publication Critical patent/CN115997487A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42352—Gate electrodes for transistors with charge trapping gate insulator with the gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种用于制造半导体器件(100)的方法，该半导体器件(100)具有被布置在衬底(101)之上的交替的绝缘层(111)和牺牲字线层(112)的第一堆叠，该第一堆叠包括核心区(170)和阶梯区(130)。该方法可以包括：在第一堆叠的核心区(170)中形成第一电介质沟槽(121)；在第一堆叠的阶梯区(130)中形成与第一电介质沟槽(121)相邻并且连接的第二电介质沟槽(122)；以及形成延伸穿过第一堆叠的虚设沟道结构(151)，其中，虚设沟道结构(151)是与第二电介质沟槽(122)间隔开的。

Description

形成顶部选择栅极沟槽的方法
技术领域
概括而言，本申请描述了与半导体存储器件有关的实施例。
背景技术
闪存器件被广泛用于各种现代技术(例如，智能电话、计算机等)中的电子数据存储。为了增加存储密度并且降低制造成本，已开发了三维(3D)NAND闪存器件。随着3D NAND技术朝着更高的密度和更高的容量推进(例如，从128个层发展到192个层)，大高宽比蚀刻和后续填充可能变得越来越困难。具体地，在沟道优先的制造方案中，通常在单个光掩模上印刷顶部选择栅极(TSG)沟槽图案。TSG沟槽的相当大的深度可能导致蚀刻和填充成为具有挑战性的任务。尽管努力通过将孔添加到TSG沟槽来缓解该问题，但是蚀刻轮廓可能变形，并且在随后的热工艺期间可能形成裂纹缺陷。
发明内容
本公开内容的各方面提供了具有被印刷在两个光掩模中的TSG沟槽的半导体器件以及形成具有TSG沟槽的半导体器件的方法。
根据第一方面，提供了一种半导体器件。所述半导体器件可以包括：在衬底之上的交替的绝缘层和字线层的第一堆叠，其中，所述第一堆叠可以包括核心区和阶梯区，并且所述字线层可以包括TSG。在一些实施例中，所述字线层还包括在所述TSG下方的一个或多个虚设TSG。在一些实施例中，所述字线层还可以包括在所述虚设TSG下方的栅极线、在所述栅极线下方的一个或多个底部选择栅极(BSG)以及在所述一个或多个虚设BSG下方的BSG。
所述半导体器件还可以包括：在所述第一堆叠的所述核心区中的第一沟道结构以及延伸穿过所述第一堆叠的虚设沟道结构。此外，所述第一沟道结构延伸穿过所述第一堆叠的所述核心区。例如，第一沟道结构可以包括被一个或多个绝缘层围绕的沟道层。另外，所述虚设沟道结构是在所述第一堆叠的所述核心区和所述阶梯区中的至少一者中形成的。
所述半导体器件还可以包括在所述核心区中的第一TSG切口结构以及在所述阶梯区中的第二TSG切口结构。所述第一TSG切口结构与所述第二TSG切口结构相邻并且连接。所述第一TSG切口结构和所述第二TSG切口结构两者都延伸穿过所述TSG并且将所述TSG划分为子TSG。在一些实施例中，所述第一TSG切口结构和所述第二TSG切口结构两者都延伸穿过所述一个或多个虚设TSG，并且将所述一个或多个虚设TSG划分为虚设子TSG。此外，所述第一TSG切口结构可以是由与所述第二TSG切口结构不同的电介质材料或相同的电介质材料制成的。所述第一TSG切口结构可以具有与所述第二TSG切口结构不同的深度或相同的深度。
在其它实施例中，所述半导体器件可以包括交替的绝缘层和字线层的第二堆叠，并且所述第二堆叠被夹在所述衬底与所述第一堆叠之间。所述第二堆叠可以包括在所述第二堆叠的核心区中的第二沟道结构，并且所述第二沟道结构延伸穿过所述第二堆叠的所述核心区并且与对应的第一沟道结构对准。
根据本公开内容的第二方面，提供了一种用于制造半导体器件的方法，其中，所述半导体器件具有被布置在衬底之上的交替的绝缘层和牺牲字线层的第一堆叠，所述第一堆叠包括核心区和阶梯区。所述方法可以包括：在所述第一堆叠的所述核心区中形成第一电介质沟槽；在所述第一堆叠的所述阶梯区中形成与所述第一电介质沟槽相邻并且连接的第二电介质沟槽；以及形成延伸穿过所述第一堆叠的虚设沟道结构，其中，所述虚设沟道结构是与所述第二电介质沟槽间隔开的。
在一些实施例中，在所述第一堆叠的所述核心区中形成所述第一电介质沟槽可以通过以下方式来实现：基于第一掩模，在所述第一堆叠的所述核心区中蚀刻一对或多对的所述交替的绝缘层和牺牲字线层，以形成第一空沟槽；以及利用第一电介质材料填充所述第一空沟槽。在所述第一堆叠的所述阶梯区中形成所述第二电介质沟槽可以通过以下方式来实现：基于第二掩模，在所述第一堆叠的所述阶梯区中蚀刻一对或多对的所述交替的绝缘层和牺牲字线层，以形成与已利用所述第一电介质材料填充的所述第一空沟槽相邻的第二空沟槽；以及利用第二电介质材料填充所述第二空沟槽。所述第一电介质材料可以是与所述第二电介质材料相同或不同的。此外，形成延伸穿过所述第一堆叠的虚设沟道结构可以通过以下方式来实现：基于第三掩模，蚀刻穿过所述第一堆叠以形成虚设沟道孔；以及利用第三电介质材料来填充所述虚设沟道孔。所述虚设沟道结构是在所述第一堆叠的所述核心区和所述阶梯区中的至少一者中形成的。在一些实施例中，形成所述第二电介质沟槽还可以包括：使用所述第二掩模在所述衬底之上形成标记，所述第二掩模包含所述标记和所述第二电介质沟槽的图案。所述标记可以用于将来的对准。
所述方法还可以包括：形成延伸穿过所述第一堆叠的栅极线切口沟槽；以及利用字线层代替所述牺牲字线层。所述栅极线切口沟槽可以在与所述第一电介质沟槽和所述第二电介质沟槽相同的方向上延伸，并且将所述第一堆叠划分为第一子堆叠。在一些实施例中，所述字线层包括在所述第一堆叠的顶部处的TSG，并且所述第一电介质沟槽和所述第二电介质沟槽延伸穿过所述TSG，并且将所述TSG划分为子TSG。在一些实施例中，所述字线层还可以包括在所述TSG下方的一个或多个虚设TSG，并且所述第一电介质沟槽和所述第二电介质沟槽可以进一步延伸穿过所述一个或多个虚设TSG，并且将所述一个或多个虚设TSG划分为虚设子TSG。
在一些实施例中，在形成所述第二电介质沟槽之前，所述方法可以包括：在所述第一堆叠的所述核心区中形成第一沟道结构，其中，所述第一沟道结构延伸穿过所述第一堆叠的所述核心区；以及形成所述第一堆叠的所述阶梯区。例如，所述第一沟道结构可以包括被一个或多个绝缘层围绕的沟道层。
在一些实施例中，在所述衬底之上形成交替的绝缘层和牺牲字线层的所述第一堆叠之前，所述方法可以包括：在所述衬底之上形成交替的绝缘层和牺牲字线层的第二堆叠，其中，所述第二堆叠被夹在所述第一堆叠与所述衬底之间；以及在所述第二堆叠的所述核心区中形成第二沟道结构，其中，所述第二沟道结构延伸穿过所述第二堆叠的所述核心区并且与对应的第一沟道结构对准。
附图说明
当将以下详细描述与附图一起阅读时，可以根据以下详细描述最佳地理解本公开内容的各方面。应注意的是，根据行业中的标准惯例，各个特征不是按比例绘制的。实际上，为了讨论的清楚，可以增加或减小各个特征的尺寸。
图1A和1B分别示出了根据本公开内容的示例性实施例的半导体器件的截面图和俯视图。
图2-5是根据本公开内容的示例性实施例的处于制造的各个中间步骤的半导体器件的截面图。
图6是根据本公开内容的实施例的用于制造示例性半导体器件的示例性过程的流程图。
具体实施方式
以下公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的特定示例以简化本公开内容。当然，这些仅仅是示例，而并不旨在进行限制。例如，在以下描述中在第二特征之上或在第二特征上形成第一特征可以包括其中第一特征和第二特征可以直接接触的实施例，并且还可以包括其中可以在第一特征与第二特征之间形成额外特征使得第一特征和第二特征可以不直接接触的实施例。另外，本公开内容可以在各个示例中重复附图标记和/或字母。这种重复是出于简单和清楚的目的，并且其本身并不规定在所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，可以在本文中使用诸如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中描绘的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。装置可以以其它方式取向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。
本公开内容提供了一种使用两个光掩模来形成顶部选择栅极(TSG)沟槽的方法。该方法可以包括顺序地形成第一电介质沟槽、沟道结构、阶梯、第二电介质沟槽和虚设沟道结构。根据本公开内容的一个方面，所公开的方法可以实现相比于相关示例而言的各种益处。例如，相关示例通常将孔添加到TSG沟槽以促进沟槽填充过程，但是所添加的孔将不可避免地使得蚀刻更加困难。此外，在随后的热工艺期间可能形成裂纹缺陷。本公开内容可以通过将TSG沟槽拆分到两个光掩模上并且在台阶处形成TSG沟槽的一部分，来避免蚀刻和填充问题。所得到的TSG沟槽不需要延伸穿过所有字线层，并且可以承受热工艺而没有裂纹形成。
图1A是根据本公开内容的示例性实施例的半导体器件100的截面图。如图所示，器件100可以包括在垂直方向上被布置在衬底101之上的交替的绝缘层111和字线层112(也被称为栅极层)的堆叠。绝缘层111可以由绝缘材料(例如，氮化硅、二氧化硅等)制成。字线层112可以由栅极堆叠材料(例如，高介电常数(高k)栅绝缘体层、金属栅电极等)制成。
器件100还可以包括核心区170和阶梯区130。核心区170包括在垂直方向上延伸穿过堆叠的多个沟道结构(未示出，但是将在图1B中进行详细解释)。交替的绝缘层111和字线层112的堆叠连同沟道结构一起可以形成晶体管堆叠，诸如垂直存储单元串阵列。在一些示例中，晶体管堆叠可以包括存储单元和选择晶体管，诸如一个或多个底部选择晶体管、一个或多个顶部选择晶体管等。在一些示例中，晶体管堆叠还可以包括一个或多个虚设选择晶体管。相应地，字线层112可以包括一个或多个顶部选择栅极(TSG)，并且还可以包括在TSG下方的一个或多个虚设TSG。
如图所示，阶梯区130包括由一对或多对交替的绝缘层111和字线层112形成的多个阶梯台阶110。例如，在图1A中，阶梯台阶110被演示为具有四对交替的绝缘层111和字线层112。阶梯区130还可以具有在阶梯台阶110之上的绝缘层131。另外，阶梯区130’的顶表面可以与核心区170’的顶表面处于相同的水平上。在一些实施例中，沟道结构的顶表面(未示出)与核心区170’的顶表面处于相同的水平上。
仍然在图1A中，该器件可以包括TSG沟槽120，TSG沟槽120具有在核心区170中的第一TSG切口结构121以及在阶梯区130中的第二TSG切口结构122。在图1A的示例中，第一TSG切口结构121由与第二TSG切口结构122相同的电介质材料(例如，氧化硅)制成。第一TSG切口结构121和第二TSG切口结构122是在分开的步骤中形成的，并且因此如图所示可以具有不同的深度。当然，第一TSG切口结构121和第二TSG切口结构122也可以具有相同的深度。替代地，第一TSG切口结构121可以由与第二TSG切口结构122不同的电介质材料制成。
此外，器件100可以包括延伸穿过堆叠的多个虚设沟道结构(未示出)，这将在图1B中进行详细解释。
图1B是器件100的俯视图，其中，在其中第一TSG切口结构121由与第二TSG切口结构122相同的材料制成的实施例中，图1A中的器件100的截面图是沿着在z方向上切割AA’的线来截取的。如图所示，器件100可以包括核心区170和阶梯区130。在一些实施例中，该器件可以包括一个以上的阶梯区130。此外，器件100可以具有各种阶梯配置，诸如中心阶梯实现方案、侧面阶梯实现方案等。
器件100还可以包括沿着x方向延伸的TSG沟槽120中的一个或多个TSG沟槽。同样，TSG沟槽120包括在核心区170中的第一TSG切口结构121和在阶梯区130中的第二TSG切口结构122。尽管在图1B的示例中将器件100示为包括五个TSG沟槽120，但是应当理解的是，器件100可以包括任何数量的TSG沟槽120以满足特定的设计要求。
在其中堆叠包括如上所提到的一个或多个TSG的实施例中，TSG沟槽120延伸穿过一个或多个TSG，并且将一个或多个TSG划分为子TSG。在其中堆叠还包括在TSG下方的一个或多个虚设TSG的另一实施例中，TSG沟槽120进一步延伸穿过一个或多个虚设TSG并且将一个或多个虚设TSG划分为虚设子TSG。例如，堆叠可以具有TSG和三个虚设TSG，因此TSG沟槽120延伸穿过至少四对交替的绝缘层和字线层，以将TSG和三个虚设TSG划分为子TSG和虚设子TSG。
器件100还可以包括在核心区170和阶梯区130中的多个虚设沟道结构151。在核心区170中，虚设沟道结构151可以延伸穿过TSG、虚设TSG、字线、虚设底部选择栅极BSG和BSG，并且可以进一步延伸进入衬底(未示出)中。在阶梯区130中，虚设沟道结构151可以延伸穿过对应的字线、虚设BSG和BSG，并且可以进一步延伸进入衬底(未示出)中。当在制造期间去除牺牲字线时，虚设沟道结构151可以用作用于支撑堆叠的机械部件。例如，虚设沟道结构151可以由与TSG沟槽120相同的电介质材料制成。应注意的是，在一些实施例中，可以仅在核心区170中或者仅在阶梯区130中选择性地形成虚设沟道结构151。
如先前在图1A中提到的，器件100还包括在核心区170中的多个沟道结构171。沟道结构171可以包括沟道层(例如，多晶硅)，其被一个或多个绝缘层(例如，遂穿层(例如，氧化硅)、电荷捕获层(例如，氮化硅)和阻挡层(例如，氧化硅))围绕，这些绝缘层一起形成围绕沟道层的氧化物-氮化物-氧化物结构。沟道结构171可以用于形成晶体管堆叠，并且上面已提供了描述，此处将省略这些描述。
尽管在图1B的示例中虚设沟道结构151和沟道结构171被示为在平行线阵列上对齐的圆点，但是虚设沟道结构151和沟道结构171可以具有任何适当的阵列形状，例如，沿着x方向和y方向的矩阵阵列形状、沿着x或y方向的之字形阵列形状、蜂巢(例如，六边形)阵列形状等。虚设沟道结构151和沟道结构171也可以具有任何适当的形状，例如，在x-y平面中的矩形，并且在x-z平面和y-z平面中的柱形。另外，器件100可以具有延伸穿过阶梯区130中的绝缘层131的多个触点结构(未示出)。多个触点结构可以电连接到相应的字线层112。
图2-5是根据本公开内容的示例性实施例的在制造的各个中间步骤处的半导体器件200的截面图。器件200可以指代任何适当的器件，例如，存储电路、半导体芯片(或管芯)(具有在半导体芯片上形成的存储电路)、半导体晶圆(具有在半导体晶圆上形成的多个半导体管芯)、半导体芯片堆叠、半导体封装(包括被组装在封装衬底上的一个或多个半导体芯片)等。
图2示出了最终将成为器件100的半导体器件200的截面图。如图所示，器件200包括衬底201，诸如在该示例中为硅(Si)衬底。衬底201还可以是任何其它适当的衬底，诸如锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。IV族半导体可以包括Si、Ge或SiGe。衬底201可以是体晶圆或外延层。
可以在衬底201之上垂直地以堆叠形式形成交替的绝缘层211和牺牲字线212的堆叠。绝缘层211对应于图1A中的绝缘层111。牺牲字线层212最终将由图1A中的字线层112代替。牺牲字线层212可以由与绝缘层211(例如，氧化硅)不同的材料(例如，氮化硅)制成。
仍然在图2中，可以在堆叠的核心区270中形成沿着x方向延伸的第一电介质沟槽221。首先，可以通过基于掩模进行蚀刻来去除一对或多对交替的绝缘层211和牺牲字线层212。其次，可以沉积诸如氧化硅之类的电介质材料以填充被去除的绝缘层211和牺牲字线层212的空间。因此，第一电介质沟槽221的深度可以通过蚀刻来控制，并且可以根据具体应用而变化。
类似于器件100，可以在核心区270中形成多个沟道结构(未示出)。器件200的多个沟道结构对应于器件100的多个沟道结构171。为了简单起见，上面已经提供了描述，并且此处将省略这些描述，不同之处在于，可以形成垂直存储单元串阵列，并且在牺牲字线层212被字线层代替之后，字线层212可以包括一个或多个TSG以及一个或多个虚设TSG。
在图3中，在堆叠中形成与核心区270相邻的阶梯区230。阶梯区230可以具有多个阶梯台阶210，其包括一对或多对交替的绝缘层211和字线层212。例如，在图3的示例中，阶梯台阶210具有四对交替的绝缘层211和字线层212。另外，阶梯区230’的顶表面可以与核心区270’的顶表面处于相同的水平上。在该示例中，沟道结构的顶表面(未示出)与核心区270’的顶表面处于相同的水平上。
阶梯区230可以通过修整蚀刻方法来形成。首先，可以在堆叠之上形成经图案化的掩模，使得经图案化的掩模暴露堆叠的端部部分(未示出)。掩模可以例如包括非晶碳硬掩模层、介电抗反射涂层、底部抗反射涂层和光刻胶层。然后，可以执行通过蚀刻时间或终点迹线良好地控制的第一等离子蚀刻工艺，以精确地去除前四对绝缘层211和牺牲字线层212的被暴露的端部部分。接下来，可以应用修整工艺以去除掩模的端部部分以更多地暴露堆叠。
随后，可以执行第二蚀刻工艺以精确地去除前四对和接下来四对绝缘层211和牺牲字线层212的被暴露的端部部分。然后，可以再次修整掩模，并且可以执行第三蚀刻工艺。因此，可以通过多循环修整蚀刻工艺来形成阶梯区230。
应当理解的是，对于修整蚀刻方法而言可能需要一个以上的掩模，这是因为掩模的原始厚度限制了掩模可以被修整的次数。此外，器件200可以具有各种阶梯配置，诸如中心阶梯实现方案、侧面阶梯实现方案等。
最后，在阶梯台阶210之上形成经平坦化的绝缘层231。经平坦化的绝缘层231可以由与第一电介质沟槽221(例如，氧化硅)相同的材料制成，并且可以例如通过化学气相沉积工艺，之后是化学机械平坦化工艺来形成。
在图4中，可以形成第二电介质沟槽222。如图所示，可以通过基于掩模进行蚀刻，来去除一对或多对交替的绝缘层211和牺牲字线层212。类似于第一电介质沟槽221，第二电介质沟槽222的深度可以通过蚀刻来控制，并且可以根据具体应用而变化。如图所示，第一电介质沟槽221可以具有与第二电介质沟槽222不同的深度。替代地，第一电介质沟槽221和第二电介质沟槽222可以具有相同的深度。在其中堆叠具有TSG和三个虚设TSG的示例中，电介质沟槽220延伸穿过至少四对交替的绝缘层211和牺牲字线层212，以将TSG和三个虚设TSG划分为子TSG和虚设子TSG。另外，尽管在图4的示例中在该步骤处将第二电介质沟槽222示为空的，但是其也可以利用与第一电介质沟槽221相同或不同的电介质材料来填充。
仍然参考图4，在一些实施例中，还可以在衬底201之上形成标记，使得标记可以用于在制造期间的稍后的对准(未示出)。此外，标记和第二电介质沟槽222可以被印刷在相同的光掩模上，并且通过相同的蚀刻和沉积工艺来形成。
在图5中，可以在核心区270和阶梯区230中形成多个虚设沟道结构(未示出)。由于器件200的虚设沟道结构的示例实施例与图1B中的器件100的虚设沟道结构151的示例实施例类似，因此通过将在重点放在区别上来给出解释。例如，可以执行沉积工艺以利用与第一电介质沟槽221相同的电介质材料同时填充虚设沟道结构和第二电介质沟槽222。在一些实施例中，可以沉积不同于第一电介质沟槽221的电介质材料。
图6是根据本公开内容的实施例的用于制造示例性半导体器件的示例性过程600的流程图。过程600以具有被布置在衬底之上的交替的绝缘层和牺牲字线层的第一堆叠的半导体器件开始，其中，第一堆叠包括核心区和阶梯区。应注意的是，牺牲字线层最终将被字线层代替。
在步骤S601处，可以在第一堆叠的核心区中形成第一电介质沟槽。可以基于掩模来蚀刻一对或多对交替的绝缘层和牺牲字线层，并且可以通过蚀刻时间或终点迹线来控制蚀刻深度。然后，可以沉积诸如氧化硅之类的电介质材料以填充被去除的一对或多对绝缘层和牺牲字线层的空间。可能进一步需要CMP工艺以使所沉积的电介质材料平坦化。
在一些实施例中，然后可以在堆叠中形成多个沟道结构。沟道结构可以包括沟道层，沟道层被一个或多个绝缘层(诸如遂穿层、电荷捕获层和阻挡层)围绕。多个沟道结构以及交替的绝缘层和字线层的堆叠可以形成晶体管堆叠，诸如垂直存储单元串阵列。在一些示例中，晶体管堆叠可以包括存储单元和选择晶体管(诸如底部选择晶体管和顶部选择晶体管)，并且还可以包括虚设选择晶体管。相应地，字线层可以包括一个或多个顶部选择栅极(TSG)，并且还可以包括一个或多个虚设TSG。
在一些实施例中，随后可以通过多循环修整蚀刻工艺在堆叠中形成阶梯区。该器件可以具有各种阶梯配置，诸如中心阶梯实现方案、侧面阶梯实现方案等。接下来，可以在阶梯之上形成经平坦化的绝缘层，并且可以形成延伸穿过经平坦化的绝缘层的多个触点结构。多个触点结构可以连接到相应的牺牲字线层。
在步骤S602处，可以在第一堆叠的阶梯区中形成与第一电介质沟槽相邻并且连接的第二电介质沟槽。类似于第一电介质沟槽，第二电介质沟槽可以通过蚀刻和沉积工艺来形成，并且第二电介质沟槽的深度可以通过蚀刻工艺来控制。因此，第二电介质沟槽可以具有与第一电介质沟槽相同的深度或不同的深度。此外，在其中字线层包括一个或多个TSG和一个或多个虚设TSG的示例中，第一电介质沟槽和第二电介质沟槽两者都延伸穿过TSG和虚设TSG，并且将TSG和虚设TSG划分为子TSG和虚设子TSG。另外，第二电介质沟槽可以由与第一电介质沟槽相同的电介质材料形成。
在步骤S603处，可以在核心区和阶梯区中形成延伸穿过第一堆叠的虚设沟道。当在制造期间去除牺牲字线时，虚设沟道结构可以用作用于支撑堆叠的机械部件。虚设沟道结构可以由与电介质沟槽相同的电介质材料制成。在一些实施例中，仅在核心区中或者仅在阶梯区中形成虚设沟道结构。
应当注意的是，可以在过程600之前、期间和之后提供额外步骤，并且对于过程600的额外实施例，可以替换、消除或者以不同次序执行所描述的步骤中的一些步骤。例如，在步骤S601之前，可以在衬底之上形成交替的绝缘层和牺牲字线层的底部堆叠，并且可以在底部堆叠之上形成氧化层。底部堆叠可以包括延伸穿过底部堆叠的多个底部沟道结构。相应地，在步骤S601处形成的沟道结构将与相应的底部沟道结构对准。在一些实施例中，在步骤S603之后，可以形成延伸穿过堆叠的栅极线切口沟槽。然后，可以用字线层代替牺牲字线层，并且可以利用绝缘材料来填充栅极线切口沟槽。
本文描述的各个实施例提供了若干优点。例如，在相关示例中，TSG沟槽被印刷在单个光掩模中，并且TSG沟槽通常延伸穿过堆叠。所公开的方法将TSG沟槽拆分到两个单独的光掩模上，并且每次形成TSG沟槽的一个电介质沟槽。因此，可以单独地调整两个电介质沟槽的深度。在其中TSG沟槽的第二电介质沟槽被印刷在与虚设沟道结构相同的光掩模上的另一相关示例中，通常将孔添加到TSG沟槽以促进沟槽填充过程，并且TSG沟槽也延伸穿过堆叠。然而，所添加的孔将不可避免地使得蚀刻更加困难。在所公开的方法中，将TSG沟槽的第二电介质沟槽印刷在与虚设沟道结构不同的光掩模上，使得TSG沟槽可以仅需要延伸穿过几对交替的绝缘层和(牺牲)字线层，这降低了相关联的蚀刻和填充工艺的复杂度。而且，通过所公开的方法形成的TSG沟槽可以承受热工艺而不形成裂纹(这在相关示例中是常见的问题)。
前述内容概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开内容的各方面。本领域技术人员应当明白的是，他们可以容易地将本公开内容用作用于设计或修改用于实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的其它过程和结构的基础。本领域技术人员还应当认识到的是，这样的等效构造并不脱离本公开内容的精神和范围，并且在不脱离本公开内容的精神和范围的情况下，他们可以在本文中进行各种改变、替换和改动。

Claims (20)

1.一种用于制造半导体器件的方法，所述半导体器件具有被布置在衬底之上的交替的绝缘层和牺牲字线层的第一堆叠，所述第一堆叠包括核心区和阶梯区，所述方法包括：
在所述第一堆叠的所述核心区中形成第一电介质沟槽；
在所述第一堆叠的所述阶梯区中形成与所述第一电介质沟槽相邻并且连接的第二电介质沟槽；以及
形成延伸穿过所述第一堆叠的虚设沟道结构，所述虚设沟道结构是与所述第二电介质沟槽间隔开的。
2.根据权利要求1所述的方法，其中，在所述第一堆叠的所述核心区中形成所述第一电介质沟槽进一步包括：
基于第一掩模，在所述第一堆叠的所述核心区中蚀刻一对或多对的所述交替的绝缘层和牺牲字线层，以形成第一空沟槽；以及
利用第一电介质材料填充所述第一空沟槽。
3.根据权利要求2所述的方法，其中，在所述第一堆叠的所述阶梯区中形成所述第二电介质沟槽进一步包括：
基于第二掩模，在所述第一堆叠的所述阶梯区中蚀刻一对或多对的所述交替的绝缘层和牺牲字线层，以形成与已用所述第一电介质材料填充的所述第一空沟槽相邻的第二空沟槽；以及
利用第二电介质材料填充所述第二空沟槽。
4.根据权利要求3所述的方法，其中，形成延伸穿过所述第一堆叠的虚设沟道结构进一步包括：
基于第三掩模，蚀刻穿过所述第一堆叠以形成虚设沟道孔；以及
利用第三电介质材料来填充所述虚设沟道孔。
5.根据权利要求3所述的方法，其中，形成所述第二电介质沟槽进一步包括：
使用所述第二掩模在所述衬底之上形成标记，所述第二掩模包含所述标记和所述第二电介质沟槽的图案，并且所述标记用于将来的对准。
6.根据权利要求3所述的方法，其中，所述第一电介质材料是与所述第二电介质材料相同或不同的。
7.根据权利要求1所述的方法，还包括：
形成延伸穿过所述第一堆叠的栅极线切口沟槽，所述栅极线切口沟槽在与所述第一电介质沟槽和所述第二电介质沟槽相同的方向上延伸并且将所述第一堆叠划分为第一子堆叠；以及
利用字线层代替所述牺牲字线层。
8.根据权利要求7所述的方法，其中：
所述字线层包括在所述第一堆叠的顶部处的顶部选择栅极(TSG)；以及
所述第一电介质沟槽和所述第二电介质沟槽延伸穿过所述TSG，并且将所述TSG划分为子TSG。
9.根据权利要求8所述的方法，其中：
所述字线层包括在所述TSG下方的一个或多个虚设TSG；以及
所述第一电介质沟槽和所述第二电介质沟槽延伸穿过所述一个或多个虚设TSG，并且将所述一个或多个虚设TSG划分为虚设子TSG。
10.根据权利要求1所述的方法，其中，在形成所述第二电介质沟槽之前，所述方法还包括：
在所述第一堆叠的所述核心区中形成第一沟道结构，所述第一沟道结构延伸穿过所述第一堆叠的所述核心区并且包括被一个或多个绝缘层围绕的沟道层；以及
形成所述第一堆叠的所述阶梯区。
11.根据权利要求10所述的方法，其中，在所述衬底之上形成交替的绝缘层和牺牲字线层的所述第一堆叠之前，所述方法还包括：
在所述衬底之上形成交替的绝缘层和牺牲字线层的第二堆叠，所述第二堆叠被夹在所述第一堆叠与所述衬底之间；以及
在所述第二堆叠的所述核心区中形成第二沟道结构，所述第二沟道结构延伸穿过所述第二堆叠的所述核心区并且与对应的第一沟道结构对准。
12.根据权利要求1所述的方法，其中，所述虚设沟道结构是在所述第一堆叠的所述核心区和所述阶梯区中的至少一者中形成的。
13.一种半导体器件，包括：
在衬底之上的交替的绝缘层和字线层的第一堆叠，所述第一堆叠包括核心区和阶梯区，并且所述字线层包括TSG；
在所述第一堆叠的所述核心区中的第一沟道结构，所述第一沟道结构延伸穿过所述第一堆叠的所述核心区并且包括被一个或多个绝缘层围绕的沟道层；
在所述核心区中的第一TSG切口结构以及在所述阶梯区中的第二TSG切口结构，所述第一TSG切口结构与所述第二TSG切口结构相邻并且连接，所述第一TSG切口结构和所述第二TSG切口结构两者都延伸穿过所述TSG并且将所述TSG划分为子TSG；以及
延伸穿过所述第一堆叠的虚设沟道结构。
14.根据权利要求13所述的半导体器件，其中：
所述第一TSG切口结构是由与所述第二TSG切口结构不同的电介质材料或相同的电介质材料制成的。
15.根据权利要求13所述的半导体器件，其中：
所述第一TSG切口结构具有与所述第二TSG切口结构不同的深度或相同的深度。
16.根据权利要求13所述的半导体器件，其中：
所述字线层还包括在所述TSG下方的一个或多个虚设TSG；以及
所述第一TSG切口结构和所述第二TSG切口结构两者都延伸穿过所述一个或多个虚设TSG，并且将所述一个或多个虚设TSG划分为虚设子TSG。
17.根据权利要求16所述的半导体器件，其中，所述字线层还包括在所述虚设TSG下方的栅极线、在所述栅极线下方的一个或多个底部选择栅极(BSG)以及在所述一个或多个虚设BSG下方的BSG。
18.根据权利要求13所述的半导体器件，还包括：
交替的绝缘层和字线层的第二堆叠，所述第二堆叠被夹在所述衬底与所述第一堆叠之间；以及
在所述第二堆叠的核心区中的第二沟道结构，所述第二沟道结构延伸穿过所述第二堆叠的所述核心区并且与对应的第一沟道结构对准。
19.根据权利要求18所述的半导体器件，其中：
所述虚设沟道结构延伸穿过所述第二堆叠。
20.根据权利要求13所述的半导体器件，其中：
所述虚设沟道结构是在所述第一堆叠的所述核心区和/或所述阶梯区中形成的。
CN202080002425.XA 2020-09-11 2020-09-11 形成顶部选择栅极沟槽的方法 Pending CN115997487A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2020/114795 WO2022052040A1 (en) 2020-09-11 2020-09-11 Method of forming top select gate trenches

Publications (1)

Publication Number Publication Date
CN115997487A true CN115997487A (zh) 2023-04-21

Family

ID=80627114

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080002425.XA Pending CN115997487A (zh) 2020-09-11 2020-09-11 形成顶部选择栅极沟槽的方法

Country Status (4)

Country Link
US (1) US12021126B2 (zh)
CN (1) CN115997487A (zh)
TW (1) TWI742913B (zh)
WO (1) WO2022052040A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4131354A4 (en) * 2021-03-18 2023-12-13 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE AND ITS FORMATION METHOD

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102007274B1 (ko) * 2013-01-15 2019-08-05 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
CN107731832B (zh) * 2017-08-24 2019-03-19 长江存储科技有限责任公司 一种顶层选择栅切线的刻蚀工艺方法
KR102633073B1 (ko) * 2018-04-24 2024-02-06 삼성전자주식회사 반도체 메모리 소자
KR102608123B1 (ko) * 2018-05-03 2023-11-29 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치를 위한 스루 어레이 접촉(ｔａｃ)
CN109716521A (zh) * 2018-12-12 2019-05-03 长江存储科技有限责任公司 用于三维存储器件的接触结构
JP7341253B2 (ja) * 2019-07-08 2023-09-08 長江存儲科技有限責任公司 ３次元ｎａｎｄのためのキャパシタを形成するための構造および方法
CN111211134B (zh) * 2020-01-14 2023-02-03 长江存储科技有限责任公司 一种3d存储器及其制造方法
KR102669053B1 (ko) * 2020-04-24 2024-05-23 양쯔 메모리 테크놀로지스 씨오., 엘티디. 드레인 선택 게이트 컷 구조체를 구비한 3차원 메모리 소자 및 그 형성 방법

Also Published As

Publication number Publication date
TWI742913B (zh) 2021-10-11
US12021126B2 (en) 2024-06-25
TW202211450A (zh) 2022-03-16
WO2022052040A1 (en) 2022-03-17
US20220085181A1 (en) 2022-03-17

Similar Documents

Publication Publication Date Title
US11205656B2 (en) Trench structures for three-dimensional memory devices
US11222903B2 (en) Word line structure of three-dimensional memory device
US11289508B2 (en) Three-dimensional memory device and method for forming the same
US10734400B1 (en) Three-dimensional memory device including bit lines between memory elements and an underlying peripheral circuit and methods of making the same
US20220328518A1 (en) Methods for forming multilayer horizontal nor-type thin-film memory strings
EP3613079B1 (en) Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof
US10269620B2 (en) Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
US10833100B2 (en) Three-dimensional memory device including a deformation-resistant edge seal structure and methods for making the same
CN109103200B (zh) 半导体器件
CN108231786B (zh) 垂直半导体装置
KR20210030434A (ko) 다중 스택 3 차원 메모리 장치 및 이의 제조 방법
CN113809093A (zh) 三维记忆体装置制造的方法
CN111403390B (zh) 一种半导体结构及其制作方法和三维存储器件
CN111354739A (zh) 一种三维有结半导体存储器件及其制造方法
CN110622311A (zh) 垂直存储器设备
CN111696942A (zh) 半导体存储装置及其制造方法
KR20220079599A (ko) 3차원 메모리 및 3차원 로직을 갖는 소자 및 형성 방법
US11244957B2 (en) Multi-division staircase structure of three-dimensional memory device and method for forming the same
US12021126B2 (en) Method of forming top select gate trenches
US11825654B2 (en) Memory device
US11367733B1 (en) Memory die with source side of three-dimensional memory array bonded to logic die and methods of making the same
TWI580086B (zh) 記憶體裝置及其製造方法
WO2023070611A1 (en) Methods for forming semiconductor devices
US20240243072A1 (en) Integrated Circuitry, Memory Circuitry Comprising Strings Of Memory Cells, And Methods Used In Forming Integrated Circuitry
CN113892178A (zh) 触点结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination