CN108447867A - 非易失性存储装置的交接点布局 - Google Patents

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Abstract

本发明涉及非易失性存储装置的交接点布局，揭露一种装置及形成该装置的方法。该方法包括提供制备有存储单元区域的衬底以及形成存储单元对于该单元区域中。该存储单元对包括第一分离栅极存储单元以及第二分离栅极存储单元。各存储单元包括作为存取栅极的第一栅极，相邻于该第一栅极的第二栅极，该第二栅极作为存储栅极，第一S/D区域邻接该第一栅极以及第二S/D区域邻接该第二栅极。该方法还包括形成硅化物接触件于拾取点区域中的栅极导电体以及第一S/D区域以及暴露的掩埋共同的源线上的衬底上，以增加至一延伸位移距离DE的字元线以及源线区域中的位移距离，而避免该第一偏移存取栅极导电体以及存储单元对的行的相邻存取栅极导电体之间的短路。

Description

非易失性存储装置的交接点布局
技术领域
本发明涉及半导体装置及形成装置的方法。
背景技术
非易失性存储(non-volatile memory；NVM)装置能够在当供电电源被中断时保留所存储的数据。非易失性存储装置包括可通过使用电信号进行编程的闪存(flash)装置。例如，一NVM单元包括串联的一存储晶体管以及一选择或存取晶体管。该存储晶体管用于存储编程到该存储单元(memory cell)中的数据，而该存取晶体管则用于选择需要编程或擦除的该存储单元。
这些单元相互连接以形成一存储器阵列。例如一存储单元的各种端子耦合至互连层中的金属线。连接至金属线的这些连接被称为交接点(strap)或拾取点(pick-up)。随着尺寸的持续减小，交接点之间的距离也在减小。例如，连接相邻存取栅极(access gate)的交接点的距离持续缩小。此外，增加了于该交接点区域处的栅极宽度以容纳接触件，而进一步减小存取栅极之间的距离。距离的减小或缩小可能导致相邻存取栅极之间的短路。为了避免短路，可增加相邻存取栅极之间的距离。然而，这将导致装置尺寸的增加。
本发明涉及具有交接点布局(strap layout)的一存储单元，其可在不增加装置尺寸的情况下避免短路。
发明内容
各实施例一般涉及半导体装置及形成一装置的方法。于一实施例中，揭露了一种形成一装置的方法。该方法包括提供制备有一存储单元区域的一衬底(substrate)以及形成存储单元对(memory cell pair)于该单元区域中。该存储单元对排列于在一行(row)方向上的存储单元对的行中以及在一列(column)方向上的存储单元对的列中。该存储单元对包括第一分离栅极存储单元以及第二分离栅极存储单元。一存储单元包括作为一存取栅极的一第一栅极，相邻于该第一栅极的一第二栅极，该第二栅极作为一存储栅极(storagegate)，一第一源/漏(S/D)区域相邻于该第一栅极以及一第二源/漏(S/D)区域相邻于该第二栅极。
该第二S/D区域为各存储单元对的该第一存储单元以及第二存储单元的一共同的S/D区域。该第二S/D区域同样延伸一行的一长度并作为存储单元对的该行的一共同的掩埋源线(source line；SL)。该存取栅极以及存储栅极包括延伸形成了存储单元对的该行的存储单元的共同的第一栅极以及第二栅极的该行的长度的存取栅极导电体以及存储栅极导电体。该存储单元对还包括在该行方向以及该列方向上隔离存储单元对的一隔离区域，以及存储单元的一行中的字元线与SL(wordline and source line；WLSL)拾取点区域。
存储单元对的该行的该第一存储单元(第一存储栅极导电体)的该存储栅极导电体包括用于耦接至该存储单元对的该第二存储单元(第二存储栅极导电体)的该存储栅极导电体的第一交叉件以及第二交叉件。该第一交叉件以及第二交叉件在没有该第一存储栅极导电体的该WLSL拾取点区域中生成一位移区域。该存储单元对的该第一存储单元的该存取栅极导电体(第一存取栅极导电体)向该共同的掩埋SL偏移以占据由该第一存储栅极导电体所腾空的该位移区域。相邻于该偏移第一存取栅极导电体的存储单元对的一相邻行的该第一存储单元(第一相邻存取栅极导电体)的一相邻存取栅极导电体包括一法向(normal)位移距离DN于一非WLSL区域中以及一延伸位移距离DE于该WLSL区域中，其中，DE大于DN。
该方法还包括形成硅化物接触件于拾取点区域中的栅极导电体以及第一S/D区域以及暴露的掩埋共同的源线(SL)上的衬底上。增加至DE的该WLSL区域中的该位移距离以避免该第一偏移存取栅极导电体与存储单元对的该行的相邻存取栅极导电体之间的短路。
本发明所揭露各实施例的这些及其他优点和特征，通过以下说明和附图将变得明显。此外，应了解的是，这里描述的各种实施例的特征不是相互排斥的，并且可以存在于各种组合和排列中。
附图说明
于图式中，相似的引用符号通常指代不同视图中的相同部分。此外，图示不一定按照比例绘制，重点通常放在说明发明的原理上。在下面的描述中，参照以下图式来描述本发明的各种实施例：
图1为显示一装置的一实施例的一示意图；
图2为显示一存储器阵列的一实施例；
图3a至图3c为显示一装置的一实施例的上视图及截面图；以及
图4a至图4o为显示用以形成一装置的一制程的一实施例。
符号说明：
110 存储单元对
112 存储单元
120 主栅极
122 端子或第一端子
124 端子或第二端子
130 主栅极、第一主栅极或存取栅极
132 浮动栅极介电质
134 第一存储栅极或浮动栅极
136 存储栅极介电质
138 第二存储栅极或控制栅极
140 主栅极
142 存取栅极介电质
150 次栅极或擦除栅极1
170 擦除栅极介电质
200 存储器阵列
210 存储单元对
300 装置
305 衬底
308 隔离区域
309 掺杂阱
310 存储单元
312 存储单元
320 栅极
322 源/漏区域、第一源/漏区域或第一单元端子
323 轻掺杂漏极延伸区域
324 源/漏区域或第二源/漏区域
330 第一栅极或存取栅极
332 栅极介电质或浮动栅极介电质
334 浮动栅极
336 存储栅极介电质
337 第一栅极间侧壁介电质
338 控制栅极
339 第二栅极间侧壁介电质
340 第二栅极或存储栅极
342 存取栅极介电层
350 第三栅极
360 交接点区域
369 介电侧壁间隔件
370 擦除栅极介电质
380 金属硅化物接触件
389 介电层
400 制程
405 衬底
412 浮动栅极介电层
413 WL栅极介电层
414 存储栅极介电层或存储介电层
416 浮动栅极电极层
418 控制栅极电极层或控制栅极层
419 硬掩膜层
422 重掺杂漏极区域
423 源极区域
424 源极
430 存取栅极
436 存储栅极介电层
439 硬掩膜
440 区域
446 浮动栅极层
448 控制栅极介电层
450 擦除栅极
453 栅极电极层
469 侧壁间隔件
470 擦除栅极介电质
471 第一控制栅极间隔件
472 第二控制栅极间隔件
473 全间隔件
480 硅化物接触件。
具体实施方式
各种实施例通常涉及半导体装置。更特别的是，一些实施例涉及存储装置，例如非易失性存储装置(NVM)。这种存储装置可例如纳入独立的存储装置，如通用串行总线(Universal Serial Bus；USB)或其他类型的便携式存储单元，或集成电路(ICs)，如微控制器或芯片上***(system on chips；SOCs)。该装置或集成电路可例如与消费电子产品或其他相关类型的装置相结合或结合使用。
图1为显示具有一存储单元对110的一装置的一实施例的一示意图。例如，存储单元对包括第一存储单元以及第二存储单元。于一实施例中，存储单元为NVM单元。其他类型的存储单元也可适用。
一存储单元112包括位于第一端子122以及第二端子124之间的一主栅极120的一单元晶体管。晶体管可包括一本体(未予图示)。本体例如为一衬底。衬底可为一半导体衬底，例如一硅衬底。于一实施例中，主栅极设置于本体或衬底的上方，而端子设置于本体中。于一实施例中，主晶体管栅极为一分离栅极。例如，分离栅极包括第一栅极以及第二栅极或主栅极130和主栅极140。第一主栅极相邻于第一端子，且第二主栅极相邻于第二端子。
第一主栅极130可以被称为一选择或存取栅极。至于第二主栅极，可以称之为一存储栅极。存储栅极包括第一存储栅极134以及第二存储栅极138。例如，第一存储栅极为一浮动栅极，且第二存储栅极为一控制栅极138。不同的栅极可以为多晶硅栅极。其他类型的栅极也可适用。栅极无需使用相同的材料而制成。对于端子122及124，其可以是本体中的重掺杂区域。其他类型的端子也可适用。
不同的栅极可以通过一栅极间介电质而相互隔离，且栅极还与本体相互隔离。栅极间介电质可包括服务于不同目的多个介电层。例如，栅极间介电质的不同部分可用于作为栅极介电质、存储介电质或绝缘介电质。该不同部分可具有不同的配置。介电层可包括氧化硅、氮化硅及/或氧氮化硅。介电层的其他组合也可适用。
于一实施例中，浮动栅极134通过一浮动栅极介电质132与晶体管的本体隔开，且控制栅极138通过一存储栅极介电质136与晶体管的本体隔开。存取栅极130通过一存取栅极介电质142与本体隔开。该存取栅极介电质以及浮动栅极介电质可以是相同的介电层。侧壁介电质可以提供第一栅极以及第二栅极彼此隔开。该侧壁介电质可为多侧壁介电质，形成侧壁介电质堆栈。对于该存储栅极介电质，其可为一存储介电质堆栈。例如，该存储栅极介电质可以为一氧化物/氮化物/氧化物(oxide/nitride/oxide；ONO)堆栈。其他配置的栅极间介电质也可适用。
该控制栅极耦接至一控制栅极线(control gate line；CGL)；该存取栅极耦接至一字元线(word line；WL)。第一端子耦接至一位元线(bitline；BL)。至于第二端子，其耦接至一源线(source line；SL)。于一实施例中，第二端子为存储单元对的存储单元的一共同端子。第二端子用于作为一源线(SL)。
该晶体管包括一次栅极(secondary gate)150。次栅极用于作为一擦除栅极。该擦除栅极设置于第二端子的上方。擦除栅极通过一擦除栅极介电质170与第二端子隔开。例如，擦除栅极介电质可以形成栅极间介电质的一部分。于一实施例中，擦除栅极介电质包括一热介电质(thermal dielectric)，例如热氧化硅。其他类型的擦除栅极介电质也可适用。擦除栅极150耦接至一擦除栅极线(erase gate line；EGL)。
如图所示，存储单元对的存储单元共享一共同EGL以及SL。例如，第一单元晶体管以及第二单元晶体管的第二端子形成一共同第二端子，且擦除栅极是第一单元晶体管及第二单元晶体管的共同擦除栅极。一第一字元线(WL1)耦接至第一单元晶体管的存取栅极，以及一第一控制栅极线(CGL1)耦接至第一单元晶体管的控制栅极；一第二字元线(WL2)耦接至第二晶体管的存储栅极，以及一第二控制栅极线(CGL2)耦接至第二单元晶体管的控制栅极。至于单元晶体管的第一端子，它们耦接至一共同位元线(BL)。例如，存储单元对的单元是存储单元的同一列的一部分。存储单元可通过字元线(WL)、控制栅极线(CGL)、擦除栅极线(EGL)、源线(SL)以及位元线(BL)互联以形成一存储器阵列。
图2示出了通过配置以形成一存储器阵列200的多个存储单元对210。该阵列的存储单元对排列在第一方向与第二方向。存储单元通过字元线(WL)、控制栅极线(CGL)、擦除栅极线(EGL)、以及源线(SL)在第一方向上相互连接以形成存储单元的行，并在第二方向上通过位元线(BL)以形成存储单元的列。如图所示，阵列包括存储单元的y行与x列，由于EGL与SL共用一对存储单元，因此有y/2的EGL与SL。
适当的电压可通过BL、CGL、WL、EGL以及SL被施加到一存储单元以执行不同的存储操作。不同的存储操作可以包括编程、读取以及擦除操作。下面的表1显示了用于不同操作的选定或非选定单元的存储器阵列的示例性偏置条件。
表1
表1所示的偏置条件是示例性的。其他适当的偏置条件也可适用。该偏置条件可以改变，例如基于技术节点。
图3a显示了一装置300的一实施例的一上视图。该上视图显示了包括具有相邻存储单元对的相邻存取栅极的两个存储单元对的一存储器的一部分。该上视图还包括一交接点区域360。图3b至图3c显示了沿着A-A’以及B-B’的横截面图。具体而言，图3b为一对存储单元以及相邻存取栅极的一截面图，而图3c为交接点区域的一横截面图。
参考图3a至图3c，装置包括一衬底305。衬底可例如为一硅衬底。该衬底可以轻掺杂P型掺杂剂。也可以使用其他类型的半导体衬底。例如，衬底可为硅锗或绝缘体上硅(silicon-on-insulator；SOI)，也可以是本质的或掺杂其他类型的掺杂剂或掺杂浓度。
衬底可以用该装置的包含存储单元的一存储区域来制备。存储区域可以称为阵列区域。提供使用其他类型的区域(未予图示)所制备的一衬底也可适用。例如，衬底可包括用于支持或其他类型的逻辑电路的一逻辑区域。衬底也可以包括其他类型电路的区域，这取决于装置或IC的类型。例如，逻辑区域可包括用于高压(high voltage；HV)、中压(mediumvoltage；MV)以及低压(low voltage；LV)装置的子区域。
如图所示，存储区域具有两对存储单元310。该对存储单元例如来自于存储单元的相邻列。一对存储单元具有第一存储单元以及第二存储单元312。于一实施例中，存储单元为NVM存储单元。提供其他类型的存储单元同样也可适用。该对存储单元可以相邻于存储单元的一列。应了解的是，单元区域包括以行和列排列的多个存储单元以形成一存储器阵列。该阵列可以被配置为具有子阵列或扇区(sector)。
阵列区域可以包括具有一第二极性类型的掺杂剂的一掺杂阱309。掺杂阱可以为轻掺杂或中度掺杂。例如，掺杂阱可具有大约1E17cm-3-2E17cm-3的一掺杂浓度。提供具有其他掺杂浓度的一掺杂阱也可适用。例如，掺杂浓度可取决于技术节点。掺杂阱作为存储单元的晶体管的本体。掺杂阱可为存储单元的阵列区域中的一共同掺杂阱。于一实施例中，阵列阱在一阵列阱偏压(Vbias)处被偏置。于一实施例中，Vbias大约为0V。第二极性类型掺杂阱作为一第一极性类型装置的一阱区。于一实施例中，第二极性类型包括P型。例如，P型掺杂阱作为一N型存储单元的一阱区。提供一N型掺杂阱也可适用。例如，一N型掺杂阱作为P型存储单元的一阱区。P型掺杂剂可以包括硼(B)、铝(Al)、铟(In)或其组合，而N型掺杂剂可以包括磷(P)、砷(As)、锑(Sb)或其组合。
衬底包括隔离区域308以根据需要将有源装置区域与其他有源装置区域相隔离。隔离区域例如为浅沟槽隔离(shallow trench isolation；STI)区域。其他类型的隔离区域也可适用。例如，隔离区域可用于隔离存储单元的列，其他配置的隔离区域也可适用。
一存储单元包括具有位于第一单元端子与第二单元端子之间或源/漏(S/D)区域322与324之间的一栅极320的一单元晶体管。于一实施例中，该栅极为一分离栅极。例如，该分离栅极包括第一栅极330与第二栅极340。该第二栅极例如为一存储栅极。该存储栅极包括一控制栅极338以及一浮动栅极334。该栅极例如为一多晶硅栅极。该栅极可例如通过化学气相沉积(chemical vapor deposition；CVD)而形成。其他适当类型的栅极或形成技术也可适用。
该栅极由一栅极间介电质分离，该栅极间介电质可以包括服务于不同目的的多个介电层。例如，栅极间介电质的不同部分可作为栅极介电质、存储介电质、第一栅极与第二栅极之间的绝缘介电质或硬掩膜介电质。该不同部分可具有不同配置。例如，一些可以是一单一介电层，而另一些可能是层的组合。该介电层可以包括氧化硅、氮化硅及/或氮氧化硅。介电层的其他组合也可适用。
于一实施例中，存取栅极330以及浮动栅极334通过一栅极介电质332与衬底隔离。如图所示，两个栅极的栅极介电质可以是相同的栅极介电质。提供具有分离介电质的栅极也可适用。栅极介电质可以是热氧化硅。栅极介电质可为大约的厚度。其他类型的介电质或厚度也可适用。
如图所示，控制栅极338窄于浮动栅极。例如，控制栅极的两侧从浮动栅极的两侧偏移。于一实施例中，控制栅极自一第二侧的偏移大于一第一侧的偏移量。该第一侧与该第一栅极或存储栅极相邻，且该第二侧与该第二端子以及擦除栅极相邻。
分离控制和浮动栅极的是一存储栅极介电质336。存储栅极介电质可以是一存储介电质堆栈。例如，存储栅极介电质可以为一氧化物/氮化物/氧化物(ONO)堆栈。ONO堆栈可例如通过CVD而形成。ONO堆栈的厚度大约为150A-160A。其他适合类型的浮动栅极或存储栅极介电质、厚度、以及形成技术也可适用。
一第一栅极间侧壁介电质337位于第一栅极以及第二栅极之间。例如，第一栅极间侧壁介电质位于存储栅极以及浮动栅极以及控制栅极之间。第一栅极间侧壁介电质可以包括多个介电层。例如，第一栅极间介电层可以包括具有多个介电层以及一第一浮动栅极侧壁层的一第一控制栅极侧壁介电质堆栈。
第一控制栅极侧壁介电质堆栈可以包括第一控制栅极侧壁介电层以及第二控制栅极侧壁介电层(未予图示)。第一控制栅极侧壁介电层可以为控制栅极的侧壁上方的一高温氧化物(high temperature oxide；HTO)，且第二控制栅极侧壁介电层可以为设置于第一控制栅极侧壁介电层的一氮化硅层。第一控制栅极侧壁介电层的厚度可为大约且第二控制栅极侧壁介电层的厚度可为大约其他厚度也可适用。例如，第一控制栅极侧壁介电质堆栈定义控制栅极相对于存储栅极的第一侧上的浮动栅极的偏移量。
对于第一浮动栅极侧壁层，其可为一HTO层。于一实施例中，第一浮动栅极侧壁层延伸第二栅极的高度。例如，第一浮动栅极侧壁层可以是覆盖第一控制栅极侧壁介电质堆栈以及浮动栅极的侧壁的一间隔层。浮动栅极侧壁层的厚度例如为大约其他厚度亦可适用。该厚度定义出位于浮动栅极以及存取栅极之间的隔离距离。
一第二栅极间侧壁介电质339位于第一栅极与擦除栅极之间。例如，第二栅极间侧壁介电质设于控制栅极及浮动栅极以及擦除栅极之间。第二栅极间侧壁介电质可以包括多个介电层。例如，第二栅极间介电层可以包括具有多个介电层以及一第二浮动栅极侧壁层的一第二控制栅极侧壁介电质堆栈。
第二控制栅极侧壁介电质堆栈可以包括第一、第二和第三控制栅极侧壁介电层(未予图示)。第一控制栅极侧壁介电层可为控制栅极的侧壁上方的一高温氧化物(HTO)，第二控制栅极侧壁介电层可以是设置于第一控制栅极侧壁介电层上方的一氮化硅层。第一控制栅极侧壁介电层的厚度大约为且第二控制栅极介电层的厚度大约为其他厚度也可适用。第二控制栅极侧壁介电质堆栈的第一控制栅极侧壁介电层以及第二控制栅极侧壁介电层可与第一控制栅极侧壁介电质堆栈的类似。例如，介电质堆栈的第一层以及第二层可通过相同的制程而形成。控制栅极侧壁介电质堆栈的其他配置也可适用。
第三控制栅极侧壁介电层可以为一氧化硅层。例如，氧化硅层可通过化学气相沉积(CVD)而形成。用于形成第三控制栅极侧壁介电层的其他技术也可适用。第三控制栅极侧壁介电层的厚度大约为其他厚度也可适用。第二控制栅极侧壁介电质堆栈定义了控制栅极与第二侧上的浮动栅极的偏移量。例如，该偏移量提高了擦除性能。
对于第二浮动栅极侧壁层，其可为一HTO层。于一实施例中，第二浮动栅极侧壁层延伸第二栅极的高度。例如，第一浮动栅极侧壁层可以是覆盖第一控制栅极侧壁介电质堆栈以及浮动栅极的侧壁的一间隔层。浮动栅极侧壁层的厚度例如为大约其他厚度也可适用。该厚度定义了浮动栅极以及存取栅极之间的隔离距离。于一实施例中，第二浮动栅极侧壁介电层可与第一浮动栅极侧壁介电层类似或者以与第一浮动栅极侧壁介电层相同的制程而形成。浮动栅极侧壁介电层的其他配置也可适用。
浮动栅极334通过一浮动栅极介电质332与衬底305隔离，且控制栅极338通过一存储栅极介电质336与浮动栅极隔离。于一实施例中，浮动栅极介电质为一热氧化物。对于存储栅极介电质而言，其为一氧化物/氮化物/氧化物(ONO)堆栈。ONO堆栈可例如通过CVD而形成。浮动栅极或存储栅极介电质的其他适合类型以及形成技术也可适用。
存储栅极340包括位于其上方的一硬掩膜层339。例如，硬掩膜设置于控制栅极的上方。硬掩膜例如为氧化硅。硬掩膜例如通过CVD而形成。硬掩膜的其他适当类型或介电材料以及形成技术也可适用。
对于第一栅极330而言，其可作为一存取栅极或字元线。第一栅极相邻于存储栅极以及第一单元端子322而设置。一存取栅极介电层342，例如热氧化物，位于存取栅极的下方并位于衬底上。存取栅极或字元线例如为多晶硅。存取栅极可通过CVD而形成。存取栅极的其他适当类型或形成技术可也适用。存储栅极以及存取栅极可为栅极导电体。例如，栅极形成存储单元的一行的共同栅极。
第一S/D区域322以及第二S/D区域324为重掺杂的第一极性类型掺杂区域。例如，第一极性类型掺杂的S/D区域用于第一极性类型单元晶体管。于一实施例中，第一极性类型为一N型单元晶体管的N型。提供P型S/D区域也可用于P型单元晶体管。S/D区域的掺杂浓度例如为大约4E19cm-3-5E19cm-3。其他掺杂浓度也可适用。掺杂浓度可因技术节点而有不同。
于一实施例中，第一S/D区域以及第二S/D区域使用不同的制程而形成。例如，第二S/D区域是在图案化第二栅极之后首先形成。对于第一S/D区域，其是在形成第一栅极之后形成，第一栅极是在形成第二栅极之后形成。形成S/D区域的其他制程流程顺序也可适用。
第一S/D区域可以被称为一漏极，且第二S/D区域可以被称为一源极。S/D区域的其他名称可也适用。于一实施例中，源极作为一掩埋源线(SL)。于一实施例中，单元对的存储单元共享一共同的第二S/D区域或掩埋SL。例如，存储单元对的第一存储单元以及第二存储单元的源极是相同的。存储单元对的其他配置也可适用。于一实施例中，第一S/D区域可以是具有在同一列中的一相邻存储单元对的一共同的S/D区域。例如，同一列中的相邻存储单元对的相邻存储单元的第一栅极共享相同的第一S/D区域。
于一实施例中，第一S/D端子具有一轻掺杂漏极(lightly doped drain；LDD)延伸区域323。LDD延伸为从第一S/D区域延伸至栅极的下方的一轻掺杂第一极性类型区域。LDD延伸区域的掺杂浓度可大约为4E18cm-3-5E18cm-3。一光晕区域可相邻于LDD延伸区域而设置。光晕区域可以是一第二极性类型掺杂区域，其与S/D以及LDD区域相反。光晕区域的掺杂浓度大约为3E-18cm-3。LDD延伸区域以及光晕区域的其他掺杂浓度也可适用。掺杂浓度可依据技术节点而有不同。
第一S/D区域、LDD延伸区域以及光晕区域可使用单独的植入制程而形成。于一实施例中，S/D区域、LDD延伸区域以及光晕区域可以使用相同的植入掩膜但是不同的植入制程而形成。LDD延伸区域以及光晕区域可以使用四倾斜角度植入(quad tilt angledimplants)而形成。第一S/D区域可以使用一垂直植入而形成。对于第二S/D区域而言，其可使用具有一不同的植入掩膜的一不同的植入制程而形成。
一第三栅极350设置于第二S/D区域或掩埋SL的上方。第三栅极作为一擦除栅极。擦除栅极例如为通过CVD而形成的一多晶硅栅极。其他合适类型的栅极材料或形成技术也可适用。擦除栅极通过一擦除栅极介电质370与掩埋SL隔离。擦除栅极介电质例如为一热氧化层。其他合适的介电质材料也可用作擦除栅极介电质。擦除栅极介电质的厚度应能足够电性隔离擦除栅极与掩埋SL。一擦除栅极侧壁介电质可设于擦除栅极以及第二栅极侧壁之间。擦除栅极侧壁介电质可例如为一HTO介电层并作为一通道介电层(tunnelingdielectric layer)。
如图所示，擦除栅极与第二栅极或控制栅极共同平面。于一些实施例中，擦除栅极可凹陷。例如，擦除栅极的一顶表面低于第二栅极的顶部。擦除栅极以及第二栅极的其他配置也可适用。
一介电侧壁间隔件369可设置于邻接第一S/D区域的第一栅极的侧壁上。于一实施例中，介电间隔件为一氮化硅间隔件。其他类型的介电间隔件也可适用。例如，间隔件可以是具有多个介电层的间隔件堆栈。为形成氮化物间隔件，可形成并各向异性蚀刻一间隔层，使间隔件留在第一栅极的侧壁上。间隔层例如可通过CVD而形成。形成间隔件的其他技术也可适用。在擦除栅极被凹陷的情况下，侧壁间隔件可设置于由凹陷的擦除栅极所暴露的第二栅极上。
侧壁间隔件用于促进形成第一LDD区域。例如，倾斜植入用于形成LDD延伸区域以及光晕区域，以使它们能够延伸至间隔件以及部分第一栅极的下方。形成LDD延伸区域以及光晕区域之后，一垂直植入用于形成第一S/D区域。形成LDD延伸区域、光晕区域以及第一S/D区域的其他技术也可适用。
金属硅化物接触件380可以设置于存储单元的暴露的硅部分上。如图所示，硅化物接触件设于第一S/D区域以及第一栅极上。由于控制栅极338被一介电质硬掩膜层所覆盖，因此没有硅化物形成于其上。于一实施例中，硅化物设于拾取点或交接点区域的控制栅极338上。例如，拾取点处的控制栅极上的硬掩膜被打开或移除以暴露控制栅极。硅化物接触件可以是一镍基硅化物接触件。例如，硅化物接触件可以由镍或镍合金形成。为形成金属硅化物接触件，一金属层形成于衬底的上方，并进行退火以与金属及硅发生一反应。该反应形成金属硅化物。通过例如一湿蚀刻移除过量的未反应的金属。
如图所示，存储单元对的单元晶体管共享一共同的第二S/D区域。同样，存储单元对的单元晶体管共享一共同的擦除栅极。存储单元对的单元晶体管的其他配置也可适用。
在一实施例中，掩埋SL以及第一栅极与第二栅极延伸一行的长度。例如，掩埋SL为延伸行的长度的一连续的扩散区域。同样，第一栅极与第二栅极为延伸行的长度的栅极导电体。例如，掩埋SL、第一栅极与第二栅极对于存储单元的一行是共同的。对于擦除栅极而言，其为沿着行的一连续的擦除栅极。例如，擦除栅极可以断开以形成一行的多个擦除栅极。
一介电层389设置于存储单元的上方。介电层例如可以作为一层间介电(interlevel dielectric；ILD)层的一接触阶层(contact level)。一ILD层包括一接触阶层以及一金属层。例如，介电层作为第一ILD阶层或层的一接触阶层或CA阶层。接触件(未予图示)形成于CA阶层中。CA阶层中的接触件可以是例如镶嵌技术的钨接触件。其他合适类型的接触件或形成技术也可适用。
第一ILD阶层的一第一金属层(未予图示)设置于CA阶层的上方。第一金属阶层(M1)包括耦接至接触件的导电线。导电线例如为铜导电线。M1的导电线例如可以通过镶嵌技术而形成。其他合适类型的线或形成技术也可适用。
可以在第一ILD阶层的上方提供附加ILD阶层。例如，一附加ILD阶层x具有一接触件阶层Vx-1以及一金属阶层Mx。一般而言，一集成电路可具有5,6或7个ILD阶层，取决于技术。其他数量的金属阶层也可适用。通常情况下，在较低的ILD阶层处的金属线可为1x，而上层阶层可能更宽，例如2x或6x。M1上方的附加ILD阶层中的金属线以及接触件可通过使用例如双镶嵌技术而由铜所形成。用于附加ILD阶层的金属线以及接触件的其他配置也可适用。
于一实施例中，金属线可被提供在耦接至存储单元的不同端子的金属阶层中。端子例如包括存储单元的存取栅极、控制栅极、漏极以及源极或掩埋SL以及擦除栅极。例如，金属字元线(WL)耦接至存取栅极，金属控制栅极线(CGL)耦接至控制栅极，金属SL耦接至掩埋SL，金属位元线(BL)耦接至漏极，擦除栅极线(EGL)耦接至擦除栅极。这些线可被提供在第一(行)方向以及第二(列)方向。例如，WL、CGL、SL、EGL沿着用于形成存储单元的行的行方向而设置，而BL沿着形成存储单元的列的列方向二设置。不同方向上的金属线被提供于不同金属阶层中。相同方向上的金属线可以被提供于相同阶层中。例如，行方向上的金属线可以被提供于M1或M2中，而列方向上的金属线可被提供于M2或M1中。提供其他配置的不同金属线，例如其他金属阶层也可适用。
金属线可以通过CA阶层中的接触件耦接至存储单元的不同端子。例如，M1中的金属线通过CA阶层中的接触件耦接或缝接(stitch)至存储单元端子。对于金属线而言，它们通过V1中的接触件、M1中的互连件以及CA阶层中的接触件缝接至M2中的存储单元端子。于一实施例中，接触件缝接至交接点区域中的存储单元端子。例如，BL耦接至BL交接点区域处的漏极，WL耦接至WL交接点区域处的存取栅极，CGL耦接至CGL交接点区域处的控制栅极，SL耦接至SL交接点区域处的掩埋SL，EGL耦接至EG交接点区域处的擦除栅极。除了位于漏极的BL拾取点区域，由于WL、CGL、SL以及EGL拾取点区域延伸行的长度，因此它们可沿着行方向而位于任何位置上。
于一实施例中，WL与SL(WLSL)交接点区域360位于沿着行方向的相同位置，而EGL以及CGL拾取点区域(未予图示)位于沿着行方向的不同位置。于一实施例中，控制栅极导电体被配置于WLSL交接点区域中以提供相邻存储单元对的相邻存取栅极导电体之间的额外间隔。应了解的是，每行可能有一个以上的交接点区域。交接点区域的数量例如取决于设计要求，如形成和一行的长度。
于一实施例中，共享一共同的掩埋SL的相邻存储单元的控制栅极导电体(包括浮动栅极导电体)耦合在一起。例如，一第一控制栅极导电体仅于一WLSL交接点区域之前耦接至第二栅极导电体。这使得WLSL缝接区域中的第一控制栅极导电体被移除。此外，擦除栅极在WLSL交接点区域处被移除以暴露掩埋SL。例如，擦除栅极在WLSL缝接区域处断开。
控制栅极导电体的移除为相邻于第一控制栅极导电体的存取栅极的偏移或在WLSL交接点区域处移动提供了空间以占据由第一控制栅极导电体所空出的空间。这增加了在WLSL交接点区域处由DN至DE的相邻存取栅极导电体之间的距离。通过增加至DE的存取栅极导电体之间的距离来避免相邻栅极导电体之间的短路。
图4a至图4o显示了形成一装置的一制程400的一实施例的剖视图。该剖视图例如为沿着装置的位元线方向。装置例如与图1、图2以及图3a至图3c中所描述的相似。常见的元件可能不予描述或者不予详细描述。剖视图显示了装置的一部分。例如，剖视图显示了装置的阵列区域的一部分。如上所述，装置可包括其他装置区域(未予图示)，例如逻辑区域，包括HV、MV以及LV区域。不同区域包括各对应装置的装置阱。例如，阵列区域包括一阵列阱，而HV区域包括HV N型装置的HV P阱以及HV P型装置的HV N阱，MV区域包括MV N型装置的PV P阱以及MV P型装置的MV N阱，以及LV区域包括LV N型装置的LV P阱以及LV P型装置的LV N阱。
请参考图4a，提供一衬底405。衬底例如为一硅衬底。衬底可以轻掺杂P型掺杂剂。其他类型的半导体衬底也可适用。例如，衬底可以硅锗或绝缘体上硅(SOI)，也可以是本质的或掺杂其他类型的掺杂剂或掺杂浓度。
最初前端工序(front-end-of-line；FEOL)在衬底405上执行。例如，制备有隔离区域(未予图示)的衬底，例如浅沟槽隔离(STI)区域，定义装置的有源区域。例如未填充隔离区域的衬底的暴露部分用作装置的有源区域。有源区域例如包括阵列、HV、MV以及LV区域。也可包括其他区域。
在形成隔离区域后，于衬底中形成阱。例如，掺杂阱形成于阵列区域以及逻辑区域中。逻辑区域例如可包括HV、MV以及LV区域。阱可通过使用植入掩膜，例如光阻剂，执行离子植入而形成。不同的阱使用不同的植入制程而形成。
在图4b中，各种栅极层形成于衬底上。例如，这包括形成一浮动栅极介电层412、一浮动栅极电极层416、一存储栅极介电层414、一控制栅极电极层418、以及一硬掩膜层419。浮动栅极介电质可以为一热氧化硅层，而存储栅极介电层414可以是一ONO堆栈。对于栅极电极层而言，其可为通过例如CVD而形成的多晶硅栅极电极层。其他类型的栅极介电层、存储介电层以及电极层或形成技术也可适用。
在图4c中，控制栅极层418以及存储介电层414被图案化以在存储介电层的上方形成控制栅极。例如，硬掩膜使用一图案化的软掩膜进行图案化，例如一图案化的光阻层。可通过穿过一刻线(reticle)的一曝光源暴露光阻层，以对光阻层进行图案化。刻线的图案在显影后被转移到光阻层。例如，图案化的光阻掩膜(resist mask)保护与控制栅极对应的衬底的部分。于一实施例中，光阻掩膜的图案化经配置以产生一控制栅极，如图3a至图3c所述。
进行一蚀刻以图案化硬掩膜。该蚀刻例如为一各向异性蚀刻，如一反应离子蚀刻(RIE)。于图案化硬掩膜后，光阻层可通过例如灰化而被移除。图案化的硬掩膜439作为一蚀刻掩膜用于图案化控制栅极介电层448以及存储栅极介电层436。可以执行一过度蚀刻以确保未由控制栅极所保护的存储栅极介电层完全被移除。
例如，阵列的部分包括一存储单元对的两个控制栅极。应了解的是，一阵列包括形成存储单元的列和行的许多存储单元对。
请参考图4d，第一控制栅极间隔件471以及第二控制栅极间隔件472形成于控制栅极的第一侧壁和第二侧壁上。间隔件可以是介电间隔件。例如，一介电层可以通过例如CVD而形成于衬底的上方。间隔层可各向异性蚀刻，例如通过RIE，以移除水平部分，留下侧壁间隔件。于一实施例中，间隔件为具有多隔层的间隔件堆栈。于一实施例中，间隔件堆栈包括用于形成一氮化物间隔件的一氮化物层。然后形成一氧化物层于氮化物间隔件的上方。氧化层然后各向异性蚀刻氧化物间隔件上方的氧化物间隔件。于一实施例中，氧化物间隔件作为后续被移除的牺牲间隔件。
可以对字元线执行一栅极阈值电压(Vt)调整植入。该植入可通过使用一植入掩膜(未予图示)而执行。例如，植入掩膜可以为具有通向存取栅极或字元线形成之处的区域440的开口的一光阻掩膜。开口也可暴露存取栅极侧上的控制栅极的一部分。
在Vt调整植入之后，控制栅极的存取栅极侧上的牺牲间隔件被移除。例如，通过植入掩膜所暴露的牺牲间隔件被移除，留下下方的氮化物间隔件。暴露的牺牲间隔件的移除可通过例如一湿蚀刻而实现。这使得第一侧壁上的第一控制栅极间隔件比第二侧壁上的第二控制栅极间隔件薄。随后，植入掩膜通过例如灰化而被移除。其他适当的移除制程也可使用。
控制栅极间隔件用作图案化浮动栅极层446的一蚀刻掩膜。例如，一各向异性蚀刻，如RIE，用于移除浮动栅极电极层的暴露部分。如图所示，浮动栅极介电层保留在衬底上。移除浮动栅极介电层412的暴露部分也可适用。这就形成了存储单元对的第二栅极。例如，这形成了存储单元对的存储栅极。存储栅极的图案化遵循控制栅极的图案化，如图3a至图3c所示。
在图4e中，全间隔件473形成在控制栅极以及浮动栅极的侧壁上。例如，一介电层，例如氧化硅，沉积在衬底上并各向异性蚀刻以形成全间隔件。氧化硅层可以是一高温氧化(HTO)层。其他类型的介电层也可适用。
请参考图4f，执行一植入以在控制栅极的第二侧上形成一源极区域423。例如，一植入形成于存储单元对的第二栅极之间。植入例如为一垂直植入。该植入乃植入第一极性类型掺杂剂以形成一重掺杂源极区域。一植入掩膜(未予图示)，例如一光阻掩膜，可用于在栅极之间形成一开口以形成源极区域。源极区域例如作为一掩埋SL。例如，掩埋SL延伸存储单元的一行的一长度。
参考图4g，在植入之后移除第二侧壁上的牺牲间隔件以及全间隔件以形成源极424。例如，通过植入掩膜所暴露的牺牲间隔件以及全间隔件使用例如一湿蚀刻而被移除。湿蚀刻也可移除源极上方的衬底的表面上的介电层。此留下了控制栅极的第二侧壁上的氮化物间隔件。植入掩膜可以被移除。例如，植入掩膜可以通过灰化而被移除。可以执行一退火以激活并扩散源极掺杂剂，完成源极424的形成。
一通道氧化层形成于衬底上。通道氧化物例如是一HTO氧化物。HTO氧化层通过例如CVD而形成。于形成通道氧化层之后，执行一HTO退火使氧化层密致化。通道氧化物然后被图案化，留下衬于第二栅极侧壁以及源极上方的通道氧化物472。该图案化通过掩膜和蚀刻技术而执行。例如，一图案化掩膜，例如光阻剂，用作一蚀刻掩膜以蚀刻通道氧化层。该蚀刻例如为一各向异性蚀刻，如RIE。其他类型的蚀刻也可适用。为了确保通道氧化物完整地衬于第二栅极的第二侧壁，掩膜可以保护第二栅极的一部分，留下部分覆盖第二栅极(未予图示)的通道氧化层。掩膜在图案化通道氧化层之后被移除。
参考图4h，一WL栅极介电层413形成于衬底上。WL栅极介电层例如为一热氧化层。于一实施例中，一擦除栅极介电质470同样形成于源极区域上方的衬底上。擦除栅极介电质例如为一热氧化层。例如，WL栅极介电质以及擦除栅极介电质可以使用相同的制程而形成。
于图4i中，一栅极WL栅极电极层453形成于衬底上，填充第二栅极之间的间隙。由于间隙遵循第二栅极的图案化，栅极介电层也是如此。栅极电极层例如为一多晶硅层。多晶硅可以例如掺杂多晶硅以降低片状(sheet)电阻。多晶硅可以掺杂第一极性类型掺杂剂。栅极电极层可以通过CVD而形成。通过其他技术形成栅极电极层也可适用。衬底进行平坦化处理，移除过量的栅极电极层以及形成一平坦的顶面，暴露第二栅极。例如，执行一CMP以平坦化衬底。
如图4j所示，WL栅极电极层为凹陷的。例如，WL栅极电极层的一高度被降低至低于第二栅极的顶面的一所需高度。执行一回蚀刻(etch back)以凹陷WL栅极电极至所需高度。如图所示，WL栅极电极层的高度被凹陷至大约硬掩膜以及控制栅极的界面。通过其他方式凹陷WL栅极电极也可适用。于一些实施例中，WL栅极电极层视依技术节点而不进行凹陷。在这种情况下，WL栅极电极层维持其与第二栅极的顶面共平面。一擦除栅极450设置于第二栅极之间的擦除栅极介电质470的上方。
于图4k中，WL栅极电极层被图案化以形成存储单元的存取栅极430。存取栅极作为WL。于一实施例中，一掩膜，例如一光阻掩膜，被用于图案化WL栅极电极层以形成存取栅极。掩膜保护擦除栅极450上方的区域，由于其已经形成，并且需形成存取栅极的其他区域。于一实施例中，掩膜具有一图案以形成如图3a至图3c所示的存取栅极。此外，掩膜包括用于图案化该WLSL交接点区域中的擦除栅极的一开口，如图3a至图3c所示。该蚀刻例如为一RIE。
在形成存取栅极之后，侧壁间隔件469形成于存取栅极或字元线的侧壁上、以及存储栅极的暴露部分与逻辑栅极的侧壁上，如图4l所示。侧壁间隔件例如为氮化物间隔件。其他类型的间隔件也可适用。间隔件例如用于形成轻掺杂漏极延伸(LDD)区域。
参考图4m，一植入掩膜(未予图示)形成于衬底上。执行了一LDD延伸植入。该植入形成LDD延伸区域423于相邻于第一栅极或存取栅极的漏极区域中。该植入例如为一倾斜植入。于一些实施例中，可也执行一光晕植入以形成光晕区域。光晕区域例如为延伸超过LDD延伸区域的第二极性类型区域。光晕植入例如为一倾斜植入。
于图4n中，一漏极植入被执行。漏极植入例如为植入第一极性类型掺杂剂的一垂直植入。该植入形成相邻于第一栅极或存取栅极的第一极性类型重掺杂漏极区域422。
请参考图4o，植入掩膜被移除。例如，植入掩膜可通过灰化被移除。硅化物接触件480形成于存储单元的暴露的硅部分上。例如，硅化物接触件形成于存储单元的漏极区域以及存取栅极上。硅化物接触件可以是一镍基硅化物接触件，例如镍合金。为形成硅化物接触件，一金属层形成于衬底上。例如，一金属层可通过溅射而形成于衬底上。执行退火以与硅产生一反应。未反应的金属通过例如一湿蚀刻而被移除，留下硅化物接触件。
该制程继续执行后端工序(back-end-of-line；BEOL)以形成互连和钝化。例如一预金属介电质(premetal dielectric；PMD)可形成于覆盖存储单元的衬底上。通孔形成于PMD区域中，暴露位于拾取点区域处的硅化物接触件。通孔填充有导电材料，例如钨，并进行平坦化以移除过量材料从而形成通孔接触件。该制程继续以形成第一金属阶层以及附加ILD阶层与互连焊垫。晶圆级凸块可以执行以形成外部接触件。其他类型的外部接触件也可形成。于BEOL完成之后，将晶圆切割成独立的芯片。其他合适的制程也可适用。
上述实施例在不脱离其精神或本质特征的前提下可以在其他具体形式中予以体现。因此，上述实施例应当被完全地理解为是说明性的，而非限制性的。因此，本发明的范围应由所附的权利要求书予以表示，而非上述的描述。在权利要求书的意义以及等同范围内的所有变化均包含于本发明中。

Claims (20)

1.一种形成装置的方法，其特征为，该方法包括：
提供制备有一存储单元区域的一衬底；
形成存储单元对于该存储单元区域中，该存储单元对排列于在一行方向上的存储单元对的行中以及在一列方向上的存储单元对的列中，其中，
一存储单元对包括第一分离栅极存储单元以及第二分离栅极存储单元，其中，
一存储单元包括：
一第一栅极，其作为一存取栅极，
一第二栅极，其相邻于该第一栅极，该第二栅极作为一存储栅极，
一第一源/漏(S/D)区域，其相邻于该第一栅极，以及
一第二源/漏(S/D)区域，其相邻于该第二栅极，
该第二S/D区域为各存储单元对的该第一存储单元以及第二存储单元的一共同的S/D区域，
该第二S/D区域延伸一行的一长度，并作为该存储单元对的该行的一共同的掩埋源线(SL)，
该存取栅极以及存储栅极包括延伸该行的该长度的存取栅极导电体以及存储栅极导电体，形成该存储单元对的该行的存储单元的共同的第一栅极以及第二栅极，
一阵列隔离区域，该阵列隔离区域在该行方向以及该列方向上隔离该存储单元对，以及
一字元线与SL(WLSL)拾取点区域，其位于该存储单元的一行中，其中，
该存储单元对的该行的该第一存储单元(第一存储栅极导电体)的该存储栅极导电体包括用于耦接至该存储单元对的该第二存储单元(第二存储栅极导电体)的该存储栅极导电体的第一交叉件以及第二交叉件，其中，该第一交叉件以及第二交叉件在没有该第一存储栅极导电体的该WLSL拾取点区域中生成一位移区域，
该存储单元对(第一存取栅极导电体)的该第一存储单元的该存取栅极向该共同的掩埋SL偏移以占据由该第一存储栅极导电体所腾空的该位移区域，而形成一第一偏移存取栅极导电体，以及
相邻于该第一偏移存取栅极导电体的存储单元对的一相邻行的该第一存储单元(第一相邻存取栅极导电体)的一相邻存取栅极导电体包括一法向位移距离DN于一非WLSL区域中以及一延伸位移距离DE于该WLSL区域中，其中，DE大于DN；以及
形成硅化物接触件于拾取点区域中的栅极导电体以及第一S/D区域以及暴露的掩埋共同的源线(SL)上的衬底上，其中，增加至DE的WLSL区域中的位移距离以避免该第一偏移存取栅极导电体与存储单元对的该行的相邻存取栅极导电体之间的短路。
2.根据权利要求1所述的方法，其特征为：
一擦除栅极位于该掩埋SL的上方；
一擦除栅极介电质位于该掩埋SL之间；
一存储栅极侧壁介电质隔离该擦除栅极与该存储栅极导电体；以及
该擦除栅极以及擦除栅极介电质于该WLSL拾取点区域中被移除以暴露该掩埋SL。
3.根据权利要求1所述的方法，其特征为，一存储栅极导电体包括：
一浮动栅极导电体；
一控制栅极导电体，其位于该浮动栅极导电体的上方；以及
一存储栅极介电质，其位于该浮动栅极以及控制栅极导电体之间。
4.根据权利要求3所述的方法，其特征为，该存储栅极导电体包括位于该控制栅极导电体上方的一硬掩膜。
5.根据权利要求4所述的方法，其特征为，该存储单元的该行包括多个拾取点区域。
6.根据权利要求5所述的方法，其特征为，该存储单元对的该行还包括：
一控制栅极拾取点区域；
一擦除栅极拾取点区域；以及
其中，该控制栅极以及擦除栅极拾取点区域位于不同于该WLSL拾取点区域的该行的位置中。
7.根据权利要求6所述的方法，其特征为，该存储单元的一行包括多个WLSL、控制栅极以及擦除栅极拾取点区域。
8.根据权利要求6所述的方法，其特征为，该存储单元对的该第一S/D区域作为位元线拾取点区域。
9.根据权利要求7所述的方法，其特征为，该方法包括：
形成一接触件介电层与该存储单元对的上方；以及
形成通孔开口于该WLSL、擦除栅极、控制栅极以及位元线拾取点区域中。
10.根据权利要求8所述的方法，其特征为，该方法还包括形成通孔接触件于该通孔开口中。
11.根据权利要求1所述的方法，其特征为，该存取栅极导电体以及存储栅极导电体由一栅极间介电质隔离。
12.一种形成装置的方法，其特征为，该方法包括：
提供制备有一存储单元区域的一衬底，该存储单元区域具有排列于一行方向上的行中以及一列方向上的列中的存储单元对；
一阵列隔离区域，该阵列隔离区域隔离该存储单元对的行及列；其中，
存储单元对的一行包括：
该存储单元对的第一存储单元的一第一存取栅极导电体，
该存储单元对的第一存储单元的一第一存储栅极导电体，
该存储单元对的第二存储单元的一第二存储栅极导电体，
该存储单元对的第二存储单元的一第二存取栅极导电体，
位于该第一存储栅极导电体以及第二存储栅极导电体之间的一共同的第二源/漏(S/D)区域，该共同的第二S/D区域延伸该行的一长度以形成存储单元对的该行的一共同的掩埋源线(SL)，以及
第一S/D区域相邻于存储单元对的位置处的第一存取栅极导电体以及第二存取栅极导电体；
存储单元的该行中的一字元线与SL(WLSL)拾取点区域，其中，
该第一存储栅极导电体包括用于耦接至该第二存储栅极导电体的第一存储栅极交叉件以及第二存储栅极交叉件，该交叉件在没有第一存储栅极导电体的该WLSL拾取点区域中生成一位移区域，
该第一存取栅极导电体向该位移区域中的该共同的掩埋SL偏移以形成一第一偏移存取栅极导电体，以及
相邻于该第一偏移存取栅极导电体的存储单元对的一相邻行的该第一存取栅极导电体的一相邻存取栅极导电体包括一法向位移距离DN于一非WLSL区域中以及一延伸位移距离DE于该WLSL区域中，其中，DE大于DN；以及
形成硅化物接触件于拾取点区域中的栅极导电体以及第一S/D区域以及暴露的掩埋共同的源线(SL)上的衬底上，其中，增加至DE的该WLSL区域中的该位移距离以避免该第一偏移存取栅极导电体与存储单元对的该行的相邻存取栅极导电体之间的短路。
13.根据权利要求11所述的方法，其特征为：
一擦除栅极位于该共同的掩埋SL的上方；
一擦除栅极介电质位于该掩埋SL之间；
一存储栅极侧壁介电质隔离该擦除栅极与该存储栅极导电体；以及
该擦除栅极以及擦除栅极介电质于该WLSL拾取点区域中被移除以暴露该掩埋SL。
14.根据权利要求11所述的方法，其特征为，一存储栅极导电体包括：
一浮动栅极导电体；
一控制栅极导电***于该浮动栅极导电体的上方；以及
一存储栅极介电质位于该浮动栅极以及控制栅极导电体之间。
15.根据权利要求11所述的方法，其特征为，存储单元对的该行还包括：
一控制栅极拾取点区域；
一擦除栅极拾取点区域；以及
其中，该控制栅极以及擦除栅极拾取点区域位于不同于该WLSL拾取点区域的该行的位置中。
16.根据权利要求11所述的方法，其特征为，该存储单元对的该第一S/D区域作为位元线拾取点区域。
17.一种装置，其特征为，包括；
一衬底，其制备有具有排列于一行方向上的行中以及一列方向上的列中的存储单元对的一存储单元区域；
一阵列隔离区域，该阵列隔离区域隔离该存储单元对的行及列；其中，
存储单元对的一行包括：
该存储单元对的第一存储单元的一第一存取栅极导电体，
该存储单元对的该第一存储单元的一第一存储栅极导电体，
该存储单元对的第二存储单元的一第二存储栅极导电体，
该存储单元对的该第二存储单元的一第二存取栅极导电体，
一共同的第二源/漏(S/D)区域，其位于该第一存储栅极导电体以及第二存储栅极导电体之间，该共同的第二S/D区域延伸该行的一长度以形成存储单元对的该行的一共同的掩埋源线(SL)，以及
第一S/D区域，其相邻于存储单元对的位置处的第一存取栅极导电体以及第二存取栅极导电体；
存储单元的该行中的一字元线与SL(WLSL)拾取点区域，其中，
该第一存储栅极导电体包括用于耦接至该第二存取栅极导电体的第一存储栅极交叉件以及第二存储栅极交叉件，该交叉件在没有该第一存储栅极导电体的该WLSL拾取点区域中生成一位移区域，
该第一存取栅极导电体向该位移区域中的该共同的掩埋SL偏移以形成一第一偏移存取栅极导电体，以及
相邻于该第一偏移存取栅极导电体的存储单元对的一相邻行的该第一存取栅极导电体的一相邻存取栅极导电体包括一法向位移距离DN于一非WLSL区域中以及一延伸位移距离DE于该WLSL区域中，其中，DE大于DN；以及
形成硅化物接触件于拾取点区域中的栅极导电体以及第一S/D区域以及暴露的掩埋共同的源线(SL)上的衬底上，其中，增加至DE的该WLSL区域中的该位移距离以避免该第一偏移存取栅极导电体与存储单元对的该行的相邻存取栅极导电体之间的短路。
18.根据权利要求17所述的装置，其特征为：
一擦除栅极位于该共同的掩埋SL的上方；
一擦除栅极介电质位于该掩埋SL之间；
一存储栅极侧壁介电质隔离该擦除栅极与该存储栅极导电体；以及
该擦除栅极以及擦除栅极介电质于该WLSL拾取点区域中被移除以暴露该掩埋SL。
19.根据权利要求17所述的装置，其特征为，一存储栅极导电体包括：
一浮动栅极导电体；
一控制栅极导电***于该浮动栅极导电体的上方；以及
一存储栅极介电质位于该浮动栅极以及控制栅极导电体之间。
20.根据权利要求17所述的装置，其特征为，存储单元对的该行还包括：
一控制栅极拾取点区域；
一擦除栅极拾取点区域；以及
其中，该控制栅极以及擦除栅极拾取点区域位于不同于该WLSL拾取点区域的该行的位置中。
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