CN110148629A - 一种沟槽型碳化硅mosfet器件及其制备方法 - Google Patents
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Abstract
本发明提供一种沟槽型碳化硅MOSFET器件与制造方法，器件包含源极欧姆接触区、漏极欧姆接触区、碳化硅N+衬底、碳化硅N‑漂移区、P型基区、N+源区、P+欧姆接触区、P+屏蔽区、沟槽栅介质、沟槽多晶硅栅，本发明器件为集成一个低导通压降二极管的沟槽型碳化硅MOSFET器件，器件工作在第三象限时，源极加正压，P型基区与N‑漂移区的耗尽层减小，形成从N+源区、N‑漂移区、碳化硅N+衬底到漏极欧姆接触的电流通路，实现了低电压开启。本发明器件既具有小的芯片面积，又具备比集成肖特基二极管的碳化硅MOSFET器件更低的第三象限导通压降。同时本发明器件相比集成肖特基二极管的碳化硅MOSFET器件，不需要额外增加肖特基金属接触制备工艺，与现有碳化硅MOSFET器件制造工艺兼容。
Description
技术领域
本发明属于功率半导体技术领域，具体是一种涉及沟槽型碳化硅MOSFET器件结构及其制备方法。
背景技术
碳化硅(Silicon Carbide)材料作为第三代宽禁带半导体材料的代表之一，具有禁带宽度大、临界击穿电场高、热导率高和电子饱和漂移速度高等特点，使其在大功率、高温及高频电力电子领域具有广阔的应用前景。
碳化硅功率MOSFET器件结构的发展从LDMOS(横向平面双扩散MOSFET)，VVMOS(V型槽MOSFET)到平面VDMOS(垂直双扩散MOSFET)，再到沟槽MOSFET(Trench MOSFET)。LDMOS结构简单，但扩散区和沟道区在晶片表面，芯片面积利用率不高。VVMOS是在晶片的背面形成漏极，所以扩散区和沟道区位于垂直方向，因此可以大大提高芯片的导通电流，但是VVMOS的缺点是V型槽尖刺会导致电场集中而降低击穿电压特性。碳化硅沟槽MOSFET与VDMOS器件相比，导电沟道位于垂直方向，消除了平面VDMOS的寄生JFET电阻，减小了元胞尺寸，使得电流密度显著提高，同时也降低了导通电阻。
碳化硅禁带宽度较宽，其体二极管的开启电压非常高(室温下2.5～3V)，远高于硅基功率器件的体二极管(室温下0.7～0.8V)，使得碳化硅MOSFET的体二极管作为续流二极管时的损耗较大。而且更重要的是，由P型基区和N-漂移区组成的体二极管很可能引起双极性退化，这样的退化问题给碳化硅MOSFET长期稳定运行带来了严峻的考验，也给整个电力电子***的安全设计带来了挑战。在当前先进的电力电子应用领域，一般采用反并联碳化硅二极管作为续流二极管，保证***在处于死区状态时电流流过该碳化硅二极管，从而有效地降低死区损耗和提高***的可靠性。虽然近年来全碳化硅模块，即若干碳化硅MOSFET和其反并联的碳化硅二极管实现不同功能的模块设计与优化已经取得长足的进步，但是由于一个功率开关始终要反向并联一个二极管，该外接二极管自身会引入额外的寄生电容，同时其连接的键合线会引入杂散电感，制约了碳化硅模块高频化和小型化的应用。近几年来，也有利用集成肖特基二极管方法来改进碳化硅MOSFET第三象限性能，从器件结构层面，集成一个肖特基二极管，是一个切实有效的方法来提高碳化硅MOSFET第三象限性能，但是集成肖特基二极管，需要额外增加肖特基金属接触制备工艺，与现有碳化硅MOSFET工艺并不兼容。
发明内容
本发明器件为集成一个低导通压降二极管的沟槽型碳化硅MOSFET器件，器件工作在第三象限时，源极加正压，P型基区与N-漂移区的耗尽层减小，形成从N+源区、N-漂移区、碳化硅N+衬底到漏极欧姆接触的电流通路，实现了低电压开启。本发明器件既具有小的芯片面积，又具备比集成肖特基二极管的碳化硅MOSFET器件更低的第三象限导通压降，能够进一步优化器件的第三象限特性，同时本发明器件与集成肖特基二极管的碳化硅MOSFET器件相比，不需要额外增加肖特基金属接触制备工艺，与现有碳化硅MOSFET器件制造工艺相兼容。
为达到上述目的，本发明采用下述技术方案：
一种沟槽型碳化硅MOSFET器件，自下而上包括漏极金属12、漏极金属12上方的N+衬底11、N+衬底11上方的N-漂移区10；所述N-漂移区10的内部上方左侧设有第一P+屏蔽区9，所述N-漂移区10的内部上方右侧设有第二P+屏蔽区91；所述第一P+屏蔽区9右侧的N-漂移区10内部上方设有第一P型基区8；第二P+屏蔽区91左侧的N-漂移区10内部上方设有第二P型基区81；第一P型基区8和第二P型基区81之间被N-漂移区10分隔开，所述第一P型基区8区内部上方设有第一N+源区5；第二P型基区81内部上方设有第二N+源区51；所述第一P型基区8内部上方第一N+源区5右侧设有第一P+欧姆接触区6；第二P型基区81内部上方第二N+源区51左侧设有第二P+欧姆接触区61；所述第一P型基区8内部上方、第一P+欧姆接触区6右侧设有第三N+源区7；第二P型基区81区内部上方、第二P+欧姆接触区61左侧设有第四N+源区71；所述第一N+源区5、第一P+欧姆接触区6、第三N+源区7、N-漂移区10、第二N+源区51、第二P+欧姆接触区61、第四N+源区71上方设有源极金属1；所述源极金属1为源极欧姆接触区；
所述器件的栅结构包括第一多晶硅3、第二多晶硅31，包围在第一多晶硅3底部以及侧壁的第一栅介质4，包围在第二多晶硅31底部以及侧壁的第二栅介质41，设于第一多晶硅3部分上表面的第一金属栅电极2，设于第二多晶硅31部分上表面的第二金属栅电极21，第一P型基区8的厚度分别大于第一N+源区5、第二N+源区51、第三N+源区7、第四N+源区71、第一P+欧姆接触区6、第二P+欧姆接触区61的厚度，第二P型基区81的厚度分别大于第一N+源区5、第二N+源区51、第三N+源区7、第四N+源区71、第一P+欧姆接触区6、第二P+欧姆接触区61的厚度，所述第一P+屏蔽区9与第二P+屏蔽区91接源电极。
第一N+源区5下方位于第一P型基区8左端与第一栅介质4之间的区域为器件第一垂直沟道；所述第二N+源区51下方位于第二P型基区81右端与第二栅介质41之间的区域为器件第二垂直沟道；
作为优选方式，所述第一P型基区8、第二P型基区81采用离子注入；位于第一N+源区5下方的第一P型基区8低浓度掺杂，位于第二N+源区51下方的第二P型基区81低浓度掺杂；第三N+源区7下方的第一P型基区8高浓度掺杂，第四N+源区71下方的第二P型基区81高浓度掺杂。
本发明还提供一种上述沟槽型碳化硅MOSFET器件的制作方法，包括以下步骤：
a、第一步：采用外延工艺，在碳化硅衬底上制作N-漂移区，清洗外延片，通过刻蚀，做出光刻标记；
b、P型基区注入，淀积注入掩膜层，通过光刻获得P型基区注入图形，进行离子注入；
c、N+源区注入，淀积掩膜层，通过光刻获得N+源区图形，进行离子注入；
d、刻蚀沟槽，其刻蚀深度大于P型基区；
e、P+欧姆接触区与P+屏蔽区注入，淀积掩膜层，通过光刻获得P+欧姆接触区与P+屏蔽区注入图形，进行离子注入；
f、栅氧生长，在1300℃的条件下，干氧氧化生成栅氧化层，随后分别在氮气氛围下的退火，得到第一栅介质4和第二栅介质41；
g、多晶硅淀积以及刻蚀，淀积多晶硅，进行离子注入并退火；对多晶硅进行图形化，得到第一多晶硅3和第二多晶硅31；
h、介质淀积并刻蚀开孔，获得栅源接触区；正面金属加厚与图形化，进行Al金属淀积，通过湿法腐蚀的方式获得栅电极和源电极；
i、正面金属加厚与图形化，进行金属淀积，通过刻蚀方式获得栅电极和源电极。
本发明的有益效果为：本发明为沟槽型碳化硅MOSFET器件，第一垂直沟道与第二垂直沟道附近的掺杂浓度较低，使得阈值电压降低；而第三N+源区和第四N+源区下的P型基区掺杂浓度较高，器件工作在第一象限时，利用PN结的耗尽层实现器件的关断，保证器件有效阻断；器件工作在第三象限时，源极加正压，P型基区与N-漂移区的耗尽层减小，形成从N+源区、N-漂移区、碳化硅N+衬底到漏极欧姆接触的电流通路，实现了低电压开启。本发明器件既具有小的芯片面积，又具备比集成肖特基二极管的碳化硅MOSFET器件更低的第三象限导通压降，能够进一步优化器件的第三象限特性，同时本发明器件相比集成肖特基二极管的碳化硅MOSFET器件，不需要额外增加肖特基金属接触制备工艺，与现有碳化硅MOSFET器件制造工艺相兼容。
附图说明
图1是传统沟槽型碳化硅MOSFET器件结构示意图；
图2是本发明提供的一种沟槽型碳化硅MOSFET器件示意图；
图3是本发明器件在碳化硅N+衬底上形成N-碳化硅外延层后示意图；
图4是本发明器件P型基区通过光刻和离子注入形成P型基区示意图；
图5是本发明器件N+源区通过光刻和离子注入形成N+源区示意图；
图6是本发明器件形成碳化硅MOSFET沟槽的结构示意图；
图7是本发明器件P+欧姆接触区与P+屏蔽区通过光刻和离子注入形成P+欧姆接触区与P+屏蔽区的示意图；
图8是本发明器件通过热氧生长的结构示意图；
图9是本发明器件通过对多晶硅进行淀积和刻蚀之后的结构示意图；
图10是本发明器件介质淀积并刻蚀开孔的示意图；
图11是本发明器件进行金属淀积，通过刻蚀的方式获得栅电极和源电极示意图；
1为源极金属，2为第一金属栅电极，21为第二金属栅电极，3为第一多晶硅，31为第二多晶硅，4为第一栅介质，41为第二栅介质，5为第一N+源区，51为第二N+源区，6为第一P+欧姆接触区，61为第二P+欧姆接触区，7为第三N+源区，71为第四N+源区，8为第一P型基区，81为第二P型基区，9为第一P+屏蔽区，91为第二P+屏蔽区，10为N-漂移区，11为N+衬底，12为漏极金属。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
下面结合附图，详细描述本发明的技术方案：
本发明的一种沟槽型碳化硅MOSFET器件，如图2所示：自下而上包括漏极金属12、漏极金属12上方的N+衬底11、N+衬底11上方的N-漂移区10；所述N-漂移区10的内部上方左侧设有第一P+屏蔽区9，所述N-漂移区10的内部上方右侧设有第二P+屏蔽区91；所述第一P+屏蔽区9右侧的N-漂移区10内部上方设有第一P型基区8；第二P+屏蔽区91左侧的N-漂移区10内部上方设有第二P型基区81；第一P型基区8和第二P型基区81之间被N-漂移区10分隔开，所述第一P型基区8区内部上方设有第一N+源区5；第二P型基区81内部上方设有第二N+源区51；所述第一P型基区8内部上方第一N+源区5右侧设有第一P+欧姆接触区6；第二P型基区81内部上方第二N+源区51左侧设有第二P+欧姆接触区61；所述第一P型基区8内部上方、第一P+欧姆接触区6右侧设有第三N+源区7；第二P型基区81区内部上方、第二P+欧姆接触区61左侧设有第四N+源区71；所述第一N+源区5、第一P+欧姆接触区6、第三N+源区7、N-漂移区10、第二N+源区51、第二P+欧姆接触区61、第四N+源区71上方设有源极金属1，所述源极金属1为源极欧姆接触区；所述器件的栅结构包括第一多晶硅3、第二多晶硅31，包围在第一多晶硅3底部以及侧壁的第一栅介质4，包围在第二多晶硅31底部以及侧壁的第二栅介质41，设于第一多晶硅3部分上表面的第一金属栅电极2，设于第二多晶硅31部分上表面的第二金属栅电极21，第一P型基区8的厚度分别大于第一N+源区5、第二N+源区51、第三N+源区7、第四N+源区71、第一P+欧姆接触区6、第二P+欧姆接触区61的厚度，第二P型基区81的厚度分别大于第一N+源区5、第二N+源区51、第三N+源区7、第四N+源区71、第一P+欧姆接触区6、第二P+欧姆接触区61的厚度，所述第一P+屏蔽区9与第二P+屏蔽区91接源电极。
第一N+源区5下方位于第一P型基区8左端与第一栅介质4之间的区域为器件第一垂直沟道；所述第二N+源区51下方位于第二P型基区81右端与第二栅介质41之间的区域为器件第二垂直沟道；
第一P型基区8、第二P型基区81采用离子注入；位于第一N+源区5下方的第一P型基区8低浓度掺杂，位于第二N+源区51下方的第二P型基区81低浓度掺杂；第三N+源区7下方的第一P型基区8高浓度掺杂，第四N+源区71下方的第二P型基区81高浓度掺杂。
上述沟槽型碳化硅MOSFET器件的制作方法，包括以下步骤：
a、第一步：采用外延工艺，在碳化硅衬底上制作N-漂移区，清洗外延片，通过刻蚀，做出光刻标记；如图3所示；
b、P型基区注入，淀积注入掩膜层，通过光刻获得P型基区注入图形，进行离子注入；如图4所示；
c、N+源区注入，淀积掩膜层，通过光刻获得N+源区图形，进行离子注入；如图5所示；
d、刻蚀沟槽，其刻蚀深度大于P型基区；如图6所示；沟槽刻蚀过程中容易形成微沟槽，因此可以通过增加氧气的含量来使沟槽具备较好的形貌；
e、P+欧姆接触区与P+屏蔽区注入，淀积掩膜层，通过光刻获得P+欧姆接触区与P+屏蔽区注入图形，进行离子注入；如图7所示；
f、栅氧生长，在1300℃的条件下，干氧氧化生成栅氧化层，随后分别在氮气氛围下的退火，得到第一栅介质4和第二栅介质41；如图8所示，栅氧生长会有在SiC/SiO2界面处存在较高的界面态密度，因此可以采用NO退火工艺；
g、多晶硅淀积以及刻蚀，淀积多晶硅，进行离子注入并退火；对多晶硅进行图形化，得到第一多晶硅3和第二多晶硅31；如图9所示，
h、介质淀积并刻蚀开孔，获得栅源接触区；正面金属加厚与图形化，进行Al金属淀积，通过湿法腐蚀的方式获得栅电极和源电极；对器件进行栅源隔离；如图10所示，
i、正面金属加厚与图形化，进行金属淀积，通过刻蚀方式获得栅电极和源电极。如图11所示。
位于第一N+源区5下方的第一P型基区8低浓度掺杂，位于第二N+源区51下方的第二P型基区81低浓度掺杂，这样可以有效降低MOSFET器件正向导通时的阈值电压；第三N+源区7下方的第一P型基区8高浓度掺杂，第四N+源区71下方的第二P型基区81高浓度掺杂，这样让器件还没有外加工作电压的情况下，利用PN结的耗尽层实现夹断，没有泄漏电流，保证器件具有良好的阻断特性；所述第一N+源区5、第一P+欧姆接触区6、第三N+源区7、N-漂移区10、第二N+源区51、第二P+欧姆接触区61、第四N+源区71上方设有源极金属1，所述源极金属1为源极欧姆接触区；设计增加第三N+源区7和第四N+源区71就是为了能够形成好的欧姆接触。器件工作在第三象限时，源极加正压，P型基区与N-漂移区的耗尽层减小，形成从第三N+源区7和第四N+源区71、N-漂移区10、碳化硅N+衬底11到漏极金属12的电流通路，实现了低电压开启，从而优化了第三象限特性。
本发明器件为集成一个低导通压降二极管的沟槽型碳化硅MOSFET器件，具有比反并联碳化硅二极管器件小的芯片面积，也具备比集成肖特基二极管器件更低的第三象限导通压降，能够进一步优化器件的第三象限特性，同时本发明器件相比集成肖特基二极管的碳化硅MOSFET器件，不需要额外增加肖特基金属接触制备工艺，与现有碳化硅MOSFET器件制造工艺相兼容。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (3)
1.一种沟槽型碳化硅MOSFET器件，其特征在于：自下而上包括漏极金属(12)、漏极金属(12)上方的N+衬底(11)、N+衬底(11)上方的N-漂移区(10)；所述N-漂移区(10)的内部上方左侧设有第一P+屏蔽区(9)，所述N-漂移区(10)的内部上方右侧设有第二P+屏蔽区(91)；所述第一P+屏蔽区(9)右侧的N-漂移区(10)内部上方设有第一P型基区(8)；第二P+屏蔽区(91)左侧的N-漂移区(10)内部上方设有第二P型基区(81)；第一P型基区(8)和第二P型基区(81)之间被N-漂移区(10)分隔开，所述第一P型基区(8)区内部上方设有第一N+源区(5)；第二P型基区(81)内部上方设有第二N+源区(51)；所述第一P型基区(8)内部上方第一N+源区(5)右侧设有第一P+欧姆接触区(6)；第二P型基区(81)内部上方第二N+源区(51)左侧设有第二P+欧姆接触区(61)；所述第一P型基区(8)内部上方、第一P+欧姆接触区(6)右侧设有第三N+源区(7)；第二P型基区(81)区内部上方、第二P+欧姆接触区(61)左侧设有第四N+源区(71)；所述第一N+源区(5)、第一P+欧姆接触区(6)、第三N+源区(7)、N-漂移区(10)、第二N+源区(51)、第二P+欧姆接触区(61)、第四N+源区(71)上方设有源极金属(1)，所述源极金属(1)为源极欧姆接触区；所述器件的栅结构包括第一多晶硅(3)、第二多晶硅(31)，包围在第一多晶硅(3)底部以及侧壁的第一栅介质(4)，包围在第二多晶硅(31)底部以及侧壁的第二栅介质(41)，设于第一多晶硅(3)部分上表面的第一金属栅电极(2)，设于第二多晶硅(31)部分上表面的第二金属栅电极(21)，第一P型基区(8)的厚度分别大于第一N+源区(5)、第二N+源区(51)、第三N+源区(7)、第四N+源区(71)、第一P+欧姆接触区(6)、第二P+欧姆接触区(61)的厚度，第二P型基区(81)的厚度分别大于第一N+源区(5)、第二N+源区(51)、第三N+源区(7)、第四N+源区(71)、第一P+欧姆接触区(6)、第二P+欧姆接触区(61)的厚度，所述第一P+屏蔽区(9)与第二P+屏蔽区(91)接源电极。
2.根据权利要求1所述的沟槽型碳化硅MOSFET器件，其特征在于：所述第一P型基区(8)、第二P型基区(81)采用离子注入；位于第一N+源区(5)下方的第一P型基区(8)低浓度掺杂，位于第二N+源区(51)下方的第二P型基区(81)低浓度掺杂；第三N+源区(7)下方的第一P型基区(8)高浓度掺杂，第四N+源区(71)下方的第二P型基区(81)高浓度掺杂。
3.权利要求1或2所述的沟槽型碳化硅MOSFET器件的制备方法，其特征在于包括以下步骤：
a、第一步：采用外延工艺，在碳化硅衬底上制作N-漂移区，清洗外延片，通过刻蚀，做出光刻标记；
b、P型基区注入，淀积注入掩膜层，通过光刻获得P型基区注入图形，进行离子注入；
c、N+源区注入，淀积掩膜层，通过光刻获得N+源区图形，进行离子注入；
d、刻蚀沟槽，其刻蚀深度大于P型基区；
e、P+欧姆接触区与P+屏蔽区注入，淀积掩膜层，通过光刻获得P+欧姆接触区与P+屏蔽区注入图形，进行离子注入；
f、栅氧生长，在1300℃的条件下，干氧氧化生成栅氧化层，随后分别在氮气氛围下的退火，得到第一栅介质(4)和第二栅介质(41)；
g、多晶硅淀积以及刻蚀，淀积多晶硅，进行离子注入并退火；对多晶硅进行图形化，得到第一多晶硅(3)和第二多晶硅(31)；
h、介质淀积并刻蚀开孔，获得栅源接触区；正面金属加厚与图形化，进行Al金属淀积，通过湿法腐蚀的方式获得栅电极和源电极；
i、正面金属加厚与图形化，进行金属淀积，通过刻蚀方式获得栅电极和源电极。
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