CN105932055A - 一种平面栅igbt及其制作方法 - Google Patents
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Abstract
本发明属于功率半导体器件技术领域，涉及一种平面栅IGBT及其制作方法。本发明在传统平面栅IGBT器件结构的基础上，通过表面复合器件结构的引入，减小了器件的栅极电容，特别是栅极‑集电极电容，提高了器件的开关速度，降低了器件的开关损耗，同时改善了器件的正向导通压降和漂移区载流子浓度分布，提高了器件的性能，同时不会使器件的阻断特性劣化。
Description
技术领域
本发明属于功率半导体器件技术领域，涉及绝缘栅双极型晶体管(IGBT)，具体涉及平面栅绝缘栅双极型晶体管。
背景技术
绝缘栅双极型晶体管(IGBT)是一种MOS场效应和双极型晶体管复合的新型电力电子器件。它既有MOSFET易于驱动，控制简单的优点，又有功率晶体管导通压降低，通态电流大，损耗小的优点，已成为现代电力电子电路中的核心电子元器件之一，广泛地应用在诸如通信、能源、交通、工业、医学、家用电器及航空航天等国民经济的各个领域。IGBT的应用对电力电子***性能的提升起到了极为重要的作用。
从IGBT发明以来，人们一直致力于改善IGBT的性能。经过二十几年的发展，相继提出了多代IGBT器件结构，使器件性能得到了稳步的提升。沟槽栅IGBT结构消除了平面栅IGBT结构的JFET区电阻，并可获得更高的MOS沟道密度，从而可使器件的特性获得显著提高。然而，与平面栅IGBT结构相比，沟槽栅结构大的栅极电容以及沟槽底部薄栅氧化层带来的高电场是影响其性能和可靠性的主要因数之一，因而目前高压IGBT仍主要采用平面栅结构。对于高压平面栅IGBT，为了减小器件P型基区之间的JFET区电阻并在器件正向导通时通过在JFET区栅电极下形成的电子积累层提高器件的载流子注入增强效应，器件P型基区之间的JFET区很宽。宽JFET区上部的栅极结构仍带来了大的器件电容，特别是栅极-集电极电容，降低了器件的开关速度，增大了器件的开关损耗，同时提高了对器件栅驱动电路能力的要求。此外，器件JFET区上部的栅极电容，在器件小电流开启过程中会形成负微分电容效应，使器件在开启过程中产生震荡并由此带来电磁辐射的问题。
发明内容
为了进一步减小器件的栅极电容，特别是栅极-集电极电容，提高器件的开关速度，减小器件的开关损耗，同时改善正向导通时器件的载流子浓度分布和导通压降，进一步改善正向导通压降和开关损耗的折中，并降低对器件栅驱动电路能力的要求，克服负微分电容效应带来的开启过程中的震荡问题，在不影响器件阻断电压的情况下，在传统高压平面栅IGBT器件结构的基础上(如图1所示)，本发明提供一种高压平面栅IGBT(半元胞结构及沿AB线的剖面如图2和图3所示)及其制作方法。本发明通过在器件表面MOS结构和N-漂移区7之间引入一层较高掺杂浓度的N型层，并在垂直于MOS沟道长度方向的一端引入比N型层深的与发射极连接的沟槽电极结构，并且在器件表面JFET区氧化层的上部部分区域引入与发射极连接的表面电极，使所述发射极连接表面电极与栅极在垂直于MOS沟道长度方向形成间隔分布，两者之间是介质层，所述发射极连接表面电极在所述N型层上表面垂直于MOS沟道长度方向的长度小于器件JFET区N型层中双极载流子的扩散长度，并且在平行于MOS沟道长度方向的长度大于其在垂直于MOS沟道长度方向的长度，通常设置的所述发射极连接表面电极在所述N型层上表面平行于MOS沟道长度方向的长度是其在垂直于MOS沟道长度方向长度的4倍以上。在器件正向导通时，在JFET区垂直于MOS沟道长度方向上从栅极往发射极连接表面电极方向的横向载流子扩散，使发射极连接表面电极下的JFET区具有与栅极下的JFET区几乎相同的载流子浓度分布，从而在不显著影响器件正向导通的条件下，减小了器件的栅极电容，特别是栅极-集电极电容，提高了器件的开关速度，降低了器件的开关损耗；同时本发明通过器件表面MOS结构和N-漂移区7之间较高掺杂浓度N型层的引入补偿了由于发射极连接表面电极的引入对正向导通特性的负面影响，通过N型层提供的空穴势垒作用进一步减小器件的正向导通压降并改善载流子的浓度分布；同时，通过与发射极连接的沟槽电极的电荷屏蔽作用屏蔽了N型层引入对器件击穿特性的不利影响，不会使器件的阻断特性劣化。此外，器件JFET区上部栅极电容的减小，减小了器件在小电流开启状态下的负微分电容效应，避免了器件在开启过程中的震荡和由此带来的电磁辐射问题，提高了器件的性能和可靠性，并降低对器件栅驱动电路能力的要求。本发明提供的制作方法与传统IGBT制作方法兼容。
本发明技术方案如下：
一种平面栅IGBT，其半元胞结构及沿AB线的剖面如图2和图3所示，包括：从下至上依次层叠设置的背部集电极金属10、P型集电区9、N型场阻止层8和N-漂移区7；其特征在于，所述N-漂移区7上层还具有N型层13，所述N型层13的掺杂浓度大于N-漂移区7的掺杂浓度；所述N型层13上层两侧具有p型基区4，所述p型基区4上层具有相互独立的N+发射区3和P+发射区2；沿纵向方向一端的所述N型层13中还具有由第一介质层14和第一电极15组成的沟槽结构，所述沟槽结构的深度大于N型层13的深度并沿器件横向方向贯穿N型层13，p型基区4，N+发射区3和P+发射区2，其侧面通过第一介质层14与N型层13，p型基区4，N+发射区3，P+发射区2和N-漂移区7相接触，底部和N-漂移区7相接触；所述N+发射区3和P+发射区2上表面具有发射极金属1，所述发射极金属1沿纵向方向延伸到第一介质层14和第一电极15的上表面；位于两侧的发射极金属1之间的半导体表面具有复合栅极结构，复合栅极结构与发射极金属1之间具有间距；所述复合栅极结构包括第二介质层5以及位于第二介质层5之上的栅电极6、第二电极11和第三介质层12，所述栅电极6、第二电极11和第三介质层12在平行于MOS沟道长度方向的元胞中心左右对称；所述第二介质层5的下表面与部分N+发射区3、p型基区4、N型层13、第一介质层14和第一电极15的上表面相连；沿器件纵向方向，第二电极11和栅电极6分别位于器件两端，同时沿器件横向方向，第二电极11的两侧被栅电极6包围，所述第二电极11与栅电极6之间通过第三介质层12隔离；第二电极11的正下方为N型层13、第一介质层14和第一电极15；在垂直于MOS沟道长度方向，所述第二电极11在N型层13上表面的长度小于器件N型层13中的双极载流子扩散长度，所述第二电极11和所述栅电极6在平行于MOS沟道长度方向的长度大于其在垂直于MOS沟道长度方向的长度；所述第二电极11和第一电极15与发射极金属1电气连接。
进一步的，一种平面栅IGBT，其半元胞结构及沿AB线的剖面如图4和图5所示，在器件横向方向p型基区4之间的所述N型层13中还具有一层p型埋层16，所述p型埋层16的厚度小于p型基区4的厚度；在纵向方向所述p型埋层16位于相对所述沟槽结构的另一端且不与所述沟槽结构相接触；
进一步的，一种平面栅IGBT，其沿AB线的剖面如图6所示，在器件纵向方向所述p型埋层16不连续并在N型层13中均匀分布；
进一步的，一种平面栅IGBT，其半元胞结构及沿AB线的剖面如图7和图8所示，在所述第二介质层5与p型埋层16和N型层13之间还有一层N型层17，所述N型层17的掺杂浓度大于N型层13的掺杂浓度；
进一步的，一种平面栅IGBT，其半元胞结构及沿AB线的剖面如图9和图10所示，沿器件纵向方向，第二电极11贯穿栅电极6之间的整个半元胞表面；
进一步的，在N型层13上表面的所述第二电极11在平行于MOS沟道长度方向的长度是其在垂直于MOS沟道长度方向长度的4倍以上；
进一步的，所述第一介质层14的厚度大于第二介质层5的厚度并且其材料可以相同也可以不同；
进一步的，所述第二介质层5的厚度和材料在栅电极6的下方和第二电极11的下方可以相同也可以不同；
进一步的，所述漂移区结构为NPT结构或FS结构；所述IGBT器件采用半导体材料Si、SiC、GaAs或者GaN制作。
进一步的，所述器件结构不仅适用于IGBT器件，将器件背面的P型集电区9换为N+层，所述结构同样适用于MOSFET器件。
一种平面栅IGBT的制作方法，包括以下步骤：
第一步：选取一定厚度和浓度的轻掺杂FZ硅片用以形成器件的N-漂移区7；在硅片背面通过离子注入N型杂质并退火制作器件的N型场阻止层8；
第二步：翻转并减薄硅片，在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
第三步：刻蚀有源区，离子注入N型杂质并退火，在硅片正面制作N型层13；
第四步：在硅片表面淀积一层TEOS，光刻出窗口后，进行沟槽硅刻蚀，刻蚀出沟槽，形成的沟槽深度大于N型层13的深度并位于器件纵向方向的一端；沟槽刻蚀完成后，通过HF溶液将表面的TEOS漂洗干净；
第五步：通过热氧化在沟槽中形成第一介质层14；接着在沟槽内积淀填充多晶硅，形成第一电极15；
第六步：通过热氧化在表面形成第二介质层5；接着在第二介质层5上淀积多晶硅层，并光刻、刻蚀形成栅电极6和第二电极11；沿器件纵向方向，第二电极11和栅电极6分别位于器件两端，同时第二电极11位于第五步形成的沟槽结构的上表面；同时沿器件横向方向，第二电极11的两侧被栅电极6包围；
第七步：采用光刻工艺，通过离子注入P型杂质并退火，在N型层13上层两侧形成p型基区4；
第八步：采用光刻工艺，通过离子注入N型杂质，在p型基区4上层形成N+发射区3；
第九步：采用光刻工艺，通过离子注入P型杂质，在p型基区4上层形P+发射区2，P+发射区2和N+发射区3相互独立；
第十步：淀积介质层，并光刻、刻蚀，在第二电极11和栅电极6之间形成第三介质层12；
第十一步：淀积金属，并光刻、刻蚀，在栅电极两侧的器件表面形成金属集电极1；
第十二步：翻转硅片，减薄硅片厚度，在硅片背面注入P型杂质并退火，在N型场阻止层8下表面形成P型集电区9；
第十三步：背面淀积金属，在P型集电区9下表面形成金属集电极10。即制备得本发明平面栅IGBT。
进一步的，形成的第一介质层14的厚度大于后续工艺中形成的第二介质层5的厚度；
进一步的，第五步和第六步中的第一介质层14和第二介质层5可同时形成，接着可同时形成第一电极15、第二电极11和栅电极6。
需要说明的是，为了简化描述，上述器件结构和制备方法是以n沟道IGBT器件为例来说明，但本发明同样适用于p沟道IGBT器件的制备。且上述器件制备方法中的工艺步骤和工艺条件可根据实际需要进行增删和调整。
上述方案中，所述的器件横向方向对应的为图2中所示的坐标系中的X轴方向，器件纵向方向对应的为图2中所示的坐标系中的Z轴方向。
本发明的工作原理：
IGBT的开关过程就是对栅极电容进行冲、放电的过程，栅极电容越大冲、放电时间越长。因而，在IGBT的开关过程中，栅极电容，特别是栅极-集电极电容对器件的开关损耗具有重要的影响。对于高压平面栅IGBT器件，为了减小器件P型基区之间的JFET区电阻并在器件正向导通时通过在JFET区栅电极下形成的电子积累层提高器件的载流子注入增强效应，改善漂移区载流子的浓度分布，降低正向导通压降，改善正向导通压降和关断损耗的折中，器件P型基区之间的JFET区很宽。宽JFET区上部的栅极结构带来了大的器件电容，特别是栅极-集电极电容，降低了器件的开关速度，增大了器件的开关损耗，同时提高了对器件栅驱动电路能力的要求。此外，器件JFET区上部的栅极电容，在器件小电流开启过程中会形成负微分电容效应，使器件在开启过程中产生震荡并由此带来电磁辐射的问题。通过直接拿掉JFET区上部的栅电极而仅保留P型基区上部MOS沟道区的栅电极的方法，虽然可以减小器件的栅极电容，但是在器件正向导通时由于JFET区上部没有栅电极的作用，不能在器件的JFET区表面形成高浓度的电子积累层，作为电导调制型器件，这也意味着在JFET区不能获得高的空穴浓度，这导致了整个JFET区及JFET区下部的区域电子和空穴浓度降低，同时由于P型基区对空穴的抽取作用，在P型基区9和N-漂移区7的界面空穴载流子的浓度为0，因此，使得整个N-漂移区7的载流子浓度分布变差，消除了JFET区上部的栅极结构带来的载流子注入增强效应，使器件的正向导通压降急剧增大，并影响了器件的关断特性，特别是关断过程中当器件电压达到母线电压之后的载流子复合阶段的特性，使器件关断过程中的拖尾时间增长，增大了关断损耗。本发明结构通过在器件JFET区氧化层的上部部分区域引入与发射极连接的第二电极11，所述发射极连接第二电极11与栅电极6在垂直于MOS沟道长度方向形成间隔分布，并且所述第二电极11在垂直于MOS沟道长度方向的长度小于器件JFET区的双极载流子扩散长度，在器件正向导通时栅电极6下方的JFET区表面由于栅电极的作用形成高浓度的电子积累层，由于电导调制在栅电极6下方的JFET区也获得高浓度的空穴浓度，使栅电极下方的JFET区获得高的电子和空穴浓度；同时在发射极连接第二电极11下方的JFET区，虽然不能通过电极的作用形成高浓度的电子积累层，但是由于在垂直于MOS沟道长度方向栅电极下方JFET区高的电子和空穴浓度，通过在垂直于MOS沟道长度方向上从栅电极6往发射极连接第二电极11方向的横向载流子扩散，使发射极连接第二电极11下方的JFET区也获得了与栅电极6下方的JFET区相似的高的电子和空穴浓度，使整个器件的JFET区及JFET区下部获得了高的电子和空穴浓度，具有与传统平面栅IGBT结构相似的载流子浓度分布和正向导通特性。通过使所述第二电极11和所述栅电极6在平行于MOS沟道长度方向的长度大于其在垂直于MOS沟道长度方向的长度，并且使所述第二电极11在平行于MOS沟道长度方向的长度是其在垂直于MOS沟道长度方向长度的4倍以上，本发明在不显著影响器件正向导通特性和击穿特性的情况下尽可能的减小了器件的栅极电容，特别是栅极-集电极电容，提高了器件的开关速度，降低器件的开关损耗。同时，本发明通过器件表面MOS结构和N-漂移区7之间较高掺杂浓度N型层的引入进一步补偿了由于发射极连接表面电极引入对正向导通特性的负面影响，并通过N型层提供的空穴势垒作用进一步减小器件的正向导通压降并改善载流子的浓度分布；同时，通过与发射极连接沟槽电极结构的电荷屏蔽作用屏蔽了N型层引入对器件击穿特性的不利影响，不会使器件的阻断特性劣化。此外，器件JFET区上部栅极电容的减小，减小了器件在小电流开启状态下的负微分电容效应，避免了器件在开启过程中的震荡和由此带来的电磁辐射问题，提高了器件的性能和可靠性。本发明提供的制作方法发射极连接第二电极11与栅电极6通过一步工艺形成，不需要增加额外的工艺步骤，与传统平面栅IGBT制作方法兼容。
本发明的有益效果表现在：
本发明结构通过表面复合器件结构的引入，减小了器件的栅极电容，特别是栅极-集电极电容，提高了器件的开关速度，降低了器件的开关损耗，同时改善了器件的正向导通压降和载流子的浓度分布，提高了器件正向导通压降和开关损耗的折中，提高了器件的性能，同时不会使器件的阻断特性劣化。此外，器件JFET区上部栅极电容的减小，减小了器件在小电流开启状态下的负微分电容效应，避免了器件在开启过程中的震荡和由此带来的电磁辐射问题，提高了器件的性能和可靠性，并降低对器件栅驱动电路能力的要求。本发明提供的制作方法与传统IGBT制作方法兼容。本发明适用于从中等功率到大功率的高压半导体功率器件领域。
附图说明
图1是传统的平面栅IGBT器件半元胞结构示意图。
图2是本发明提供的第一种平面栅IGBT器件半元胞结构示意图。
图3是本发明提供的第一种平面栅IGBT器件半元胞结构沿AB线的剖面示意图。
图4本发明提供的第二种平面栅IGBT器件半元胞结构示意图。
图5是本发明提供的第二种平面栅IGBT器件半元胞结构沿AB线的剖面示意图。
图6是本发明提供的第三种平面栅IGBT器件半元胞结构沿AB线的剖面示意图。
图7本发明提供的第四种平面栅IGBT器件半元胞结构示意图。
图8是本发明提供的第四种平面栅IGBT器件半元胞结构沿AB线的剖面示意图。
图9本发明提供的第五种平面栅IGBT器件半元胞结构示意图。
图10是本发明提供的第五种平面栅IGBT器件半元胞结构沿AB线的剖面示意图。
图1至图10中，1为发射极金属，2为P+发射区，3为N+发射区，4为P型基区，5为介质层，6为栅电极，7为N-漂移区，8为N型电场阻止层，9为P型集电区，10为集电极金属，11为与发射极连接表面电极，12为介质层，13为N型层，14为沟槽介质层，15为沟槽电极，16为P型埋层，17为N型层。
具体实施方式
以下结合附图，对本发明的原理和特性做进一步的说明，本发明的具体实施例子以6500V电压等级的IGBT为例进行说明，所举实例只用于解释本发明，并非用于限定本发明的范围。
实施例1：
一种平面栅IGBT，其半元胞结构及沿AB线的剖面如图2和图3所示，包括：从下至上依次层叠设置的背部集电极金属10、P型集电区9、N型场阻止层8和N-漂移区7；其特征在于，所述N-漂移区7上层还具有N型层13，所述N型层13的掺杂浓度大于N-漂移区7的掺杂浓度；所述N型层13上层两侧具有p型基区4，所述p型基区4上层具有相互独立的N+发射区3和P+发射区2；沿纵向方向一侧的所述N型层13中还具有由第一介质层14和第一电极15组成的沟槽结构，所述沟槽结构的深度大于N型层13的深度并沿器件横向方向贯穿N型层13，p型基区4，N+发射区3和P+发射区2，其侧面通过第一介质层14与N型层13，p型基区4，N+发射区3，P+发射区2和N-漂移区7相接触，底部和N-漂移区7相接触；所述N+发射区3和P+发射区2上表面具有发射极金属1，所述发射极金属1沿纵向方向延伸到第一介质层14和第一电极15的上表面；位于两侧的发射极金属1之间的半导体表面具有复合栅极结构，复合栅极结构与发射极金属1之间具有间距；所述复合栅极结构包括第二介质层5以及位于第二介质层5之上的栅电极6、第二电极11和第三介质层12，所述栅电极6、第二电极11和第三介质层12在平行于MOS沟道长度方向的元胞中心左右对称；所述第二介质层5的下表面与部分N+发射区3、p型基区4、N型层13、第一介质层14和第一电极15的上表面相连；沿器件纵向方向，第二电极11和栅电极6分别位于器件两端，同时沿器件横向方向，第二电极11的两侧被栅电极6包围，所述第二电极11与栅电极6之间通过第三介质层12隔离；第二电极11的正下方为N型层13、第一介质层14和第一电极15；在垂直于MOS沟道长度方向，所述第二电极11在N型层13上表面的长度小于器件N型层13中的双极载流子扩散长度，所述第二电极11和所述栅电极6在平行于MOS沟道长度方向的长度大于其在垂直于MOS沟道长度方向的长度；所述第二电极11和第一电极15与发射极金属1电气连接。形成的所述半元胞在平行于MOS沟道长度方向的长度为50-60微米，p型基区4之间的JFET区宽度为35-45微米，形成的所述半元胞在垂直于MOS沟道长度方向的长度为3-10微米；形成的栅电极在垂直于MOS沟道长度方向的长度为1-5微米；形成的第二电极11在平行于MOS沟道长度的方向位于半元胞的中心，左右对称，长度为30-40微米，第二电极11在垂直于MOS沟道长度的方向长度为2-5微米；形成的N型层13的深度大于p型基区4的深度0.5-1微米；形成的第一介质层14和第一电极15组成的沟槽宽度为～1微米，所述沟槽深度大于N型层13的深度0.5-1微米。
实施例2：
一种平面栅IGBT，其半元胞结构及沿AB线的剖面如图4和图5所示，在实施例1的基础上，在平行于MOS沟道长度方向所述p型基区4之间的所述N型层13中还具有一层宽度为20-30微米的p型埋层16，所述p型埋层16的厚度小于p型基区4的厚度；在垂直于MOS沟道长度方向，所述p型埋层16位于所述沟槽结构相对的另一端，其宽度为1-5微米。p型埋层16的存在进一步屏蔽了N型层13对器件击穿电压的影响，可采用高的N型层13浓度；同时p型埋层16的存在对其上部的第二介质层5也具有电场屏蔽作用，减小了第二介质层5中的高电场，提高了第二介质层5的可靠性。在器件击穿时，N型层13全耗尽，p型埋层16为全耗尽或部分耗尽。
实施例3：
一种平面栅IGBT，其沿AB线的剖面如图6所示，在实施例2的基础上，在垂直于MOS沟道长度方向，所述p型埋层16不连续并均匀分布在N型层13中。不连续并均匀分布的p型埋层16可提供更好的电场屏蔽效果，并减小对导通特性的负面影响。
实施例4：
一种平面栅IGBT，其半元胞结构及沿AB线的剖面如图7和图8所示，在实施例3的基础上，在所述第二介质层5与p型埋层16和N型层13之间还有一层N型层17，所述N型层17的掺杂浓度大于N型层13的掺杂浓度。N型层17的引入进一步提高了器件的正向导通特性，更好的补偿了第二电极11的引入对器件导通特性的不利影响。在器件击穿时，N型层17为全耗尽。
实施例5：
一种平面栅IGBT，其半元胞结构及沿AB线的剖面如图9和图10所示，在实施例4的基础上，沿器件纵向方向，第二电极11贯穿栅电极6之间的整个半元胞表面。第二电极11面积的增加进一步的减小了器件的栅极电容，特别是栅极-集电极电容，降低了器件的开关速度，增大了器件的开关损耗。
Claims (6)
1.一种平面栅IGBT，包括：从下至上依次层叠设置的背部集电极金属(10)、P型集电区(9)、N型场阻止层(8)和N-漂移区(7)；其特征在于，所述N-漂移区(7)上层还具有N型层(13)，所述N型层(13)的掺杂浓度大于N-漂移区(7)的掺杂浓度；所述N型层(13)上层两侧具有p型基区(4)，所述p型基区(4)上层具有相互独立的N+发射区(3)和P+发射区(2)；沿器件纵向方向，器件另一端的N型层(13)中还具有由第一介质层(14)和第一电极(15)组成的沟槽结构，所述沟槽结构的深度大于N型层(13)的深度并沿器件横向方向贯穿N型层(13)、p型基区(4)、N+发射区(3)和P+发射区(2)，其侧面通过第一介质层(14)与N型层(13)、p型基区(4)、N+发射区(3)、P+发射区(2)和N-漂移区(7)相接触，底部和N-漂移区(7)相接触；所述N+发射区(3)和P+发射区(2)上表面具有发射极金属(1)，所述发射极金属(1)沿器件纵向方向延伸到第一介质层(14)和第一电极(15)的上表面；位于两侧的发射极金属(1)之间的半导体表面具有复合栅极结构，复合栅极结构与发射极金属(1)之间具有间距；所述复合栅极结构包括第二介质层(5)以及位于第二介质层(5)之上的栅电极(6)、第二电极(11)和第三介质层(12)，所述栅电极(6)、第二电极(11)和第三介质层(12)在平行于MOS沟道长度方向的元胞中心左右对称；所述第二介质层(5)的下表面与部分N+发射区(3)、p型基区(4)、N型层(13)、第一介质层(14)和第一电极(15)的上表面相连；沿器件纵向方向，第二电极(11)和栅电极(6)分别位于器件两端，同时沿器件横向方向，第二电极(11)的两侧被栅电极(6)包围，所述第二电极(11)与栅电极(6)之间通过第三介质层(12)隔离；第二电极(11)的正下方为N型层(13)、第一介质层(14)和第一电极(15)；在垂直于MOS沟道长度方向，所述第二电极(11)在N型层(13)上表面的长度小于器件N型层(13)中的双极载流子扩散长度，所述第二电极(11)和所述栅电极(6)在平行于MOS沟道长度方向的长度大于其在垂直于MOS沟道长度方向的长度；所述第二电极(11)和第一电极(15)与发射极金属(1)电气连接。
2.根据权利要求1所述的一种平面栅IGBT，其特征在于：在器件横向方向，p型基区(4)之间的所述N型层(13)中还具有一层p型埋层(16)，所述p型埋层(16)的厚度小于p型基区(4)的厚度；沿器件纵向方向，所述p型埋层(16)位于相对所述沟槽结构的另一端且不与所述沟槽结构相接触。
3.根据权利要求1和2所述的一种平面栅IGBT，其特征在于：在垂直于MOS沟道长度方向，所述p型埋层(16)不连续并均匀分布在N型层(13)中。
4.根据权利要求1-3所述的一种平面栅IGBT，其特征在于：在所述第二介质层(5)与p型埋层(16)和N型层(13)之间还有一层N型层(17)，所述N型层(17)的掺杂浓度大于N型层(13)的掺杂浓度。
5.根据权利要求1-4所述的一种平面栅IGBT，其特征在于：所述第一介质层(14)的厚度大于第二介质层(5)的厚度并且其材料可以相同也可以不同。
6.一种平面栅IGBT的制作方法，包括以下步骤：
第一步：选取一定厚度和浓度的轻掺杂FZ硅片用以形成器件的N-漂移区(7)；在硅片背面通过离子注入N型杂质并退火制作器件的N型场阻止层(8)；
第二步：翻转并减薄硅片，在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
第三步：刻蚀有源区，离子注入N型杂质并退火，在硅片正面制作N型层(13)；
第四步：在硅片表面淀积一层TEOS，光刻出窗口后，进行沟槽硅刻蚀，刻蚀出沟槽，形成的沟槽深度大于N型层(13)的深度并位于器件纵向方向的一端；沟槽刻蚀完成后，通过HF溶液将表面的TEOS漂洗干净；
第五步：通过热氧化在沟槽中形成第一介质层(14)；接着在沟槽内积淀填充多晶硅，形成第一电极(15)；
第六步：通过热氧化在表面形成第二介质层(5)；接着在第二介质层(5)上淀积多晶硅层，并光刻、刻蚀形成栅电极(6)和第二电极(11)；沿器件纵向方向，第二电极(11)和栅电极(6)分别位于器件两端，同时第二电极(11)位于第五步形成的沟槽结构的上表面；同时沿器件横向方向，第二电极(11)的两侧被栅电极(6)包围；
第七步：采用光刻工艺，通过离子注入P型杂质并退火，在N型层(13)上层两侧形成p型基区(4)；
第八步：采用光刻工艺，通过离子注入N型杂质，在p型基区(4)上层形成N+发射区(3)；
第九步：采用光刻工艺，通过离子注入P型杂质，在p型基区(4)上层形P+发射区(2)，P+发射区(2)和N+发射区(3)相互独立；
第十步：淀积介质层，并光刻、刻蚀，在第二电极(11)和栅电极(6)之间形成第三介质层(12)；
第十一步：淀积金属，并光刻、刻蚀，在栅电极两侧的器件表面形成金属集电极(1)；
第十二步：翻转硅片，减薄硅片厚度，在硅片背面注入P型杂质并退火，在N型场阻止层(8)下表面形成P型集电区(9)；
第十三步：背面淀积金属，在P型集电区(9)下表面形成金属集电极(10)。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20180831 Termination date: 20210613 |