KR20040100130A

KR20040100130A - 비트 구조에 관계없이 단일의 패키지 형태에 실장 가능한반도체 메모리 장치

Info

Publication number: KR20040100130A
Application number: KR1020030032347A
Authority: KR
Inventors: 김순영; 이준; 권오석
Original assignee: 삼성전자주식회사
Priority date: 2003-05-21
Filing date: 2003-05-21
Publication date: 2004-12-02
Also published as: KR100543454B1; US7120056B2; US20040233721A1; JP2004348950A

Abstract

여기에 개시되는 메모리 장치는 복수 개의 데이터 패드들과 메모리 셀 어레이에 쓰여질 데이터를 전달하는 데이터 라인들을 포함한다. 신호 발생 회로는 비트 구조 및 패키지 정보를 저장하며, 상기 저장된 정보에 따라 선택 신호들을 발생한다. 제 1 스위치 회로는 비트 구조 및 패키지 형태에 따라 상기 데이터 라인들 중 제 1 데이터 라인들에 각각 할당된 데이터 비트들이 입력되는 데이터 패드들로부터의 출력들을 입력받고, 상기 선택 신호들에 응답하여 입력 신호들 중 일부를 상기 제 1 데이터 라인들로 전달한다. 제 2 스위치 회로는 상기 비트 구조 및 패키지 형태에 따라 상기 데이터 라인들 중 제 2 데이터 라인들에 할당된 데이터 비트들이 입력되는 데이터 패드들로부터의 출력들을 입력받고, 상기 선택 신호들 중 일부에 응답하여 입력 신호들 중 일부를 상기 제 2 데이터 라인들로 전달한다. 특히, 상기 데이터 패드들은 상기 비트 구조 및 패키지 형태에 관계없이 인접한 데이터 핀들과 전기적으로 연결되도록 배열된다.

Description

비트 구조에 관계없이 단일의 패키지 형태에 실장 가능한 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF BEING MOUNTED WITH SIGNLE PACKAGE TYPE IRREGARDLESS OF BIT ORGANIZATION}

본 발명은 반도체 집적 회로 장치에 관한 것으로, 좀 더 구체적으로 반도체 메모리 장치에 관한 것이다.

보다 빠르게 데이터를 처리하기 위해서, 전자 장치들은 대용량 고속 메모리장치를 요구하고 있다. 메모리 장치의 용량은 공정 기술의 발달에 비례하여 증가되고 있고, 메모리 장치를 내장하는 전자 장치는 점차적으로 소형화되고 있다. 이러한 추세를 비추어 볼 때, 동일한 면적에서 저장 용량을 극대화할 수 있는 메모리 장치가 요구된다. 이러한 요구를 해결하기 위해서 다양한 방법들이 시도되어 오고 있다. 그러한 방법들 중 하나는 하나의 셀에 1-비트 데이터 대신에 N-비트 데이터 (N은 2 또는 그 보다 큰 정수)를 저장하는 것이다. 이는 동일한 공정 기술로 2배 또는 그 이상의 집적도를 갖는 메모리 장치가 구현될 수 있게 한다. 다른 방법은 하나의 패키지 내에 2개 또는 그 이상의 집적 회로 칩들 (또는 다이들)을 포장하는 것이다. 소용량 칩의 경우, 칩 크기가 작기 때문에 패키지의 리드 프레임 (lead frame)과 칩 패드 사이의 거리는 와이어 본딩을 하기에 충분하게 확보될 수 있다. 이에 반해서 대용량 칩의 경우, 칩 크기가 크기 때문에 패키지의 리드 프레임과 칩 패드 사이의 거리는 패키지 크기에 제약을 받는다.

반도체 메모리 장치의 데이터 입출력 속도는 비트 구조 (bit organization)에 따라 다르다. 예를 들면, 동일한 용량의 메모리 장치들 중 하나는 X8의 비트 구조를 갖고 다른 하나는 X16의 비트 구조를 갖는다고 가정하면, 후자의 메모리 장치는 전자와 비교하여 볼 때 2배의 데이터 입출력 속도를 달성할 수 있다. 메모리 장치가 응용처에 따라 X8의 비트 구조 또는 X16의 비트 구조를 갖지만, 일반적으로, 웨이퍼-레벨 메모리 장치는 X8 그리고 X16의 비트 구조를 지원하도록 만들어진다. 이후, 패키지-레벨 메모리 장치는 응용처에 따라서 X8 또는 X16의 비트 구조를 갖도록 결정될 것이다. 이에 반해서, 패키지는 메모리 장치의 비트 구조에 따라 다르게 제작되어야 할 것이다. 비트 구조에 따라 변화되는 패키지 핀 구성을 보여주는 도면이 도 1에 도시되어 있다.

X8의 비트 구조를 갖는 메모리 장치를 살펴보면, 데이터 비트들 (I/O0-I/O7)은 데이터 핀들 (29, 30, 31, 32, 41, 42, 43, 44)을 통해 입/출력된다. X16의 비트 구조를 갖는 메모리 장치를 살펴보면, 데이터 비트들 (I/O0-I/O15)은 데이터 핀들 (26, 27, 28, 29, 30, 31, 32, 33, 40, 41, 42, 43, 44, 45, 46, 47)을 통해 입/출력된다. 비트 구조에 따라 데이터 비트들이 다른 핀들을 통해 입/출력되기 때문에, 데이터 패드들은 비트 구조에 따라 다른 핀들과 연결되어야 한다. 예를 들면, 도 2에 도시된 바와 같이, 메모리 장치가 X8의 비트 구조를 갖는 경우, 데이터 핀들 (29, 30, 31, 32, 41, 42, 43, 44)은 대응하는 데이터 패드들 (P1, P3, P5, P7, P15, P17, P19, P21)과 전기적으로 연결되어야 한다. 메모리 장치가 X16의 비트 구조를 갖는 경우, 데이터 핀들 (26-33, 40-47)은 대응하는 데이터 패드들 (P1-P8, P40-P47)과 전기적으로 연결되어야 한다.

X16의 비트 구조의 경우 데이터 핀들은 인접한 데이터 패드들과 전기적으로 연결되는 반면에, X8의 비트 구조의 경우 데이터 핀들은 멀리 떨어져 있는 데이터 패드들과 전기적으로 연결되어야 한다. 이는 하나의 패키지를 이용하여 X8과 X16의 비트 구조를 갖는 메모리 장치를 포장하기 위함이다. 앞서 설명된 바와 같이, 소용량 칩의 경우, 칩 크기가 작기 때문에 패키지의 리드 프레임과 칩 패드 사이의 거리는 와이어 본딩을 하기에 충분하게 확보될 수 있다. 하지만, 대용량 칩의 경우, 칩 크기가 크기 때문에 패키지의 리드 프레임과 칩 패드 사이의 거리는 패키지 크기에 제약을 받는다. 그러한 까닭에, 도 2에 도시된 바와 같이, 데이터 핀 (예를 들면, 29)을 대응하는 데이터 패드 (예를 들면, P1)과 연결할 때 인접한 데이터 패드 (예를 들면, P2) 위로 본딩 와이어가 지나갈 수 있다. 이러한 경우, 본딩 와이어는 휠 수 있고, 그 결과 관계없는 데이터 패드와 연결될 수 있다. 이러한 문제는 미러 칩 패키지 (mirror chip package)에서 더욱 더 심각해진다.

이러한 문제점은 비트 구조에 각각 대응하는 별도의 패키지를 준비함으로써 또는 비트 구조에 각각 대응하는 데이터 패드 그룹들 (하나는 X8의 비트 구조에 적합하게 배열된 데이터 패드들로 구성되고, 다른 하나는 X16의 비트 구조에 적합하게 배열된 데이터 패드들로 구성됨)을 별도로 준비함으로써 해결될 수 있다. 하지만, 상이한 패드 구조를 갖는 메모리 장치들을 관리하는 하는 것과 상이한 비트 구조를 갖는 패키지들을 관리한 것은 상당히 번거롭고 부담스럽다.

본 발명의 목적은 비트 구조에 관계없이 하나의 패키지에 실장될 수 있는 반도체 메모리 장치를 제공하는 것이다.

도 1은 비트 구조에 따라 변화되는 패키지 핀 구성을 보여주는 도면;

도 2는 비트 구조에 따른 데이터 패드들 및 데이터 핀들의 연결 관계를 보여주는 도면;

도 3은 본 발명에 따른 반도체 메모리 장치가 정상적으로 포장될 때 데이터 패드들 및 데이터 핀들의 연결 관계를 보여주는 도면;

도 4는 본 발명에 따른 반도체 메모리 장치가 미러 형태로 포장될 때 데이터 패드들 및 데이터 핀들의 연결 관계를 보여주는 도면;

도 5는 본 발명에 따른 반도체 메모리 장치를 보여주는 블록도;

도 6은 도 5에 도시된 버퍼 제어 회로를 보여주는 회로도;

도 7은 X8의 비트 구조에서 사용되는 도 5의 입력 버퍼들 중 하나를 보여주는 회로도;

도 8은 X16의 비트 구조에서 사용되는 도 5의 입력 버퍼들 중 하나를 보여주는 회로도;

도 9는 도 5에 도시된 옵션 회로를 보여주는 회로도;

도 10은 도 5에 도시된 옵션 회로의 다른 실시예를 보여주는 회로도;

도 11은 도 5에 도시된 디코더 회로를 보여주는 회로도;

도 12는 도 5에 도시된 입력 스위치 블록을 보여주는 블록도;

도 13은 도 12에 도시된 제 1 입력 멀티플렉서 블록의 멀티플렉서 (MUX0)를 보여주는 회로도;

도 14는 도 12에 도시된 제 1 입력 멀티플렉서 블록의 멀티플렉서 (MUX8)를 보여주는 회로도; 그리고

도 15는 도 5에 도시된 출력 스위치 블록을 보여주는 블록도이다.

* 도면의 주요 부분에 대한 부호 설명 *

100 : 반도체 메모리 장치 110 : 메모리 셀 어레이

120 : 독출 회로 130 : 열 선택 회로

140 : 입출력 버퍼 회로 150 : 버퍼 제어 회로

160 : 스위치 제어 회로 170 : 입력 스위치 회로

180 : 출력 스위치 회로

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 메모리 장치는 복수 개의 데이터 패드들과; 메모리 셀 어레이에 쓰여질 데이터를 전달하는 데이터 라인들; 비트 구조 및 패키지 정보를 저장하며, 상기 저장된 정보에 따라 선택 신호들을 발생하는 신호 발생 회로와; 비트 구조 및 패키지 형태에 따라 상기 데이터 라인들 중 제 1 데이터 라인들에 각각 할당된 데이터 비트들이 입력되는 데이터 패드들로부터의 출력들을 입력받고, 상기 선택 신호들에 응답하여 입력 신호들 중 일부를 상기 제 1 데이터 라인들로 전달하는 제 1 스위치 회로와; 그리고 상기 비트 구조 및 패키지 형태에 따라 상기 데이터 라인들 중 제 2 데이터 라인들에 할당된 데이터 비트들이 입력되는 데이터 패드들로부터의 출력들을 입력받고, 상기 선택 신호들 중 일부에 응답하여 입력 신호들 중 일부를 상기 제 2 데이터 라인들로 전달하는 제 2 스위치 회로를 포함하며, 상기 데이터 패드들은 상기 비트 구조 및 패키지 형태에 관계없이 인접한 데이터 핀들과 전기적으로 연결되도록 배열된다.

바람직한 실시예에 있어서, 인접한 데이터 패드들에 각각 연결되도록 배열되는 복수 개의 입력 버퍼들을 더 포함한다.

바람직한 실시예에 있어서, 상기 데이터 패드들에 인가되는 데이터 비트들은 상기 입력 버퍼들을 통해 상기 제 1 및 제 2 스위치 회로들로 전달된다.

바람직한 실시예에 있어서, 상기 입력 버퍼들 중 일부는 비트 구조에 관계없이 항상 동작하고, 나머지는 비트 구조에 따라 선택적으로 동작한다.

바람직한 실시예에 있어서, 상기 신호 발생 회로는 상기 비트 구조 및 패키지 정보를 저장하기 위해서 본딩 옵션 회로 및 퓨즈 옵션 회로 중 어느 하나를 포함한다.

바람직한 실시예에 있어서, 상기 비트 구조 정보는 상기 플래시 메모리 장치가 X8의 비트 구조 또는 X16의 비트 구조에 고정되었는 지의 여부를 나타내고, 상기 패키지 정보는 상기 플래시 메모리 장치가 미러 형태로 포장되었는 지의 여부를나타낸다.

바람직한 실시예에 있어서, 상기 제 1 스위치 회로는 상기 제 1 데이터 라인들에 대응하는 복수 개의 멀티플렉서들을 포함하며, 상기 멀티플렉서들 각각은 상기 비트 구조 및 패키지 형태에 따라 대응하는 데이터 라인에 할당된 데이터 비트들을 입력받고 상기 선택 신호들에 응답하여 입력 신호들 중 하나를 상기 대응하는 데이터 라인으로 출력한다.

바람직한 실시예에 있어서, 상기 제 2 스위치 회로는 상기 제 2 데이터 라인들에 대응하는 복수 개의 멀티플렉서들을 포함하며, 상기 멀티플렉서들 각각은 상기 비트 구조 및 패키지 형태에 따라 대응하는 데이터 라인에 할당된 데이터 비트들을 입력받고 상기 선택 신호들 중 일부에 응답하여 입력 신호들 중 하나를 상기 대응하는 데이터 라인으로 출력한다.

바람직한 실시예에 있어서, 인접한 데이터 패드들에 각각 연결되도록 배열되는 복수 개의 출력 버퍼들과; 상기 비트 구조 및 패키지 형태에 따라 상기 출력 버퍼들 중 제 1 출력 버퍼들에 각각 할당된 데이터 비트들이 전달되는 데이터 라인들 상의 신호들을 입력받고, 상기 선택 신호들에 응답하여 입력 신호들 중 일부를 상기 제 1 출력 버퍼들로 전달하는 제 3 스위치 회로와; 그리고 상기 비트 구조 및 패키지 형태에 따라 상기 출력 버퍼들 중 제 2 출력 버퍼들에 각각 할당된 데이터 비트들이 전달되는 데이터 라인들 상의 신호들을 입력받고, 상기 선택 신호들 중 일부에 응답하여 입력 신호들 중 일부를 상기 제 2 출력 버퍼들로 전달하는 제 4 스위치 회로를 더 포함한다.

바람직한 실시예에 있어서, 상기 출력 버퍼들 중 일부는 비트 구조에 관계없이 항상 동작하고, 나머지는 비트 구조에 따라 선택적으로 동작한다.

바람직한 실시예에 있어서, 상기 제 3 스위치 회로는 상기 제 1 출력 버퍼들에 각각 대응하는 복수 개의 멀티플렉서들을 포함하며, 상기 멀티플렉서들 각각은 상기 비트 구조 및 패키지 형태에 따라 대응하는 출력 버퍼에 할당된 데이터 비트들을 입력받고 상기 선택 신호들에 응답하여 입력 신호들 중 하나를 상기 대응하는 출력 버퍼로 출력한다.

바람직한 실시예에 있어서, 상기 제 4 스위치 회로는 상기 제 2 출력 버퍼들에 각각 대응하는 복수 개의 멀티플렉서들을 포함하며, 상기 멀티플렉서들 각각은 상기 비트 구조 및 패키지 형태에 따라 대응하는 출력 버퍼에 할당된 데이터 비트들을 입력받고 상기 선택 신호들 중 일부에 응답하여 입력 신호들 중 하나를 상기 대응하는 출력 버퍼로 출력한다.

이하 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.

본 발명에 따른 반도체 메모리 장치는 다양한 비트 구조를 지원한다. 예를 들면, 본 발명의 반도체 메모리 장치는 X8과 비트 구조와 X16의 비트 구조를 지원한다. 반도체 메모리 장치는 출하되기 이전에 X8과 비트 구조와 X16의 비트 구조 중 하나를 갖도록 결정될 것이다. 응용처에 따라 상이한 비트 구조가 요구되기 때문에, 일반적으로, 요구되는 비트 구조를 모두 지원할 수 있도록 반도체 메모리 장치가 설계될 것이다. 이는 생산성의 향상을 위한 것으로, 이는 이 분야에 통상적인지식을 가질 자들에게 자명한 것이다. 패키지되기 이전에, 반도체 메모리 장치는 퓨즈 또는 본딩 옵션 회로 (fuse or bonding option circuitry)를 통해 X8의 비트 구조 또는 X16의 비트 구조로 고정될 것이다. 본 발명에 따른 반도체 메모리 장치의 경우, 비트 구조에 관계없이 그리고 패키지 형태에 관계없이 인접한 데이터 패드들과 데이터 핀들이 본딩 와이어를 통해 전기적으로 연결될 것이다. 이러한 경우, 비트 구조에 따라 상이한 데이터 비트가 임의의 데이터 패드를 통해 입/출력될 것이다. 비록 비트 구조에 따라 상이한 데이터 비트가 데이터 패드를 통해 입/출력되더라도, 본 발명에 따른 반도체 메모리 장치는 입/출력될 데이터 비트가 할당된 데이터 라인 (assigned data line)/할당된 데이터 핀으로 전달되게 한다. 따라서, 본 발명에 따른 반도체 메모리 장치는 비트 구조 및 패키지 형태에 관계없이 하나의 패키지를 이용하여 포장될 수 있다.

도 3은 본 발명의 반도체 메모리 장치가 정상적으로 포장될 때 비트 구조에 따른 데이터 패드들과 데이터 핀들의 연결 관계를 보여주는 도면이다.

도 3을 참조하면, 본 발명의 반도체 메모리 장치는 복수 개의 패드들을 포함한다. 도 3에는 패드들 중 일부가 도시되어 있다. 특히, 데이터가 입/출력되는 데이터 패드들을 중점으로 패드들이 도시되어 있다. 도 3에서, "NC"는 핀들이 패드들에 본딩되지 않음을 나타내기 위한 기호이다. 도 3에 도시된 메모리 장치는 정상적으로 포장되는 것으로, 데이터 패드들은 비트 구조에 관계없이 인접한 데이터 핀들과 본딩 와이어를 통해 전기적으로 연결된다. 예를 들면, 본 발명의 반도체 메모리 장치가 X8의 비트 구조를 가질 때, 데이터 패드들 (P4, P5, P6, P7, P16, P17,P18, P19)은 인접한 데이터 핀들 (29, 30, 31, 32, 41, 42, 43, 44)과 전기적으로 각각 연결된다. 본 발명의 반도체 메모리 장치가 X16의 비트 구조를 가질 때, 데이터 패드들 (P1-P8, P15-P22)은 인접한 데이터 핀들 (26-33, 40-47)과 전기적으로 각각 연결된다. 이러한 구조에 따르면, 임의의 데이터 패드에는 비트 구조에 따라 상이한 데이터 비트들이 입출력될 것이다. 예를 들면, 데이터 패드 (P4)가 비트 구조에 관계없이 29번 핀과 연결되기 때문에, X8의 비트 구조에서는 I/O0의 데이터 비트가 데이터 패드 (P4)를 통해 입/출력되고, X16의 비트 구조에서는 I/O9의 데이터 비트가 데이터 패드 (P4)를 통해 입/출력된다. 데이터 패드 (P1)가 X16의 비트 구조에서만 26번 핀과 연결되기 때문에, X16의 비트 구조에서 I/O0의 데이터 비트가 데이터 패드 (P1)를 통해 입/출력된다. 데이터 패드 (P16)가 비트 구조에 관계없이 41번 핀과 연결되기 때문에, X8의 비트 구조에서는 I/O4의 데이터 비트가 데이터 패드 (P16)를 통해 입/출력되고, X16의 비트 구조에서는 I/O12의 데이터 비트가 데이터 패드 (P16)를 통해 입/출력된다. 데이터 패드 (P15)가 X16의 비트 구조에서 40번 핀과 연결되기 때문에, X16의 비트 구조에서만 I/O4의 데이터 비트가 데이터 패드 (P15)를 통해 입/출력된다.

상이한 데이터 라인들에 할당된 데이터 값들이 비트 구조에 따라 하나의 데이터 패드를 통해 입출력되기 때문에, 데이터 패드에 입력된 데이터 비트는 본래 할당된 데이터 라인으로 전달되어야 한다. 이는 본 발명에 따른 반도체 메모리 장치의 인터페이스 회로를 통해 달성되며, 이후 상세히 설명될 것이다. 비록 반도체 메모리 장치의 비트 구조가 상이하더라도, 반도체 메모리 장치의 데이터 패드들은인접한 데이터 핀들과 전기적으로 연결되고 그러한 메모리 장치는 동일한 패키지에 의해서 포장될 수 있다.

도 4는 본 발명의 반도체 메모리 장치가 미러 형태로 포장될 때 비트 구조에 따른 데이터 패드들과 데이터 핀들의 연결 관계를 보여주는 도면이다.

도 4를 참조하면, 본 발명의 반도체 메모리 장치는 복수 개의 패드들을 포함한다. 도 4에는 패드들 중 일부가 도시되어 있다. 특히, 데이터가 입/출력되는 데이터 패드들을 중점으로 패드들이 도시되어 있다. 도 4에서, "NC"는 핀들이 패드들에 본딩되지 않음을 나타내기 위한 기호이다. 도 4에 도시된 메모리 장치는 미러 형태로 포장되는 것으로, 도 3에 도시된 메모리 장치와 비교하여 볼 때, 도 4에 도시된 데이터 패드들 (P22-P1)이 역순으로 배열되고 패키지 핀들이 그래로 위치됨을 알 수 있다. 데이터 패드들 (P22-P1)은 비트 구조에 관계없이 인접한 데이터 핀들과 본딩 와이어를 통해 전기적으로 연결된다. 예를 들면, 본 발명의 반도체 메모리 장치가 X8의 비트 구조를 가질 때, 데이터 패드들 (P19, P18, P17, P16, P7, P6, P5, P4)은 인접한 데이터 핀들 (29, 30, 31, 32, 41, 42, 43, 44)과 전기적으로 각각 연결된다. 본 발명의 반도체 메모리 장치가 X16의 비트 구조를 가질 때, 데이터 패드들 (P22-P15, P8-P1)은 인접한 데이터 핀들 (26-33, 40-47)과 전기적으로 각각 연결된다. 이러한 구조에 따르면, 임의의 데이터 패드에는 비트 구조에 따라 상이한 데이터 비트들이 입/출력될 것이다. 예를 들면, 데이터 패드 (P19)가 비트 구조에 관계없이 29번 핀과 연결되기 때문에, X8의 비트 구조에서는 I/O0의 데이터 비트가 데이터 패드 (P19)를 통해 입/출력되고, X16의 비트 구조에서는 I/O9의 데이터 비트가 데이터 패드 (P19)를 통해 입/출력된다. 데이터 패드 (P22)가 X16의 비트 구조에서만 26번 핀과 연결되기 때문에, X16의 비트 구조에서 I/O0의 데이터 비트가 데이터 패드 (P22)를 통해 입/출력된다. 데이터 패드 (P7)가 비트 구조에 관계없이 41번 핀과 연결되기 때문에, X8의 비트 구조에서는 I/O4의 데이터 비트가 데이터 패드 (P7)를 통해 입/출력되고, X16의 비트 구조에서는 I/O12의 데이터 비트가 데이터 패드 (P7)를 통해 입/출력된다. 데이터 패드 (P8)가 X16의 비트 구조에서만 40번 핀과 연결되기 때문에, X16의 비트 구조에서 I/O4의 데이터 비트가 데이터 패드 (P8)를 통해 입/출력된다.

상이한 데이터 라인들에 할당된 데이터 값들이 비트 구조에 따라 하나의 데이터 패드를 통해 입/출력되기 때문에, 데이터 패드에 입력된 데이터 비트는 본래 할당된 데이터 라인으로 전달되어야 한다. 이는 본 발명에 따른 반도체 메모리 장치의 인터페이스 회로를 통해 달성되며, 이후 상세히 설명될 것이다. 비록 반도체 메모리 장치의 비트 구조가 상이하더라도, 반도체 메모리 장치의 데이터 패드들은 인접한 데이터 핀들과 전기적으로 연결되고 그러한 메모리 장치는 동일한 패키지에 의해서 포장될 수 있다.

도 5는 본 발명에 따른 반도체 메모리 장치를 보여주는 블록도이다. 도 5를 참조하면, 본 발명의 반도체 메모리 장치 (100)는 데이터 정보를 저장하기 위한 메모리 셀 어레이 (memory cell array) (110)를 포함하며, 어레이 (110)는 행들과 열들로 배열된 메모리 셀들로 구성된다. 독출 회로 (read-out circuit) (120)는 메모리 셀 어레이 (120)로부터 데이터를 독출하고, 독출된 데이터는 열 선택 회로(column selector circuit) (130)를 통해 데이터 라인들 (DLi) (이 실시예에 있어서, i=16)로 전달된다. 독출 회로 (120)는 열 선택 회로 (130)를 통해 데이터 라인들로 전달되는 데이터를 래치하고 래치된 데이터를 메모리 셀 어레이 (110)에 저장한다. 본 발명의 메모리 장치 (100)가 X8의 비트 구조로 동작할 때, 열 선택 회로 (130)는 X8 단위로 데이터를 데이터 라인들 (DL0-DL7)로 전달한다. 본 발명의 메모리 장치 (100)가 X16의 비트 구조로 동작할 때, 열 선택 회로 (130)는 X16 단위로 데이터를 데이터 라인들 (DL0-DL15)로 전달한다. 즉, X8의 비트 구조에서는 데이터 라인들 (DL8-DL15)은 사용되지 않는다.

계속해서 도 5를 참조하면, 본 발명의 반도체 메모리 장치 (100)는 복수 개의 패드들을 포함한다. 도 5에서, 패드들 (P1-P8, P15-P22)은 데이터를 입/출력하기 위한 패드들 (이하, "데이터 패드들"이라 칭함)이고, 패드들 (P9-P14)은 데이터 패드들이 아니다. 데이터 패드들 (P1-P8, P15-P22)은 입출력 버퍼 회로 (140)에 연결되어 있다. 입출력 버퍼 회로 (140)는 데이터 패드들 (P1-P8, P15-P22)에 각각 연결된 입출력 버퍼들 (IN/OUT_BUF0-IN/OUT_BUF15)을 포함한다. 입출력 버퍼들 중 일부는 비트 구조에 관계없이 항상 동작하고, 나머지는 비트 구조에 따라 선택적으로 동작한다. 예를 들면, 데이터 패드들 (P4-P7, P16-P19)에 연결된 입출력 버퍼들은 X8 및 X16의 비트 구조에 항상 동작한다. 데이터 패드들 (P4-P7, P16-P19)에 각각 연결된 입출력 버퍼들 중 하나를 보여주는 회로도가 도 7에 도시되어 있다. 데이터 패드들 (P1-P3, P8, P15, P20-P22)에 연결된 입출력 버퍼들은 X16의 비트 구조에서만 동작하며, 데이터 패드들 (P1-P3, P8, P15, P20-P22)에 연결된 입출력 버퍼들 중 하나를 보여주는 회로도가 도 8에 도시되어 있다. 데이터 패드들 (P1-P3, P8, P15, P20-P22)에 연결된 입출력 버퍼들은 버퍼 제어 회로 (buffer control circuit) (150) (도면에는 "BUF_CNT"라 표기됨)에 의해서 제어된다. 버퍼 제어 회로 (150)는, 도 6에 도시된 바와 같이, 플래그 신호 (X16)와 칩 인에이블 신호 (CE)를 입력받는 AND 게이트 (G1)로 구성된다. 데이터 패드들 (P1-P3, P8, P15, P20-P22)에 연결된 입출력 버퍼들 (IN/OUT_BUF1-IN/OUT_BUF3, IN/OUT_BUF8, IN/OUT_BUF15, IN/OUT_BUF20-IN/OUT_BUF22)은 버퍼 제어 회로 (150)의 출력 신호 (EN_X16)의 활성화시 동작하고 버퍼 제어 회로 (150)의 출력 신호 (EN_X16)의 비활성화시 동작하지 않는다.

계속해서 도 5를 참조하면, 본 발명의 반도체 메모리 장치 (100)는 스위치 제어 블록 (switch control block) (160)을 더 포함한다. 스위치 제어 블록 (160)은 옵션 회로 (162)와 디코더 회로 (164)로 구성된다. 옵션 회로 (162)는, 도 9에 도시된 바와 같이, 패드들 (BP1, BP2), 인버터들 (INV3, INV4, INV5, INV6), 그리고 NMOS 트랜지스터들 (M2, M3)로 구성된다. 패드들 (BP1, BP2) 각각은 본딩 와이어를 통해 전원 전압 또는 접지 전압에 연결된다. 패드들 (BP1, BP2)이 전원 전압에 연결되었는 지의 여부에 따라, 플래그 신호들 (X16, MIRROR)의 로직 레벨들이 결정될 것이다. 플래그 신호 (X16)는 메모리 장치의 비트 구조가 X16인 지의 여부를 나타내며, 플래그 신호 (MIRROR)는 메모리 장치가 미러 형태로 포장되었는 지의 여부를 나타낸다. 옵션 회로 (162)는 도 9의 본딩 패드 대신에 퓨즈를 이용하여 구성될 수 있으며, 도 10에 도시된 바와 같다. 패드들의 연결 상태에 따라 플래그 신호들의 로직 레벨들은 다음과 같이 결정될 것이다.

BP2	BP1	X16	MIRROR
GND	GND	L	L
GND	VCC	H	L
VCC	GND	L	H
VCC	VCC	H	H

반도체 메모리 장치는 플래그 신호 (X16)가 로우 레벨일 때 X8의 비트 구조로 그리고 플래그 신호 (X16)가 하이 레벨일 때 X16의 비트 구조로 동작한다. 반도체 메모리 장치는 플래그 신호 (MIRROR)가 로우 레벨일 때 정상적으로 그리고 플래그 신호 (MIRROR)가 하이 레벨일 때 미러 형태로 포장된다.

디코더 회로 (164)는 옵션 회로 (162)로부터 출력되는 플래그 신호들 (X16, MIRROR)을 디코딩하여 선택 신호들 (X8, X8M, X16, X16M)을 출력한다. 선택 신호들 (X8, X8M, X16, X16M) 중 하나만이 하이로 활성화되고 나머지는 로우로 비활성화된다. 예를 들면, 선택 신호 (X8)는 반도체 메모리 장치가 X8의 비트 구조로 동작하고 정상적으로 포장될 때 활성화되고, 선택 신호 (X8M)는 반도체 메모리 장치가 X8의 비트 구조로 동작하고 미러 형태로 포장될 때 활성화된다. 선택 신호 (X16)는 반도체 메모리 장치가 X16의 비트 구조로 동작하고 정상적으로 포장될 때 활성화되고, 선택 신호 (X16M)는 반도체 메모리 장치가 X16의 비트 구조로 동작하고 정상적으로 포장될 때 활성화된다. 디코더 회로 (164)는, 도 11에 도시된 바와 같이, 인버터들 (INV13-INV18)과 NAND 게이트들 (G4-G7)로 구성된다.

다시 도 5를 참조하면, 본 발명의 반도체 메모리 장치 (100)는 입력 스위치 블록 (input switch block) (170)과 출력 스위치 블록 (output switch block)(180)을 더 포함한다. 입력 스위치 블록 (170)은 스위치 제어 블록 (160)의 제어에 응답하여 동작하며, 입출력 버퍼 회로 (140)의 출력들을 선택적으로 데이터 라인들 (DLi)로 전달한다. 입력 스위치 블록 (170)은 제 1 입력 멀티플렉서 회로 (172) (도면에는 "MUX_IN_X8"로 표기됨)과 제 2 입력 멀티플렉서 회로 (174) (도면에는 "MUX_IN_X16"로 표기됨)를 포함한다. 제 1 입력 멀티플렉서 회로 (172)는 비트 구조에 관계없이 입출력 버퍼 회로 (140)의 출력들 중 일부를 데이터 라인들 (DL0-DL7)로 전달하고, 제 2 입력 멀티플렉서 회로 (174)는 X16의 비트 구조에서 입출력 버퍼 회로 (140)의 출력들 중 일부를 데이터 라인들 (DL8-DL15)로 전달한다. 출력 스위치 블록 (180)은 스위치 제어 블록 (160)의 제어에 응답하여 동작하며, 데이터 라인들 (DLi) 상의 신호들을 선택적으로 입출력 버퍼 회로 (140)로 전달한다. 출력 스위치 블록 (180)은 제 1 출력 멀티플렉서 회로 (182) (도면에는 "MUX_OUT_X8"로 표기됨)과 제 2 출력 멀티플렉서 회로 (184) (도면에는 "MUX_OUT_X16"로 표기됨)를 포함한다. 제 1 출력 멀티플렉서 회로 (182)는 비트 구조에 관계없이 데이터 라인들 (DL0-DL7) 상의 신호들을 입출력 버퍼 회로 (140)로 전달하고, 제 2 출력 멀티플렉서 회로 (184)는 X16의 비트 구조에서 데이터 라인들 (DL8-DL15) 상의 신호들을 입출력 버퍼 회로 (140)로 전달한다. 입력 및 출력 스위치 회로들 (170, 180)은 이후 상세히 설명될 것이다.

도 12는 본 발명의 바람직한 실시예에 따른 도 5에 도시된 입력 스위치 블록 로 (170)을 보여주는 블록도이다. 도 12에 도시된 바와 같이, 데이터 핀들은 X16의 비트 구조를 기준으로 하여 대응하는 데이터 패드들과 각각 연결되어 있다. X8의비트 구조의 경우, 데이터 핀들 (26-28, 33, 40, 45-47)은 NC 핀들이 된다. 도 12에서 알 수 있듯이, 데이터 패드들은 비트 구조에 관계없이 인접한 데이터 핀들과 전기적으로 연결된다. 데이터 패드들 (P1-P8, P15-P22)은 대응하는 입력 버퍼들 (IN_BUF1-IN_BUF8, IN_BUF15-IN_BUF22)에 각각 연결되어 있다. 입력 버퍼들 (IN_BUF0-IN_BUF8, IN_BUF15-IN_BUF22)은 대응하는 패드들 (P1-P8, P15-P22)에 각각 연결되어 있다.

제 1 입력 멀티플렉서 회로 (172)는 8개의 멀티플렉서들 (MUX0-MUX7)을 포함하며, 스위치 제어 회로 (160)로부터의 선택 신호들 (X8, X8M, X16, X16M)에 응답하여 동작한다. 멀티플렉서 (MUX0)는 외부로부터 입력되는 데이터 비트 (I/O0)를 할당된 데이터 라인 (DL0)으로 전달하기 위한 것이다. 멀티플렉서 (MUX0)는 데이터 패드들 (P1, P4, P19, P22)에 각각 연결된 입력 버퍼들 (IN_BUF1, IN_BUF4, IN_BUF19, IN_BUF22)의 출력들을 공급받고, 선택 신호들 (X8, X8M, X16, X16M)에 응답하여 입력 신호들 중 하나를 선택한다. 그렇게 선택된 신호는 데이터 라인 (DL0)으로 전달된다. 메모리 장치가 정상적으로 포장되는 경우, 데이터 비트 (I/O0)는 X8의 비트 구조에서 29번 핀에 연결된 데이터 패드 (P4)를 통해 그리고 X16의 비트 구조에서 26번 핀에 연결된 데이터 패드 (P1)를 통해 입력된다. 메모리 장치가 미러 형태로 포장되는 경우, 도 4에 도시된 바와 같이, 데이터 비트 (I/O0)는 X8의 비트 구조에서 29번 핀에 연결된 데이터 패드 (P19)를 통해 그리고 X16의 비트 구조에서 26번 핀에 연결된 데이터 패드 (P22)를 통해 입력된다. 따라서, 데이터 패드들 (P1, P4, P19, P22)에 각각 연결된 입력 버퍼들의 출력들이 멀티플렉서 (MUX0)에 제공된다. 제 1 입력 멀티플렉서 회로 (172)의 나머지 멀티플렉서들 (MUX1-MUX7)의 입력들은 앞서 설명된 멀티플렉서 (MUX0)와 동일한 원리로 결정되며, 그것에 대한 설명은 그러므로 생략된다.

멀티플렉서들 (MUX0-MUX7) 중 하나의 회로도를 보여주는 도 13을 참조하면, 멀티플렉서 (MUX0)는 인버터와 전달 게이트로 구성되는 스위치로 구성된다. 나머지 멀티플렉서들은 도 13에 도시된 것과 동일하게 구성된다. 앞서 설명된 바와 같이, 선택 신호들 (X8, X8M, X16, X16M) 중 하나만이 하이로 활성화되기 때문에, 입력 신호들 중 하나만이 대응하는 데이터 라인으로 전달될 것이다.

제 2 입력 멀티플렉서 회로 (174)는 8개의 멀티플렉서들 (MUX8-MUX15)을 포함하며, 스위치 제어 회로 (160)로부터의 선택 신호들 (X16, X16M)에 응답하여 동작한다. 멀티플렉서 (MUX8)는 외부로부터 입력되는 데이터 비트 (I/O8)를 할당된 데이터 라인 (DL8)으로 전달하기 위한 것이다. 멀티플렉서 (MUX8)는 데이터 패드들 (P2, P21)에 각각 연결된 입력 버퍼들의 출력들을 공급받고, 선택 신호들 (X16, X16M)에 응답하여 입력 신호들 중 하나를 선택한다. 그렇게 선택된 신호는 데이터 라인 (DL8)으로 전달된다. 메모리 장치가 정상적으로 포장되는 경우, 데이터 비트 (I/O8)는 27번 핀에 연결된 데이터 패드 (P2)를 통해 입력된다. 메모리 장치가 미러 형태로 포장되는 경우, 도 4에 도시된 바와 같이, 데이터 비트 (I/O8)는 27번 핀에 연결된 데이터 패드 (P21)를 통해 입력된다. 따라서, 데이터 패드들 (P2, P21)에 각각 연결된 입력 버퍼들의 출력들이 멀티플렉서 (MUX8)에 제공된다. 제 2 입력 멀티플렉서 회로 (174)의 나머지 멀티플렉서들 (MUX9-MUX15)의 입력들은 앞서설명된 멀티플렉서 (MUX8)와 동일한 원리로 결정되며, 그것에 대한 설명은 그러므로 생략된다.

멀티플렉서들 (MUX8-MUX15) 중 하나의 회로도를 보여주는 도 14를 참조하면, 멀티플렉서 (MUX8)는 인버터와 전달 게이트로 구성되는 스위치로 구성된다. 나머지 멀티플렉서들은 도 12에 도시된 것과 동일하게 구성된다. 앞서 설명된 바와 같이, 선택 신호들 (X16, X16M) 중 하나만이 하이로 활성화되기 때문에, 입력 신호들 중 하나만이 대응하는 데이터 라인으로 전달될 것이다.

도 15는 본 발명의 바람직한 실시예에 따른 도 5에 도시된 출력 스위치 블록 로 (180)을 보여주는 블록도이다. 도 15에 도시된 바와 같이, 데이터 핀들은 X16의 비트 구조를 기준으로 하여 대응하는 데이터 패드들과 각각 연결되어 있다. X8의 비트 구조의 경우, 데이터 핀들 (26-28, 33, 40, 45-47)은 NC 핀들이 된다. 도 13에서 알 수 있듯이, 데이터 패드들은 비트 구조에 관계없이 인접한 데이터 핀들과 전기적으로 연결된다. 데이터 패드들 (P1-P8, P15-P22)은 대응하는 출력 버퍼들 (OUT_BUF1-OUT_BUF8, OUT_BUF15-OUT_BUF22)에 각각 연결되어 있다.

제 1 출력 멀티플렉서 회로 (182)는 8개의 멀티플렉서들 (MUX20-MUX27)을 포함하며, 스위치 제어 회로 (160)로부터의 선택 신호들 (X8, X8M, X16, X16M)에 응답하여 동작한다. 멀티플렉서 (MUX20)는 출력 버퍼 (OUT_BUF4)에 연결되어 있다. 멀티플렉서 (MUX20)는 데이터 라인들 (DL0, DL6, DL7, DL9) 상의 신호들을 입력받고, 선택 신호들 (X8, X8M, X16, X16M)에 응답하여 입력 신호들 중 하나를 선택한다. 그렇게 선택된 신호는 출력 버퍼 (OUT_BUF4)로 전달된다. 출력 버퍼(OUT_BUF4)는 데이터 패드 (P4)에 연결된다. 메모리 장치가 정상적으로 포장되는 경우, 데이터 패드 (P4)는 X8의 비트 구조에서 데이터 비트 (I/O0) 그리고 X16의 비트 구조에서 데이터 비트 (I/O9)를 출력한다. 메모리 장치가 미러 형태로 포장되는 경우, 도 4에 도시된 바와 같이, 데이터 패드 (P4)는 X8의 비트 구조에서 데이터 비트 (I/O7) 그리고 X16의 비트 구조에서 데이터 비트 (I/O6)를 출력한다. 따라서, 데이터 라인들 (DL0, DL6, DL7, DL9) 상의 신호들이 멀티플렉서 (MUX20)에 입력된다.

제 1 출력 멀티플렉서 회로 (182)의 나머지 멀티플렉서들 (MUX21-MUX27)의 입력들은 앞서 설명된 멀티플렉서 (MUX20)와 동일한 원리로 결정되며, 그것에 대한 설명은 그러므로 생략된다. 제 1 출력 멀티플렉서 회로 (182)의 멀티플렉서들은 도 13에 도시된 것과 동일하게 구성되며, 그것에 대한 설명은 그러므로 생략된다.

제 2 출력 멀티플렉서 회로 (184)는 8개의 멀티플렉서들 (MUX28-MUX35)을 포함하며, 스위치 제어 회로 (160)로부터의 선택 신호들 (X16, X16M)에 응답하여 동작한다. 멀티플렉서 (MUX28)는 출력 버퍼 (OUT_BUF1)에 연결되어 있다. 멀티플렉서 (MUX28)는 데이터 라인들 (DL0, DL15) 상의 신호들을 입력받고, 선택 신호들 (X16, X16M)에 응답하여 입력 신호들 중 하나를 선택한다. 그렇게 선택된 신호는 출력 버퍼 (OUT_BUF1)로 전달된다. 출력 버퍼 (OUT_BUF1)는 데이터 패드 (P1)에 연결된다. 메모리 장치가 정상적으로 포장되는 경우, 데이터 패드 (P1)는 X16의 비트 구조에서 데이터 비트 (I/O0)를 출력한다. 메모리 장치가 미러 형태로 포장되는 경우, 도 4에 도시된 바와 같이, 데이터 패드 (P1)는 X16의 비트 구조에서 데이터 비트(I/O15)를 출력한다. 따라서, 데이터 라인들 (DL0, DL15) 상의 신호들이 멀티플렉서 (MUX28)에 입력된다.

제 2 출력 멀티플렉서 회로 (184)의 나머지 멀티플렉서들 (MUX29-MUX35)의 입력들은 앞서 설명된 멀티플렉서 (MUX28)와 동일한 원리로 결정되며, 그것에 대한 설명은 그러므로 생략된다. 제 2 출력 멀티플렉서 회로 (184)의 멀티플렉서들은 도 14에 도시된 것과 동일하게 구성되며, 그것에 대한 설명은 그러므로 생략된다.

앞서의 설명으로부터 알 수 있듯이, 인접한 데이터 핀들 및 데이터 패드들은 패키지 형태 및 비트 구조에 관계없이 전기적으로 연결되는, 그 결과 본딩 와이어의 전기적인 단락 현상이 방지될 수 있다. 이러한 구조를 갖는 반도체 메모리 장치가 X8의 비트 구조 또는 X16의 비트 구조로 고정될 수 있다. 어떤 비트 구조를 갖더라도, 메모리 장치는 한 가지의 형태의 패키지를 이용하여 포장된다. 이 경우, 반도체 메모리 장치가 X8의 비트 구조 또는 X16의 비트 구조로 고정되기 때문에, 동일한 데이터 패드를 통해 상이한 데이터 비트가 입/출력된다. 예를 들면, 데이터 패드 (P9)를 통해 IO0 또는 IO9의 데이터 비트가 입/출력된다. 이는 옵션 회로를 프로그램함으로써 데이터 비트들은 입력 스위치 블록/출력 스위치 블록을 통해 본래 할당된 데이터 핀들로/데이터 라인들로 전달된다.

본 발명의 실시예가 단지 X8 및 X16의 비트 구조를 통해 설명되었지만, 본 발명이 그것에 국한되지 않음은 자명하다. 그리고, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화및 변경이 가능함은 물론이다.

상술한 바와 같이, 반도체 메모리 장치의 비트 구조가 상이하더라도, 반도체 메모리 장치의 데이터 패드들은 인접한 데이터 핀들과 전기적으로 연결되며, 그 결과 본딩 와이어의 단락 현상이 방지될 수 있다. 게다가, X8의 비트 구조와 X16의 비트 구조를 지원하는 본 발명의 메모리 장치는 동일한 패키지에 의해서 포장될 수 있다.

Claims

복수 개의 데이터 패드들과;

메모리 셀 어레이에 쓰여질 데이터를 전달하는 데이터 라인들;

비트 구조 및 패키지 정보를 저장하며, 상기 저장된 정보에 따라 선택 신호들을 발생하는 신호 발생 회로와;

비트 구조 및 패키지 형태에 따라 상기 데이터 라인들 중 제 1 데이터 라인들에 각각 할당된 데이터 비트들이 입력되는 데이터 패드들로부터의 출력들을 입력받고, 상기 선택 신호들에 응답하여 입력 신호들 중 일부를 상기 제 1 데이터 라인들로 전달하는 제 1 스위치 회로와; 그리고

상기 비트 구조 및 패키지 형태에 따라 상기 데이터 라인들 중 제 2 데이터 라인들에 할당된 데이터 비트들이 입력되는 데이터 패드들로부터의 출력들을 입력받고, 상기 선택 신호들 중 일부에 응답하여 입력 신호들 중 일부를 상기 제 2 데이터 라인들로 전달하는 제 2 스위치 회로를 포함하며, 상기 데이터 패드들은 상기 비트 구조 및 패키지 형태에 관계없이 인접한 데이터 핀들과 전기적으로 연결되도록 배열되는 플래시 메모리 장치.
제 1 항에 있어서,

인접한 데이터 패드들에 각각 연결되도록 배열되는 복수 개의 입력 버퍼들을 더 포함하는 플래시 메모리 장치.
제 2 항에 있어서,

상기 데이터 패드들에 인가되는 데이터 비트들은 상기 입력 버퍼들을 통해 상기 제 1 및 제 2 스위치 회로들로 전달되는 플래시 메모리 장치.
제 3 항에 있어서,

상기 입력 버퍼들 중 일부는 비트 구조에 관계없이 항상 동작하고, 나머지는 비트 구조에 따라 선택적으로 동작하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 신호 발생 회로는 상기 비트 구조 및 패키지 정보를 저장하기 위해서 본딩 옵션 회로 및 퓨즈 옵션 회로 중 어느 하나를 포함하는 플래시 메모리 장치.
제 2 항에 있어서,

상기 비트 구조 정보는 상기 플래시 메모리 장치가 X8의 비트 구조 또는 X16의 비트 구조에 고정되었는 지의 여부를 나타내고, 상기 패키지 정보는 상기 플래시 메모리 장치가 미러 형태로 포장되었는 지의 여부를 나타내는 플래시 메모리 장치.
제 6 항에 있어서,

상기 제 1 스위치 회로는 상기 제 1 데이터 라인들에 대응하는 복수 개의 멀티플렉서들을 포함하며, 상기 멀티플렉서들 각각은 상기 비트 구조 및 패키지 형태에 따라 대응하는 데이터 라인에 할당된 데이터 비트들을 입력받고 상기 선택 신호들에 응답하여 입력 신호들 중 하나를 상기 대응하는 데이터 라인으로 출력하는 플래시 메모리 장치.
제 6 항에 있어서,

상기 제 2 스위치 회로는 상기 제 2 데이터 라인들에 대응하는 복수 개의 멀티플렉서들을 포함하며, 상기 멀티플렉서들 각각은 상기 비트 구조 및 패키지 형태에 따라 대응하는 데이터 라인에 할당된 데이터 비트들을 입력받고 상기 선택 신호들 중 일부에 응답하여 입력 신호들 중 하나를 상기 대응하는 데이터 라인으로 출력하는 플래시 메모리 장치.
제 2 항에 있어서,

인접한 데이터 패드들에 각각 연결되도록 배열되는 복수 개의 출력 버퍼들과;

상기 비트 구조 및 패키지 형태에 따라 상기 출력 버퍼들 중 제 1 출력 버퍼들에 각각 할당된 데이터 비트들이 전달되는 데이터 라인들 상의 신호들을 입력받고, 상기 선택 신호들에 응답하여 입력 신호들 중 일부를 상기 제 1 출력 버퍼들로 전달하는 제 3 스위치 회로와; 그리고

상기 비트 구조 및 패키지 형태에 따라 상기 출력 버퍼들 중 제 2 출력 버퍼들에 각각 할당된 데이터 비트들이 전달되는 데이터 라인들 상의 신호들을 입력받고, 상기 선택 신호들 중 일부에 응답하여 입력 신호들 중 일부를 상기 제 2 출력 버퍼들로 전달하는 제 4 스위치 회로를 더 포함하는 플래시 메모리 장치.
제 9 항에 있어서,

상기 출력 버퍼들 중 일부는 비트 구조에 관계없이 항상 동작하고, 나머지는 비트 구조에 따라 선택적으로 동작하는 플래시 메모리 장치.
제 9 항에 있어서,

상기 제 3 스위치 회로는 상기 제 1 출력 버퍼들에 각각 대응하는 복수 개의 멀티플렉서들을 포함하며, 상기 멀티플렉서들 각각은 상기 비트 구조 및 패키지 형태에 따라 대응하는 출력 버퍼에 할당된 데이터 비트들을 입력받고 상기 선택 신호들에 응답하여 입력 신호들 중 하나를 상기 대응하는 출력 버퍼로 출력하는 플래시 메모리 장치.
제 9 항에 있어서,

상기 제 4 스위치 회로는 상기 제 2 출력 버퍼들에 각각 대응하는 복수 개의 멀티플렉서들을 포함하며, 상기 멀티플렉서들 각각은 상기 비트 구조 및 패키지 형태에 따라 대응하는 출력 버퍼에 할당된 데이터 비트들을 입력받고 상기 선택 신호들 중 일부에 응답하여 입력 신호들 중 하나를 상기 대응하는 출력 버퍼로 출력하는 플래시 메모리 장치.
데이터 정보를 저장하는 메모리 셀 어레이와;

상기 메모리 셀 어레이로부터 데이터를 독출하는 독출 회로와;

상기 독출된 데이터를 비트 구조 단위로 데이터 라인들로 전달하는 열 선택 회로와;

복수 개의 데이터 패드들과;

인접한 데이터 패드들에 각각 연결되도록 배열되는 복수 개의 입력 버퍼들과;

인접한 데이터 패드들에 각각 연결되도록 배열되는 복수 개의 출력 버퍼들과;

비트 구조 및 패키지 정보를 저장하며, 상기 저장된 정보에 따라 선택 신호들을 발생하는 신호 발생 회로와;

비트 구조 및 패키지 형태에 따라 상기 데이터 라인들 중 제 1 데이터 라인들에 각각 할당된 데이터 비트들이 입력되는 데이터 패드들로부터의 출력들을 입력받고, 상기 선택 신호들에 응답하여 입력 신호들 중 일부를 상기 제 1 데이터 라인들로 전달하는 제 1 스위치 회로와;

상기 비트 구조 및 패키지 형태에 따라 상기 데이터 라인들 중 제 2 데이터 라인들에 할당된 데이터 비트들이 입력되는 데이터 패드들로부터의 출력들을 입력받고, 상기 선택 신호들 중 일부에 응답하여 입력 신호들 중 일부를 상기 제 2 데이터 라인들로 전달하는 제 2 스위치 회로와;

상기 비트 구조 및 패키지 형태에 따라 상기 출력 버퍼들 중 제 1 출력 버퍼들에 각각 할당된 데이터 비트들이 전달되는 데이터 라인들 상의 신호들을 입력받고, 상기 선택 신호들에 응답하여 입력 신호들 중 일부를 상기 제 1 출력 버퍼들로 전달하는 제 3 스위치 회로와; 그리고

상기 비트 구조 및 패키지 형태에 따라 상기 출력 버퍼들 중 제 2 출력 버퍼들에 각각 할당된 데이터 비트들이 전달되는 데이터 라인들 상의 신호들을 입력받고, 상기 선택 신호들 중 일부에 응답하여 입력 신호들 중 일부를 상기 제 2 출력 버퍼들로 전달하는 제 4 스위치 회로를 포함하며, 상기 데이터 패드들은 상기 비트 구조 및 패키지 형태에 관계없이 인접한 데이터 핀들과 전기적으로 연결되도록 배열되는 낸드형 플래시 메모리 장치.
제 13 항에 있어서,

상기 입력 버퍼들 중 일부는 비트 구조에 관계없이 항상 동작하고 나머지는 비트 구조에 따라 선택적으로 동작하며; 그리고 상기 출력 버퍼들 중 일부는 비트 구조에 관계없이 항상 동작하고 나머지는 비트 구조에 따라 선택적으로 동작하는 낸드형 플래시 메모리 장치.
제 13 항에 있어서,

상기 신호 발생 회로는 상기 비트 구조 및 패키지 정보를 저장하기 위해서 본딩 옵션 회로 및 퓨즈 옵션 회로 중 어느 하나를 포함하는 낸드형 플래시 메모리 장치.
제 13 항에 있어서,

상기 비트 구조 정보는 상기 플래시 메모리 장치가 X8의 비트 구조 또는 X16의 비트 구조에 고정되었는 지의 여부를 나타내고, 상기 패키지 정보는 상기 플래시 메모리 장치가 미러 형태로 포장되었는 지의 여부를 나타내는 낸드형 플래시 메모리 장치.
제 13 항에 있어서,

상기 제 1 스위치 회로는 상기 제 1 데이터 라인들에 대응하는 복수 개의 멀티플렉서들을 포함하며, 상기 멀티플렉서들 각각은 상기 비트 구조 및 패키지 형태에 따라 대응하는 데이터 라인에 할당된 데이터 비트들을 입력받고 상기 선택 신호들에 응답하여 입력 신호들 중 하나를 상기 대응하는 데이터 라인으로 출력하는 낸드형 플래시 메모리 장치.
제 13 항에 있어서,

상기 제 2 스위치 회로는 상기 제 2 데이터 라인들에 대응하는 복수 개의 멀티플렉서들을 포함하며, 상기 멀티플렉서들 각각은 상기 비트 구조 및 패키지 형태에 따라 대응하는 데이터 라인에 할당된 데이터 비트들을 입력받고 상기 선택 신호들 중 일부에 응답하여 입력 신호들 중 하나를 상기 대응하는 데이터 라인으로 출력하는 낸드형 플래시 메모리 장치.
제 13 항에 있어서,

상기 제 3 스위치 회로는 상기 제 1 출력 버퍼들에 각각 대응하는 복수 개의 멀티플렉서들을 포함하며, 상기 멀티플렉서들 각각은 상기 비트 구조 및 패키지 형태에 따라 대응하는 출력 버퍼에 할당된 데이터 비트들을 입력받고 상기 선택 신호들에 응답하여 입력 신호들 중 하나를 상기 대응하는 출력 버퍼로 출력하는 낸드형 플래시 메모리 장치.
제 13 항에 있어서,

상기 제 4 스위치 회로는 상기 제 2 출력 버퍼들에 각각 대응하는 복수 개의 멀티플렉서들을 포함하며, 상기 멀티플렉서들 각각은 상기 비트 구조 및 패키지 형태에 따라 대응하는 출력 버퍼에 할당된 데이터 비트들을 입력받고 상기 선택 신호들 중 일부에 응답하여 입력 신호들 중 하나를 상기 대응하는 출력 버퍼로 출력하는 낸드형 플래시 메모리 장치.