CN109273448B - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：栅电极，沿着垂直于衬底的上表面的方向堆叠，栅电极在与所述衬底的上表面平行的第一方向上延伸到不同的长度，每个栅电极包括在垂直于第一方向且与所述衬底的上表面平行的第二方向上彼此隔开的子栅电极以及将其中的子栅电极彼此连接的至少一个栅极连接部；通道，垂直于衬底的上表面延伸穿过栅电极；以及虚设通道，垂直于衬底的上表面延伸穿过栅电极，虚设通道包括以行和列布置的第一虚设通道以及在包括栅极连接部的区域中布置在第一虚设通道之间的第二虚设通道。

Description

半导体器件
相关申请的交叉引用
于2017年7月18日向韩国知识产权局提交的标题为“Semiconductor Device(半导体器件)”的第10-2017-0090804号韩国专利申请通过引用被全部并入本文。
技术领域
实施例涉及半导体器件。
背景技术
半导体器件需要处理大量数据，但半导体器件的体积却正在减小。因此，需要提高形成这种半导体器件的半导体元件的集成度。相应地，作为提高半导体器件的集成度的方法，已经提出了具有垂直晶体管结构而不是平面晶体管结构的半导体器件。
发明内容
根据实施例的一方面，半导体器件可以包括：栅电极，沿着垂直于衬底的上表面的方向堆叠，栅电极在与所述衬底的上表面平行的第一方向上延伸到不同的长度，每个栅电极包括在垂直于第一方向且与所述衬底的上表面平行的第二方向上彼此隔开的子栅电极和将其中的子栅电极彼此连接的栅极连接部；通道，垂直于衬底的上表面延伸穿过栅电极；以及虚设通道，垂直于衬底的上表面延伸穿过栅电极，虚设通道包括以行和列布置的第一虚设通道以及在包括栅极连接部的区域中布置在第一虚设通道之间的第二虚设通道。
根据实施例的另一方面，半导体器件可以包括：栅电极，包括垂直于衬底的上表面彼此隔开并且堆叠的子栅电极以及在相同的层中将子栅电极的一部分彼此连接的栅极连接部；通道，穿过栅电极并且垂直于衬底延伸；以及虚设通道，穿过栅极连接部或栅极连接部附近的子栅电极并且垂直于衬底延伸。
根据实施例的再一方面，半导体器件可以包括：衬底，具有第一区域和第二区域；栅电极，在第一方向上彼此隔开，在第一区域中垂直于衬底的上表面并且堆叠，并且在第二区域中在垂直于第一方向的第二方向上延伸不同的长度；第一隔离区域，在第一区域和第二区域中穿过栅电极并且在第二方向上延伸，并且设置为在垂直于第一方向和第二方向的第三方向上彼此隔开；多个第二隔离区域，在第一隔离区域之间穿过栅电极，并且设置为在第二方向上彼此隔开；通道，穿过第一区域中的栅电极并且垂直于衬底延伸；以及虚设通道，穿过栅电极并且垂直于衬底延伸，并且包括以行和列布置的第一虚设通道以及设置为与第二隔离区域彼此隔开的区域相邻的第二虚设通道。
附图说明
通过参照附图详细描述示例性实施例，对于本领域技术人员而言特征将变得显而易见，在附图中：
图1示出了根据示例实施例的半导体器件的示意性框图；
图2示出了根据示例实施例的半导体器件的存储单元阵列的等效电路图；
图3示出了根据示例实施例的半导体器件的示意性平面图；
图4A至图4D示出了根据示例实施例的半导体器件的示意性剖视图；
图5示出了根据示例实施例的半导体器件的栅电极的分解立体图；
图6至图11示出了根据示例实施例的半导体器件的示意性平面图；
图12示出了根据示例实施例的半导体器件的一部分的立体图；
图13A至图13C、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A和图18B示出了根据示例实施例的制造半导体器件的方法中的阶段的示意性平面图和剖视图；
图19示出了根据示例实施例的半导体器件的示意性剖视图；
图20示出了根据示例实施例的包括半导体器件的电子设备的框图。
具体实施方式
现在将参照附图详细描述实施例。
图1是根据示例实施例的半导体器件的示意性框图。
参照图1，半导体器件10可以包括存储单元阵列20和控制逻辑30。
存储单元阵列20可以包括多个存储器块，每个存储器块可以包括多个存储单元。多个存储单元可以通过串选择线SSL、多条字线WL和接地选择线GSL连接到行译码器32，并且可以通过多条位线BL连接到页面缓冲器34。在示例实施例中，布置在同一行中的多个存储单元可以连接到同一字线WL，并且布置在同一列中的多个存储单元可以连接到同一位线BL。
控制逻辑30可以包括行译码器32、页面缓冲器34和控制电路36。
行译码器32可以对输入地址进行译码以生成并传送字线WL的驱动信号。响应于控制电路36的控制，行译码器32可以将从控制电路36中的电压生成电路生成的字线电压提供给已经被选择的字线WL和未被选择的字线WL中的每一个。
页面缓冲器34可以通过位线BL连接到存储单元阵列20，以读取存储在存储单元中的信息。页面缓冲器34可以根据操作模式临时存储将被存储在存储单元中的数据或者读出存储在存储单元中的数据。页面缓冲器34可以包括列译码器和读出放大器。列译码器可以选择性地激活存储单元阵列20的位线BL，读出放大器可以在读取操作过程中读出已被列译码器选择的位线BL的电压，以读取存储在已被选择的存储单元中的数据。
控制电路36可以控制行译码器32和页面缓冲器34的操作。控制电路36可以接收从外部源传送的控制信号和外部电压，并且可以根据已经接收的控制信号而操作。控制电路36可以包括使用外部电压来生成内部操作所需的电压(例如，编程电压、读取电压、擦除电压等)的电压生成电路。控制电路36可以响应于控制信号而控制读取、写入和/或擦除操作。控制电路36可以包括输入和输出电路。输入和输出电路可以在编程操作中接收数据DATA以将数据传送到页面缓冲器34，并且可以在读取操作中输出从页面缓冲器34接收的数据DATA。
图2是根据示例实施例的半导体器件的存储单元阵列的等效电路图。图2是示出了图1的存储单元阵列20的概念电路图。
参照图2，存储单元阵列20可以包括多个存储单元串S，存储单元串S包括彼此串联连接的存储单元MC以及串联连接在存储单元MC的两端的接地选择晶体管GST和串选择晶体管SST。彼此串联连接的存储单元MC可以分别连接到用于选择存储单元MC的n条字线WL1至WLn。
接地选择晶体管GST的栅极端子可以连接到接地选择线GSL，并且源极端子可以连接到公共源极线CSL。串选择晶体管SST的栅极端子可以连接到串选择线SSL，并且源极端子可以连接到存储单元MC的漏极端子。在图2中，示出了单个接地选择晶体管GST和单个串选择晶体管SST连接到彼此串联连接的多个存储单元MC中的每个。可选地，多个接地选择晶体管GST或多个串选择晶体管SST可以连接到彼此串联连接的多个存储单元中的每个。在示例实施例中，可以在字线WL1至WLn中的最上面的字线WLn与串选择线SSL之间进一步设置一条或更多条虚设线或缓冲线BUL。
串选择晶体管SST的漏极端子可以连接到位线BL。当通过串选择线SSL将信号施加到串选择晶体管SST的栅极端子时，通过位线BL施加的信号被传送到彼此串联连接的存储单元MC，从而可以执行数据读取和写入操作。通过衬底施加擦除电压，从而可以执行用于擦除写入在存储单元MC中的数据的擦除操作。
根据示例实施例的半导体元件可以包括至少一条虚设串DS。虚设串DS可以是包括与位线BL电隔离的虚设通道的串。
图3是根据示例实施例的半导体器件的示意性平面图。在图3中，为了便于理解，仅示出了半导体器件100的主要结构。图4A至图4D是根据示例实施例的半导体器件的示意性剖视图。在图4A至图4D中，示出了分别沿着图3的线A-A′、B-B′、C-C′和D-D′截取的截面。
参照图3至图4D，半导体器件100可以包括具有第一区域I和第二区域II的衬底101、堆叠在衬底101上的多个栅电极130(例如，第一栅电极131至第八栅电极138)、设置为穿过栅电极130的通道CH和虚设通道DCH、穿过栅电极130延伸的第一隔离区域MS1和第二隔离区域MS2、穿过栅电极130的一部分的上隔离区域SS以及穿过一个栅电极130的下隔离区域GS。半导体器件100还可以包括：与栅电极130交替堆叠在衬底101上的层间绝缘层120，位于通道CH中的栅极介电层145、沟道区140、通道焊盘155和通道绝缘层150以及***区域绝缘层190。在整个说明书中提及的通道和虚设通道均包含其中的全部填充物，例如栅极介电层145、沟道区140、通道焊盘155和通道绝缘层150。
衬底101的第一区域I可以是对应于图1的存储单元阵列20的区域，第二区域II可以对应于电连接图1的存储单元阵列20和控制逻辑30的区域。第二区域II可以在至少一个方向上例如在x方向上设置在第一区域I的至少一端。
衬底101可以具有在x方向和y方向上延伸的上表面。衬底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或者II-VI族氧化物半导体。例如，IV族半导体可以包括硅、锗或硅锗。衬底101可以被提供为体晶片(bulk wafer)或外延层。
栅电极130垂直于第一区域I彼此隔开并且堆叠(例如，栅电极130可以沿垂直于第一区域I的顶表面的方向堆叠在彼此上)，并且可以从第一区域I向第二区域II延伸不同长度。每个栅电极130可以形成图2的接地选择晶体管GST、多个存储单元MC和串选择晶体管SST中每个的栅极。根据半导体器件100的容量，可以确定形成存储单元MC的栅电极130的数量。根据示例实施例，串选择晶体管SST和接地选择晶体管GST中每个的栅电极130可以被提供为一个栅电极或者两个或更多个栅电极，并且可以具有与存储单元MC的栅电极130相同或不同的结构。栅电极130中的一部分栅电极130(例如，与接地选择晶体管GST或串选择晶体管SST的栅电极130相邻的栅电极130)可以是虚设栅电极。
如图3所示，栅电极130可以通过在x方向上延伸的第一隔离区域MS1在y方向上彼此分离地设置，例如，每个栅电极130的被暴露的上表面的一部分可以在y方向上延伸并且与相邻栅电极130的被暴露的上表面位于不同的高度处(例如，因此图3示出了在虚设通道之间的每个栅电极的被暴露的上表面)。在一对第一隔离区域MS1之间的栅电极130可以形成单个存储器块，但是存储器块的范围不限于此。栅电极130中的一部分栅电极130(例如，第一栅电极131至第六栅电极136中的每一个)可以包括栅极连接部GC，因此可以连接为单个存储器块中的单个层，这将在下面参照图5更详细地描述。在示例实施例中，栅极连接部GC的宽度W可以不同地改变。
如图4B所示，栅电极130在衬底101的第二区域II中在x方向上延伸不同的长度，以提供形成阶梯形式的台阶部的接触区域CP，例如，接触区域CP位于之前讨论的栅电极130的被暴露的上表面中。在接触区域CP中，栅电极130可以连接到接触插塞，并且栅电极130可以连接到上部的布线结构。在接触区域CP中，栅电极130可以具有厚度增加的形式，以稳定地连接到接触插塞。
栅电极130可以包括金属材料，例如钨(W)。在示例实施例中，栅电极130可以包括多晶硅或金属硅化物材料。在示例实施例中，栅电极130还可以包括扩散阻挡件。例如，扩散阻挡件可以包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或它们的组合。
层间绝缘层120可以设置在栅电极130之间。层间绝缘层120可以设置成在x方向上延伸并且在垂直于衬底101的上表面的方向上(即，以类似于栅电极130的方式)彼此隔开。层间绝缘层120可以包括绝缘材料，例如，氧化硅或氮化硅。
通道CH可以在第一区域I中以行和列彼此隔开。通道CH可以布置成形成格子图案，或者可以在一个方向上以Z字形形式布置。通道CH可以具有柱状(例如，图4B中的CH1)，并且可以具有倾斜的侧表面，例如，朝向衬底101更窄，这取决于深宽比(aspect ratio)。
参照4A至图4B，沟道区140可以设置在通道CH中。通道CH中的沟道区140可以形成为围绕位于其中的通道绝缘层150的环形形状。然而，根据示例实施例，沟道区可以具有没有通道绝缘层150的柱状，例如圆柱体或棱柱。沟道区140可以在下部连接到外延层105。沟道区140可以包括半导体材料，例如，多晶硅或单晶硅，半导体材料可以是未掺杂的材料或含有p型或n型杂质的材料。根据连接到通道焊盘155的上布线结构的布置，在y方向上以直线布置的通道CH可以分别连接到彼此不同的位线BL(参见图1和图2)。
通道焊盘155可以设置在通道CH中的沟道区140的上部中。通道焊盘155可以设置为覆盖通道绝缘层150的上表面并且电连接到沟道区140。通道焊盘155可以包括例如掺杂的多晶硅。
栅极介电层145可以设置在栅电极130与沟道区140之间。参照图4A的放大图，栅极介电层145可以包括从沟道区140顺序堆叠的隧穿层142、电荷存储层143和阻挡层144。隧穿层142可以通过F-N隧穿机制使电荷隧穿到电荷存储层143。隧穿层142可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氧氮化硅(SiON)或它们的组合。电荷存储层143可以是电荷俘获层或浮置栅极导电层。在示例实施例中，当电荷存储层143是电荷俘获层时，电荷存储层143可以由氮化硅形成。阻挡层144可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氧氮化硅(SiON)、高介电常数(高k)介电材料或它们的组合。在示例实施例中，阻挡层144可以沿着栅电极130在水平方向上延伸，但不限于此。例如，阻挡层144的至少一部分可以设置为沿着通道CH中的沟道区140竖直地延伸。
外延层105可以在通道CH的下端处设置衬底101上，并且可以设置在至少一个栅电极130的侧表面上。外延层105可以设置在衬底101的凹进区域中。外延层105的上表面的水平高度可以高于位于最下部的第一栅电极131的上表面的水平高度，并且可以低于上栅电极132的下表面的水平高度，但是示例实施例不限于此。即便当沟道区140的深宽比增加时，沟道区140也可以通过外延层105稳定地电连接到衬底101，并且存储单元串之间的接地选择晶体管GST的特性可以是一致的。然而，在示例实施例中，可以省略外延层105。在这种情况下，沟道区140可以直接连接到衬底101。
虚设通道DCH可以设置在第一区域I和第二区域II中。虚设通道DCH可以具有与通道CH的结构相同的结构，但是可以不执行半导体器件100中的实质功能。虚设通道DCH可以形成上面参照图2描述的虚设串DS。在图3中，虚设通道DCH被示出为具有与通道CH相同的尺寸和形状，但是示例实施例不限于此。在示例实施例中，虚设通道可以具有比通道CH的尺寸大的尺寸，或者可以具有椭圆形状。虚设通道DCH可以包括在栅电极130的端部以行和列布置的第一虚设通道DCH1、设置在包括第二隔离区域MS2之间的栅极连接部GC的区域中的第二虚设通道DCH2以及在第一区域I中与通道CH相邻并且与通道CH以相同的规则(例如，图案)布置的第三虚设通道DCH3，例如，第三虚设通道DCH3可以布置在第一虚设通道DCH1和通道CH之间。虚设通道DCH中的一部分虚设通道DCH可以被包括在例如通道CH之间。例如，被形成为与上隔离区域SS重叠的通道CH没有被单独标示，但是可以对应于虚设通道。
第一虚设通道DCH1和第三虚设通道DCH3中的每一个可以以预定方式布置。第二虚设通道DCH2可以设置在包括栅极连接部GC的局部区域中，并且可以与第一虚设通道DCH1和第三虚设通道DCH3的排列方式不同地进行布置。因此，由于第二虚设通道DCH2，在栅极连接部GC的周围，虚设通道DCH的密度会增加，并且节距会减小。第二虚设通道DCH2可以设置为在虚设通道DCH中最靠近栅极连接部GC。因此，栅极连接部GC和与其相邻的第二虚设通道DCH2之间的距离可以小于栅极连接部GC和与其相邻的第一虚设通道DCH1之间的距离。第二虚设通道DCH2中的一部分第二虚设通道DCH2可以设置在第二隔离区域MS2之间以穿过栅极连接部GC，并且第二虚设通道DCH2中的一部分第二虚设通道DCH2可以设置为在y方向上与栅极连接部GC隔开。
第二虚设通道DCH2中的至少一部分第二虚设通道DCH2可以设置在与其相邻的第一虚设通道DCH1之间。具体地，第一虚设通道DCH1可以设置为在x方向上彼此隔开第一间隔距离D1，例如，第一虚设通道DCH1可以沿着y方向以列布置，其中，各列沿着x方向彼此隔开第一间隔距离D1。第二虚设通道DCH2与第一虚设通道DCH1之间的沿x方向的间隔距离D2可以小于第一间隔距离D1。例如，如图3所示，可以在与相邻虚设通道的面对面的侧壁相对应的平行切线之间测量第一间隔距离D1和第二间隔距离D2。例如，如图3进一步所示，第二虚设通道DCH2可以沿着y方向以列布置，该列平行于第一虚设通道DCH1的两个相邻列延伸并且在它们之间延伸，例如，沿着y方向的相邻的第二虚设通道DCH2之间的距离可以不同于沿着y方向的相邻的第一虚设通道DCH1之间的距离。
在制造半导体器件100的工艺过程中，例如，在制造过程中的去除牺牲层的过程中，设置有栅极连接部GC的区域易于坍塌。然而，穿过栅电极130以从衬底101延伸的第二虚设通道DCH2设置在包括栅极连接部GC的局部区域中，从而执行支撑作用并因此防止坍塌。
第一隔离区域MS1和第二隔离区域MS2可以设置为在第一区域I和第二区域II中在x方向上延伸。第一隔离区域MS1和第二隔离区域MS2可以在y方向上交替设置，第二隔离区域MS2可以设置为在x方向上在一条直线上彼此隔开。即，如图3所示，第一隔离区域MS1可以在x方向上延伸并且在y方向上彼此隔开，第二隔离区域MS2可以在x方向上延伸并且在x方向上彼此隔开，例如，第二隔离区域MS2可以平行于两个相邻的第一隔离区域MS1延伸并且在它们之间延伸。第一隔离区域MS1和第二隔离区域MS2可以穿过堆叠在衬底101上的全部栅电极130以连接到衬底101。第一隔离区域MS1和第二隔离区域MS2的放置顺序不限于图3所示的顺序。例如，在示例实施例中，可以在y方向上在第一隔离区域MS1之间布置两行或更多行第二隔离区域MS2。
第一隔离区域MS1可以包括参照图2所示的公共源极线CSL，并且第二隔离区域MS2可以包括虚设公共源极线。如图4A和图4D所示，第一隔离区域MS1和第二隔离区域MS2可以包括绝缘层107和通过绝缘层107与栅电极130绝缘的导电层110。第一隔离区域MS1的导电层110可以对应于公共源极线CSL，第二隔离区域MS2的导电层110可以对应于虚设公共源极线。因此，以与第一隔离区域MS1中的对应于公共源极线CSL的导电层110不同的方式，形成第二隔离区域MS2的导电层110可以处于浮置状态，即，不连接到用于驱动半导体器件100的元件的状态或者不施加电信号的状态。
上隔离区域SS可以在第一隔离区域MS1和第二隔离区域MS2之间在x方向上延伸。上隔离区域SS可以设置在第二区域II的一部分中以及第一区域I中，以穿过栅电极130中的一部分栅电极，该部分栅电极包括在栅电极130中位于最上部的第八栅电极138。通过上隔离区域SS隔开的栅电极130可以形成不同的串选择线SSL(参见图2)。上隔离区域SS可以包括上绝缘层103。如图4D所示，上隔离区域SS可以通过其中的上绝缘层103延伸到预定深度，这样，上绝缘层103可以允许总共三个栅电极130(包括位于最上部的第八栅电极138)在y方向上彼此隔开。然而，被上绝缘层103隔开的栅电极130的数量不限于此。
下隔离区域GS可以在平面图中设置在包括栅极连接部GC的区域中，并且可以设置在与第一栅电极131的水平高度相同的水平高度上(图4A和图4C)。详细地，如图4C所示，第一栅电极131可以在栅极连接部GC的下部中在y方向上被下隔离区域GS分开。下隔离区域GS可以包括下绝缘层170。如图4C所示，下隔离区域GS可以设置为允许第一栅电极131在栅极连接部GC的下部中在y方向上隔开。
图5是示出了根据示例实施例的半导体器件100的栅电极130的分解立体图。详细地，图5示出了设置在图3的第一隔离区域MS1之间的栅电极130中的一部分。
参照图5，在栅电极130中位于最上部的第七栅电极137和第八栅电极138可以用作串选择线SSL，第七栅电极137和第八栅电极138中的每一个可以在y方向上被上隔离区域SS和第二隔离区域MS2分成四个子栅电极(例如，第一至第四子栅电极137a1、137a2、137b1和137b2以及第一至第四子栅电极138a1、138a2、138b1和138b2)。子栅电极137a1至137b2和138a1至138b2中的每一个可以连接到不同的接触插塞以独立地接收电信号，例如，子栅电极137a1至137b2和138a1至138b2可以彼此完全电隔离。
在第七栅电极137和第八栅电极138下方的第六栅电极136中，具有第二隔离区域MS2作为边界的子栅电极136a和136b彼此不隔离，并且可以彼此连接为单个层。详细地，子栅电极136a和136b可以通过栅极连接部GC彼此连接，因此可以设置为单个第六栅电极136。上述情况也适用于在第六栅电极136下方的第五栅电极135及其子栅电极135a和135b。
例如，如图5所示，栅极连接部GC可以是与例如相同材料和相同厚度的每个子栅电极一体地延伸的部分，以使子栅电极彼此无缝地连接。例如，如图5所示，第五栅电极135中的栅极连接部GC与每个子栅电极135a和135b(例如，与子栅电极135a和135b具有相同的材料和相同的厚度)一体地延伸，并且在两个相邻的第二隔离区域MS2之间。例如，如图5所示，第五栅电极135的栅极连接部GC可以是在x方向上在两个相邻的第二隔离区域MS2之间并且在y方向上在子栅电极135a和135b之间的整个实心部(由虚线框框住)，这样，第五栅电极135的栅极连接部GC可以包括穿过栅极连接部GC的单个第二虚设通道以及与栅极连接部GC相邻的两个第二虚设通道，例如，相邻的两个第二虚设通道可以形成为分别穿过子栅电极135a和135b。
第二栅电极132、第三栅电极133和第四栅电极134(图5中未示出)可以具有以与第五栅电极135和第六栅电极136类似的方式由栅极连接部GC连接的形式。因此，栅极连接部GC可以使位于第六栅电极136下方的栅电极130在第一隔离区域MS1之间连接为一个，从而可以显著减少与其连接的接触插塞的数量。因此，可以简化连接到栅电极130的布线结构。
如图5进一步所示，在栅电极130中位于最下部的第一栅电极131可以用作接地选择线GSL，并且可以被下隔离区域GS和第二隔离区域MS2分成子栅电极131a和131b。下隔离区域GS被设置为包括第二隔离区域MS2之间的区域，因此第一栅电极131可以被下隔离区域GS和第二隔离区域MS2的组合分开。子栅电极131a和131b中的每一个可以在彼此相对的表面中具有弯曲部或曲率。弯曲部可以通过下隔离区域GS与第二隔离区域MS2之间的在y方向上的宽度差来提供。然而，下隔离区域GS的宽度和第二隔离区域MS2的宽度的相对尺寸不限于此，并且可以在示例实施例中不同地改变。
图6至图11是根据示例实施例的半导体器件的示意性平面图。
参照图6，在半导体器件100a中，以与图3的示例实施例不同的方式，设置为穿过第二隔离区域MS2之间的栅极连接部GCa的第二虚设通道DCH2a的数量可以是两个或更多个，例如三个。设置为与栅极连接部GCa相邻的第二虚设通道DCH2a的数量可以是四个或更多个，例如六个，并且可以设置在第一虚设通道DCH1之间。在示例实施例中，如附图所示，第二虚设通道DCH2a可以在y方向上以行设置，或者可以以Z字形形式偏移和布置。
在示例实施例中，与图3的示例实施例相比，第二隔离区域MS2之间的间隙更大，这样，栅极连接部GCa在x方向上的长度D3和下隔离区域GSa在x方向上的长度可以相对较大。在示例实施例中，栅极连接部GCa在x方向上的长度D3可以不同地改变。因此，穿过栅极连接部GCa或设置为与栅极连接部GCa相邻的第二虚设通道DCH2a的数量可以不同地改变。
参照图7，以与图3的示例实施例不同的方式，半导体器件100b可以不包括设置为穿过第二隔离区域MS2之间的栅极连接部GC的第二虚设通道DCH2b。因此，第二虚设通道DCH2b可以不穿过栅极连接部GC自身，而是可以仅设置在与栅极连接部GC相邻的区域中。上述布置可以应用于例如第二隔离区域MS2之间的间隙窄的情况，但是示例实施例不限于此。
参照图8，以与图3的示例实施例不同的方式，半导体器件100c可以包括在x方向上设置在直线上的三个或更多个第二隔离区域MS2a，因此可以包括两个或更多个栅极连接部GC。示例实施例中的栅极连接部GC可以设置在第二区域II中。在示例实施例中，考虑到第二区域II的长度、栅电极130的堆叠结构的纵横比、工艺等，可以不同地选择栅极连接部GC的数量。
参照图9，以与图3的示例实施例不同的方式，半导体器件100d可以包括在x方向上设置在直线上的四个或更多个第二隔离区域MS2a，因此可以包括三个或更多个栅极连接部GC。在示例实施例中，以于图8的示例实施例不同的方式，栅极连接部GC不仅可以设置在第二区域II中，而且可以设置在第一区域I中。在示例实施例中，一个栅极连接部GC设置为与第一区域I的其中设置第三虚设通道DCH3的部分相邻，但是示例实施例不限于此。在示例实施例中，栅极连接部GC可以设置为与其中设置通道CH的区域相邻。当栅极连接部GC设置在第一区域I中或者可以设置在第二区域II中的靠近第一区域I的部分中时，可以在第二隔离区域MS2a之间进一步设置穿过栅电极130中的一部分栅电极的辅助上隔离区域SSa。换句话说，即使在第二区域II中，当栅极连接部GC设置为比由上隔离区域SS分开的第七栅电极137的一端更靠近第一区域I时，为了不使第七栅电极137中的子栅电极通过栅极连接部GC而彼此连接和为了不使第八栅电极138中的子栅电极通过栅极连接部GC而彼此连接，可以平行于上隔离区域SS设置辅助上隔离区域SSa。
另外，在示例实施例中，以与图3和图8的示例实施例不同的方式，第二虚设通道DCH2c设置为穿过第二隔离区域MS2a之间的栅极连接部GC，并且可以不设置在与栅极连接部GC相邻的第一虚设通道DCH1之间的区域中。然而，在示例实施例中，在栅极连接部GC中，栅极连接部GC周围的第二虚设通道DCH2c的布置可以彼此不同。例如，第二虚设通道DCH2c可以不设置在第一区域I的栅极连接部GC的周围，第二虚设通道DCH2c可以设置在第二区域II的栅极连接部GC的周围，如图3所示。
参照图10和图11，半导体器件100e和100f还可以包括设置在栅电极130的台阶区域中即在接触区域CP中的接触插塞MC。接触插塞MC可以使每个栅电极130连接到上布线结构，并且可以由导电材料形成。
如图10所示，在暴露栅极连接部GC的接触区域CP中，即在包括栅极连接部GC的接触区域CP中，可以省略至少一部分接触插塞MC。例如，虽然接触插塞MC规则地布置在不包括栅极连接部GC的接触区域CP中，但是可以在第二虚设通道DCH2周围从第六栅电极136的被暴露的上表面省略一些接触插塞MC。即使在这种情况下，第六栅电极136也通过栅极连接部GC连接为一个，因此可以例如在第六栅电极136的被暴露的上表面的边缘处通过其余接触插塞MC连接到布线结构。
如图11所示，栅电极130中的一部分即第一栅电极131、第二栅电极132和第三栅电极133设置为不仅在x方向上而且在y方向上具有台阶部，从而形成各个接触区域CP。因此，第一栅电极131、第二栅电极132和第三栅电极133中的每一个可以由四个栅电极130形成。这种结构将在图12中更详细地描述。
在每个接触区域CP中需要设置至少一个接触插塞MC，因此在第三栅电极133的包括栅极连接部GC的接触区域CP中，接触插塞MC可以设置为在y方向上偏移。换句话说，与不同栅极电极130的接触插塞MC相比，在第三栅电极133的与栅极连接部GC相邻的接触区域CP中，接触插塞MC可以设置为在y方向上偏移为远离栅极连接部GC达距离D4。因此，可以确保接触插塞MC和与其相邻的第二虚设通道DCH2之间的距离D5。例如，距离D5可以是约50nm或更大，例如约50nm至约200nm。
图12是示出了根据示例实施例的半导体器件的配置的一部分的立体图。
参照图12，示出了栅电极130和层间绝缘层120的堆叠结构、第二虚设通道DCH2以及设置为穿过堆叠结构的接触插塞MC。堆叠结构是与图3的第一隔离区域MS1之间的区域相对应的部分，栅电极130可以以与上面参照图3至图4D描述的半导体器件100类似的方式设置。栅电极130中的一部分栅电极可以被第一隔离区域MS1之间的第二隔离区域MS2隔开，并且栅电极130中的一部分栅电极可以通过栅极连接部GC连接为单个层。栅极连接部GC可以形成为相对窄，因此在工艺过程中可倾向于安全，但是第二虚设通道DCH2可以执行支撑作用。在示例实施例中，根据栅电极130的数量，可以添加具有与单位堆叠结构SU相对应的结构的区域。
以与图3的示例实施例的方式不同的方式，在根据示例实施例的栅电极130中，栅电极130的一部分被形成为不仅在x方向上而且在y方向上具有台阶部，从而形成相应的接触区域CP。因此，形成在被连接为单个层的栅电极130中的接触插塞MC中的至少一个可以连接到上布线结构。在示例实施例中，栅电极130的一部分可以通过栅极连接部GC连接为单个层。因此，即使当形成在y方向上具有台阶部的接触区域CP时，一个栅电极130的整体可以通过至少一个接触插塞MC电连接到上布线结构。因此，与没有栅极连接部GC的情况相比，可以减少连接到布线结构所需的接触插塞MC的数量，从而可以进一步简化布线结构。
图13A至图18B是示出了根据示例实施例的在制造半导体器件的方法中的阶段的示意性平面图和剖视图。
参照图13A至图13C，在衬底101上交替堆叠下隔离区域GS、牺牲层180(例如，牺牲层181至188)和层间绝缘层120，并且可以去除牺牲层180和层间绝缘层120的一部分，以使牺牲层180在x方向上延伸不同的长度。
详细地，在例如第一层间绝缘层120上形成位于最下部的第一牺牲层181之后，执行绝缘材料的图案化工艺和沉积工艺。例如，可以去除第一牺牲层181的一部分，并且可以沉积绝缘材料以替代第一牺牲层181的去除部分。因此，如图13C所示，可以形成包括下绝缘层170的下隔离区域GS。下绝缘层170可以由相对于牺牲层180具有蚀刻选择性的材料形成，并且可以由例如与层间绝缘层120相同的材料形成。
牺牲层180可以是在后续工艺中将被栅电极130替代的层。牺牲层180可以由相对于层间绝缘层120具有蚀刻选择性的待蚀刻材料形成。例如，层间绝缘层120可以由氧化硅和氮化硅中的至少一种形成，并且牺牲层180可以由不同于层间绝缘层120的材料形成，例如由硅、氧化硅、碳化硅和氮化硅形成。在示例实施例中，层间绝缘层120的厚度可以是不一致的。例如，位于最下部的层间绝缘层120可以形成为相对薄，位于最上部的层间绝缘层120可以形成为相对厚。层间绝缘层120和牺牲层180的厚度以及形成层间绝缘层120和牺牲层180的膜层的数量可以与所示的厚度和数量不同地改变。
为了使在第二区域II中(沿x方向)位于上部的牺牲层180比位于下部的牺牲层180延伸的距离短，可以重复执行对于牺牲层180的光刻工艺和蚀刻工艺。因此，可以以台阶形状形成牺牲层180。接下来，在当牺牲层180比位于上部的牺牲层180延伸更远时所暴露的区域中另外地设置形成牺牲层180的材料，因此，牺牲层180可以形成为在端部处相对厚。接下来，可以形成覆盖牺牲层180和层间绝缘层120的堆叠结构的上部的***区域绝缘层190。
参照图14A和图14B，可以通过去除牺牲层180和层间绝缘层120的一部分来形成包括上绝缘层103的上隔离区域SS。
上隔离区域SS可以在x方向上从第一区域I延伸到第二区域II的一部分，并且可以在z方向上延伸到预定深度。使用单独的掩模层来暴露将要形成上隔离区域SS的区域，并且可以从顶部去除预定数量的牺牲层180和层间绝缘层120。在去除了牺牲层180和层间绝缘层120的区域中沉积绝缘材料，从而可以形成上绝缘层103。上绝缘层103可以由相对于牺牲层180具有蚀刻选择性的材料形成，并且可以由例如与层间绝缘层120相同的材料形成。
参照图15A和图15B，可以形成穿过牺牲层180和层间绝缘层120的堆叠结构的通道CH和虚设通道DCH。通道CH和虚设通道DCH可以通过各向异性地蚀刻牺牲层180和层间绝缘层120来形成，并且可以以孔形状设置。
由于堆叠结构的高度，通道CH和虚设通道DCH的侧壁可能不垂直于衬底101的上表面。在示例实施例中，通道CH和虚设通道DCH可以形成为使衬底101的一部分凹进。接下来，在通道CH和虚设通道DCH中，可以形成外延层105、栅极介电层145的至少一部分、沟道区140、通道绝缘层150以及通道焊盘155。通道CH和虚设通道DCH可以具有相同的尺寸、形状和结构，但是示例实施例不限于此。虚设通道DCH中的第一虚设通道DCH1可以设置在通道CH的外侧，第二虚设通道DCH2可以设置在栅电极130的端部的边界中，并且第三虚设通道DCH3可以设置在包括下隔离区域GS的区域中。
可以使用选择性外延生长(SEG)工艺形成外延层105。外延层105可以由单层或多层形成。外延层105可以包括杂质掺杂或未掺杂的多晶硅、单晶硅、多晶锗或单晶锗。
可以使用原子层沉积(ALD)或化学气相沉积(CVD)工艺将栅极介电层145形成为具有均匀的厚度。可以在上述操作中形成栅极介电层145的全部或一部分，并且可以在上述操作中形成沿通道CH延伸为垂直于衬底101的一部分，例如，图4A的隧穿层142和电荷存储层143。沟道区140可以形成在通道CH中的栅极介电层145上。通道绝缘层150形成为填充通道CH，并且可以为绝缘材料。然而，根据示例实施例，沟道区140之间的间隙可以用导电材料而不是通道绝缘层150填充。通道焊盘155可以由导电材料形成，并且可以由例如多晶硅形成。
参照图16A和图16B，形成穿过牺牲层180和层间绝缘层120的堆叠结构的第一开口OP1和第二开口OP2，并且可以去除已经通过第一开口OP1和第二开口OP2暴露的牺牲层180。
第一开口OP1和第二开口OP2可以通过使用光刻工艺形成掩模层并且各向异性地蚀刻堆叠结构来形成。第一开口OP1和第二开口OP2可以形成为在x方向上延伸的沟槽形状。在上述操作中，在第一开口OP1和第二开口OP2的下方可以暴露出衬底101。
可以使用例如湿蚀刻相对于层间绝缘层120选择性地去除牺牲层180。因此，可以在层间绝缘层120之间形成多个侧开口，并且通道CH和虚设通道DCH中的栅极介电层145的侧壁的一部分以及下绝缘层170的侧壁可以通过侧开口而暴露。在上述操作中，在去除牺牲层180之后，层间绝缘层120的堆叠结构的稳定性会降低。详细地，第二开口OP2之间的区域会易于坍塌。然而，由于设置了第二虚设通道DCH2，所以可以在第二开口OP2之间的区域中更稳定地支撑层间绝缘层120的堆叠结构。
参照图17A和图17B，在牺牲层180被去除的区域中填充导电材料以形成栅电极130，并且可以在第一开口OP1和第二开口OP2中形成绝缘层107。栅电极130可以包括例如金属、多晶硅或金属硅化物材料。
第二开口OP2可以与第一开口OP1一起提供用于形成栅电极130的材料的传递路径。即使当第一开口OP1在y方向上的间隔距离相对大时，由于第二开口OP2的存在，所以可以有效地执行栅电极130的填充。在形成栅电极130之后，可以通过额外工艺去除沉积在第一开口OP1和第二开口OP2中的形成栅电极130的材料。
接下来，可以在第一开口OP1和第二开口OP2中形成绝缘层107。绝缘层107可以在第一开口OP1和第二开口OP2中以间隔件的形式提供。换句话说，在沉积绝缘材料之后，从第一开口OP1和第二开口OP2的下部去除形成在衬底101上的绝缘材料，从而可以形成绝缘层107。
接下来，如图4C和图4D所示，在绝缘层107上沉积导电材料，从而可以形成导电层110。因此，可以由此形成第一隔离区域MS1和第二隔离区域MS2。
参照图18A和图18B，在***区域绝缘层190上形成布线绝缘层192，并且可以形成穿过布线绝缘层192以连接到通道焊盘155的通道插塞CT以及位线BL和虚设位线DBL。
通道插塞CT可以形成在通道CH上方，并且可以不形成在虚设通道DCH上方。通道CH可以通过通道插塞CT连接到位于上部的位线BL。虚设通道DCH可以不连接到位于上部的虚设位线DBL。或者，在示例实施例中，虚设通道DCH可以通过单独的插塞连接到位于上部的虚设位线DBL，并且虚设位线DBL可以处于浮置状态。
如图18A所示，位线BL和虚设位线DBL可以设置为使在y方向上相邻的两个通道CH和两个第一虚设通道DCH1彼此连接。详细地，设置在单个第一隔离区域MS1与上隔离区域SS之间的通道CH可以分别连接到不同的位线BL。然而，位线BL和虚设位线DBL的布置不限于所示出的情形，并且可以进行不同地改变。通道插塞CT和位线BL可以由导电材料形成。
图19是根据示例实施例的半导体器件的示意性剖视图。
参照图19，半导体器件200可以包括存储单元区域CELL和***电路区域PERI。存储单元区域CELL可以设置在***电路区域PERI的上端。在示例实施例中，存储单元区域CELL可以设置在***电路区域PERI的下端。
如之前参照图3至图4D所示，存储单元区域CELL可以包括衬底101、堆叠在衬底101上的栅电极130以及设置为穿过栅电极130的通道CH和虚设通道DCH。存储单元区域CELL还可以包括***区域绝缘层190以及布线绝缘层192和194，并且还可以包括连接到通道焊盘155的通道插塞CT和位线BL、连接到第一接触插塞MC1的焊盘PAD以及金属线ML。存储单元区域CELL可以具有根据如之前参照图3至图12所描述的各种示例实施例的结构。
***电路区域PERI可以包括基体衬底201、设置在基体衬底201上的电路元件230、电路接触插塞250和布线线路260。
基体衬底201可以具有在x方向和y方向上延伸的上表面。在基体衬底201中，元件隔离层210形成在其中，因此可以限定有源区。可以在有源区的一部分中设置包括杂质的源极/漏极区205。基体衬底201可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。
电路元件230可以包括横向晶体管。每个电路元件230可以包括电路栅极绝缘层232、间隔层234和电路栅电极235。源极/漏极区205可以设置在电路栅电极235两侧的基体衬底201中。
多个***区域绝缘层240可以设置在基体衬底201上方的电路元件230中。电路接触插塞250可以穿过***区域绝缘层240以连接到源极/漏极区205。可以通过电路接触插塞250将电信号施加到电路元件230。在未示出的区域中，电路接触插塞250还可以连接到电路栅电极235。布线线路260可以连接到电路接触插塞250，并且可以设置为多个层。存储单元区域CELL的栅电极130可以通过金属线ML和第二接触插塞MC2连接到***电路区域PERI的电路元件230。
在半导体器件200中，在首先制造***电路区域PERI之后，可以在***电路区域PERI的上部形成存储单元区域CELL的衬底101，从而可以制造存储单元区域CELL。衬底101可以与基体衬底201具有相同的尺寸，或者可以形成为比基体衬底201小。
图20是示出了根据示例实施例的包括半导体器件的电子设备的框图。
参照图20，根据示例实施例的电子设备1000可以包括通信部1010、输入部1020、输出部1030、存储器1040和处理器1050。
通信部1010可以包括有线/无线通信模块，并可以包括无线互联网模块、本地通信模块、GPS模块、移动通信模块等。包括在通信部1010中的有线/无线通信模块通过各种通信标准规范连接到外部通信网络以发送和接收数据。输入部1020是设置为允许用户控制电子设备1000的操作的模块，可以包括机械开关、触摸屏、语音识别模块等，并且还可以包括各种传感器模块，其中，用户可以通过传感器模块输入数据。输出部1030可以以音频或图像数据的形式输出在电子设备1000中处理的信息，存储器1040可以存储用于处理和控制处理器1050的程序、数据等。存储器1040可以包括根据如之前参照图3至图19描述的各种示例实施例的一个或更多个半导体器件，并可以与嵌入在电子设备1000中的处理器1050进行通信或者经由单独的接口与处理器1050进行通信。处理器1050可以控制包括在电子设备1000中的各个部的操作。处理器1050可以执行与语音通信、视频通信、数据通信等有关的控制和处理，或者可以执行用于多媒体回放和管理的控制和处理。处理器1050可以处理通过输入部1020从用户接收的输入，并可以通过输出部1030输出结果，并且可以将控制电子设备1000的操作所需的数据存储在存储器1040中，或者可以从存储器1040中重获数据。
通过总结和回顾，根据示例实施例，在栅极连接部的周围设置虚设通道，从而可以提供具有改进的可靠性的半导体器件。即，在例如H型切割结构的栅极连接部的内部或者沿着栅极连接部的侧面(例如，直接相邻于栅极连接部的侧面)设置虚设通道，以防止在制造过程中栅极连接部的坍塌。
已经在本文中公开了示例实施例，尽管采用了特定术语，但这些术语仅以一般的和描述的意义来使用和解释，并不出于限制的目的。在一些情况下，如本领域普通技术人员将清楚的，自提交本申请之时起，除非另外特别指明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求阐述的本发明的精神和范围的情况下，可以作出形式和细节上的各种改变。

Claims (23)

1.一种半导体器件，所述半导体器件包括：
栅电极，所述栅电极沿着垂直于衬底的上表面的方向堆叠，所述栅电极在与所述衬底的上表面平行的第一方向上延伸到不同的长度，每个栅电极包括：子栅电极，所述子栅电极在垂直于所述第一方向且与所述衬底的上表面平行的第二方向上彼此隔开；以及栅极连接部，所述栅极连接部将所述栅电极中的同一栅电极的子栅电极彼此连接；
通道，所述通道垂直于所述衬底的上表面延伸穿过所述栅电极；和
虚设通道，所述虚设通道垂直于所述衬底的上表面延伸穿过所述栅电极，所述虚设通道包括以行和列布置的第一虚设通道以及在包括所述栅极连接部的区域中布置在所述第一虚设通道之间的第二虚设通道，所述行在所述第一方向上延伸，并且所述列在所述第二方向上延伸，所述第二虚设通道布置在沿着所述第一方向彼此相邻的两列的所述第一虚设通道之间。
2.根据权利要求1所述的半导体器件，其中，所述第二虚设通道以与所述第一虚设通道不同的图案布置，并且所述第二虚设通道中的至少一个第二虚设通道穿过所述栅极连接部。
3.根据权利要求2所述的半导体器件，其中，多个所述第二虚设通道穿过单个栅极连接部。
4.根据权利要求1所述的半导体器件，其中，所述第二虚设通道中的至少一些第二虚设通道在所述第二方向上位于所述栅极连接部的至少一侧。
5.根据权利要求1所述的半导体器件，其中，所述栅极连接部与所述第二虚设通道中的与所述栅极连接部最相邻的第二虚设通道之间的距离，小于所述栅极连接部与所述第一虚设通道中的与所述栅极连接部最相邻的第一虚设通道之间的距离。
6.根据权利要求1所述的半导体器件，其中：
所述栅电极分别包括位于其边缘处的接触区域，所述栅电极中的下栅电极在所述第一方向上比所述栅电极中的上栅电极延伸更远，
所述第一虚设通道位于所述接触区域的边界处，
所述第二虚设通道位于所述接触区域中。
7.根据权利要求1所述的半导体器件，其中，所述衬底包括第一区域和第二区域，所述通道设置在所述第一区域中，所述栅电极在所述第二区域中延伸至不同的长度，并且所述栅极连接部和所述第二虚设通道设置在所述第二区域中。
8.根据权利要求1所述的半导体器件，其中：
所述栅电极分别包括位于其边缘处的接触区域，所述栅电极中的下栅电极在所述第一方向上比所述栅电极中的上栅电极延伸更远，
所述半导体器件还包括通过所述接触区域连接到所述栅电极的接触插塞。
9.根据权利要求8所述的半导体器件，其中，包括所述栅极连接部的接触区域中的接触插塞的数量少于不包括所述栅极连接部的接触区域中的接触插塞的数量。
10.根据权利要求8所述的半导体器件，其中，在包括所述栅极连接部的接触区域中，所述接触插塞在远离所述第二虚设通道的方向上偏移。
11.根据权利要求1所述的半导体器件，其中，所述栅电极中的一些栅电极均包括多个栅极连接部。
12.根据权利要求1所述的半导体器件，其中，所述栅电极中的最下面的栅电极通过设置在所述栅极连接部下方的下隔离区域被分成所述子栅电极。
13.根据权利要求1所述的半导体器件，其中，堆叠的所述栅电极中的最上部的一个或更多个栅电极通过上隔离区域被分成所述子栅电极。
14.根据权利要求1所述的半导体器件，其中，所述栅电极提供接触区域，所述接触区域延伸不同的长度以在所述第一方向上且在所述第二方向上具有台阶部。
15.根据权利要求14所述的半导体器件，其中，所述栅电极中的至少一些栅电极在所述第二方向上包括四个接触区域。
16.一种半导体器件，所述半导体器件包括：
栅电极，所述栅电极在垂直于衬底的上表面的方向上堆叠，每个栅电极包括：子栅电极，所述子栅电极彼此隔开；以及栅极连接部，所述栅极连接部将所述栅电极中的同一栅电极的子栅电极彼此连接；
通道，所述通道垂直于所述衬底的上表面延伸穿过所述栅电极；和
虚设通道，所述虚设通道垂直于所述衬底的上表面延伸，所述虚设通道穿过所述栅极连接部并且在所述栅极连接部附近穿过所述子栅电极，
其中，与不包括所述栅极连接部的区域相比，所述虚设通道在包括所述栅极连接部的区域中具有更小的间隔距离。
17.根据权利要求16所述的半导体器件，其中，与不包括所述栅极连接部的区域相比，所述虚设通道在包括所述栅极连接部的区域中具有更高的密度。
18.根据权利要求16所述的半导体器件，其中，所述虚设通道位于所述栅极连接部中。
19.一种半导体器件，所述半导体器件包括：
衬底，所述衬底具有第一区域和第二区域；
栅电极，所述栅电极在所述第一区域中垂直于所述衬底的上表面堆叠并且在所述第二区域中在第一方向上延伸到不同的长度；
第一隔离区域，所述第一隔离区域在所述第一区域和所述第二区域中穿过所述栅电极并且在所述第一方向上延伸，所述第一隔离区域在垂直于所述第一方向的第二方向上彼此隔开；
多个第二隔离区域，所述多个第二隔离区域在所述第一隔离区域之间穿过所述栅电极，所述多个第二隔离区域在所述第一方向上彼此隔开；
通道，所述通道在所述第一区域中垂直于所述衬底的上表面延伸穿过所述栅电极；和
虚设通道，所述虚设通道垂直于所述衬底的上表面延伸穿过所述栅电极，所述虚设通道包括以行和列布置的第一虚设通道以及位于所述第二隔离区域之间的至少一个第二虚设通道。
20.根据权利要求19所述的半导体器件，所述半导体器件还包括：
上隔离区域，所述上隔离区域在所述第一隔离区域与所述第二隔离区域之间在所述第一方向上延伸，并且穿过包括所述栅电极中位于最上部的栅电极在内的至少一个栅电极；和
下隔离区域，所述下隔离区域在所述第二隔离区域彼此隔开的区域中穿过包括所述栅电极中位于最下部的栅电极在内的至少一个栅电极。
21.根据权利要求20所述的半导体器件，所述半导体器件还包括：辅助上隔离区域，所述辅助上隔离区域在所述第一方向上在所述第二隔离区域之间，并且在所述第一区域中穿过包括所述栅电极中位于最上部的栅电极在内的至少一个栅电极。
22.根据权利要求19所述的半导体器件，其中，所述至少一个第二虚设通道位于两个相邻的第一虚设通道之间。
23.根据权利要求19所述的半导体器件，其中，所述至少一个第二虚设通道包括在所述第一方向上或在所述第二方向上成行的多个第二虚设通道。
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