KR20150116995A - 수직형 메모리 장치 - Google Patents

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KR20150116995A
KR20150116995A KR1020140042123A KR20140042123A KR20150116995A KR 20150116995 A KR20150116995 A KR 20150116995A KR 1020140042123 A KR1020140042123 A KR 1020140042123A KR 20140042123 A KR20140042123 A KR 20140042123A KR 20150116995 A KR20150116995 A KR 20150116995A
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KR
South Korea
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insulating film
isolation insulating
film pattern
gate lines
memory device
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KR1020140042123A
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English (en)
Inventor
이창현
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삼성전자주식회사
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

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  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

수직형 메모리 장치는 채널들, 게이트 라인들, 제1 분리 절연막 패턴들 및 제2 분리 절연막 패턴들을 포함한다. 채널들은 기판 상면에 대해 수직한 제1 방향으로 연장한다. 게이트 라인들은 채널들의 외측벽을 감싸며 연장하며, 제1 방향을 따라 서로 이격되어 적층된다. 제1 분리 절연막 패턴들은 게이트 라인들을 제1 방향을 따라 관통한다. 제2 분리 절연막 패턴은 마주보는 제1 분리 절연막 패턴들 사이에 형성되며, 게이트 라인들 중 일부를 관통한다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다. 보다 상세하게는, 본 발명은 기판에 대해 수직한 채널을 갖는 불휘발성 수직형 메모리 장치에 관한 것이다.
최근, 메모리 장치의 고집적화를 위해 기판 표면으로부터 수직하게 메모리 셀들과 절연막들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에서는 기판 상면에서 수직하게 돌출된 기둥 또는 실린더 형상의 채널이 구비되며 상기 채널에 접하는 복수의 게이트 라인들 및 상기 절연막들이 적층된다.
상기 수직형 메모리 장치의 고용량화 및 집적도를 보다 높이기 위해서는, 수직 방향으로 더 많은 상기 게이트 라인들 및 절연막들을 적층시킬 필요가 있다. 이 경우, 다수의 막들이 적층됨에 따른 스트레스가 발생될 수 있다.
본 발명의 일 목적은 기계적 안정성 및 동작 신뢰성이 향상된 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 수직형 메모리 장치는 채널들, 게이트 라인들, 제1 분리 절연막 패턴들 및 제2 분리 절연막 패턴들을 포함한다. 상기 채널들은 기판 상면에 대해 수직한 제1 방향으로 연장한다. 상기 게이트 라인들은 상기 채널들의 외측벽을 감싸며 연장하며, 상기 제1 방향을 따라 서로 이격되어 적층된다. 상기 제1 분리 절연막 패턴들은 상기 게이트 라인들을 상기 제1 방향을 따라 관통한다. 상기 제2 분리 절연막 패턴은 마주보는 상기 제1 분리 절연막 패턴들 사이에 형성되며, 상기 게이트 라인들 중 일부를 관통한다.
예시적인 실시예들에 있어서, 상기 제1 분리 절연막 패턴들이 상기 기판 상면에 평행한 제2 방향을 따라 서로 이격되어 배치되어 셀 블록들이 정의될 수 있다. 상기 셀 블록은 상기 제1 분리 절연막 패턴들에 의해 부분적으로 분리된 상기 게이트 라인들 및 복수의 상기 채널들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상면에 평행하며 상기 제2 방향과 수직한 제3 방향으로 마주보는 상기 제1 분리 절연막 패턴들 사이에, 인접하는 상기 셀 블록들의 상기 게이트 라인들이 서로 연결되는 연결 영역이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 분리 절연막 패턴은 상기 연결 영역에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 라인들은 상기 제1 방향을 따라 상기 기판 상면으로부터 순차적으로 적층되는 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)들을 포함할 수 있다. 상기 제2 분리 절연막 패턴은 상기 스트링 선택 라인을 관통할 수 있다.
예시적인 실시예들에 있어서, 상기 셀 블록들의 상기 스트링 선택 라인들은 상기 제2 분리 절연막 패턴에 의해 서로 분리되며, 상기 셀 블록들의 상기 워드 라인 및 상기 그라운드 선택 라인들은 서로 연결되어 연장할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 인접하는 일부의 상기 셀 블록들의 상기 게이트 라인들을 완전히 분리시키는 제3 분리 절연막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 제2 분리 절연막 패턴을 관통하는 더미 채널들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 제1 분리 절연막 패턴 아래의 상기 기판 상부에 형성된 불순물 영역을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 불순물 영역은 공통 소스 라인(CSL)으로 기능하며, 상기 수직형 메모리 장치는 서로 분리된 상기 불순물 영역들을 서로 연결시키는 CSL 연결 구조물을 더 포함할 수 있다.
전술한 바와 같이, 예시적인 실시예들에 따른 수직형 메모리 장치에 따르면, 게이트 라인 컷 패턴으로 제공되는 분리 절연막 패턴에 의해 각 셀 블록들이 완전히 서로 분리되거나 이격되지 않으며, 부분적으로 연결될 수 있다. 따라서, 상기 셀 블록의 높이가 증가함에 따라 발생하는 스트레스를 완화시킬 수 있으며, 상기 셀 블록 또는 상기 셀 블록 형성을 위한 몰드 구조물의 쓰러짐, 기울어짐 현상을 방지할 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
도 2 및 도 3은 각각 도 1의 I-I'라인 및 II-II'라인을 따라 절단한 단면도들이다.
도 4는 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
도 5는 도 4의 III-III'라인을 따라 절단한 단면도이다.
도 6은 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
도 7은 도 6의 IV-IV'라인을 따라 절단한 단면도이다,
도 8a 및 도 8b는 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
도 9 및 도 10은 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
도 11은 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
도 12는 일 실시예 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
도 13 및 도 14는 도 12의 V-V'라인을 따라 절단한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하에서는 첨부한 도면들을 참조하여 본 발명의 예시적인 실시예들에 대해 상세히 설명한다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다. 도 2 및 도 3은 각각 도 1의 I-I'라인 및 II-II'라인을 따라 절단한 단면도들이다.
도 1 내지 도 3에서, 기판 상면에 실질적으로 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 실질적으로 서로 수직한 두 방향을 각각 제2 방향 및 제3 방향으로 정의한다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상면으로부터 상기 제1 방향으로 돌출되어 연장하는 복수의 채널들(130), 채널(130)의 외측벽을 둘러싸는 유전막 구조물(120), 유전막 구조물(120)의 외측벽 상에 형성되어 연장되며, 상기 제1 방향을 따라 서로 이격되어 배치되는 게이트 라인들(108)을 포함한다. 또한, 채널(130) 및 유전막 구조물(120) 상에는 패드(150)가 구비될 수 있다.
기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 기판(100)은 상기 수직형 메모리 장치의 p형 웰(well)로 기능할 수 있다.
채널(130)은 기판(100)의 상기 상면으로부터 수직하게 돌출되며, 실질적으로 내부가 빈 실린더(cylinder) 또는 컵(cup) 형상을 가질 수 있다. 일 실시예에 있어서, 채널(130)은 실질적으로 속이 찬 기둥 또는 필라(pillar) 형상을 가질 수도 있다.
채널(130)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 채널(130) 일부 영역에 붕소(B) 또는 갈륨(Ga)과 같은 p형 불순물이 도핑될 수도 있다.
일 실시예에 있어서, 채널(130)과 기판(100)의 상기 상면 사이에는 반도체 패턴(110)이 형성될 수도 있다. 반도체 패턴(130)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다. 이 경우, 채널(130) 저면은 반도체 패턴(110) 상면과 접촉하며 상기 제1 방향으로 연장될 수 있다.
유전막 구조물(120)은 채널(130)의 외측벽 상에 형성되어 실질적으로 저면 중앙부가 개방된 컵 형상 혹은 스트로우(straw) 형상을 가질 수 있다. 유전막 구조물(120)은 반도체 패턴(110)의 상기 상면의 주변부 상에 형성될 수 있다.
유전막 구조물(120)은 구체적으로 도시하지는 않았으나, 채널(130)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 제1 블로킹막을 포함할 수 있다. 예를 들어, 상기 제1 블로킹 막, 상기 전하 저장막 및 상기 터널 절연막의 적층 구조는 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 구조를 가질 수 있다.
채널(130) 내부에는 매립막 패턴(140)이 형성될 수 있다. 매립막 패턴(140)은 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 채널(130)이 속이 찬 기둥 또는 필라 형상을 갖는 경우, 매립막 패턴(140)은 생략될 수도 있다.
유전막 구조물(120), 채널(130) 및 매립막 패턴(140) 상에는 패드(150)가 형성될 수 있다. 예를 들면, 패드(150)는 유전막 구조물(120), 채널(130) 및 매립막 패턴(140)을 캡핑(capping)하는 형상을 가질 수 있다. 패드(150)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인(P), 비소(As) 등과 같은 n형 불순물을 더 포함할 수도 있다.
예시적인 실시예들에 따르면, 도 1에 도시된 바와 같이 채널(140)은 상기 제3 방향을 따라 복수로 형성되어 채널 열(channel column)을 형성할 수 있다. 또한, 상기 제2 방향을 따라 복수의 상기 채널 열들이 배열될 수 있다. 상기 채널 열에 대응되어 복수의 패드 열들이 정의될 수 있다.
예시적인 실시예들에 따르면, 기판(100) 상에 층간 절연막들 및 희생막들을 교대로 반복 적층하여 몰드막 구조물을 형성할 수 있다. 상기 층간 절연막 및 상기 희생막은 각각 실리콘 산화물 및 실리콘 질화물을 사용하여 형성될 수 있다. 상기 몰드막 구조물을 상기 제1 방향을 따라 부분적으로 식각하여, 기판(100)의 상기 상면을 노출시키는 복수의 채널 홀들을 형성할 수 있다. 상기 채널 홀에 의해 노출된 기판(100)의 상기 상면을 씨드(seed)로 사용하는 선택적 에피텍셜 성장(Selective Epitaxial Growth: SEG) 공정을 통해 상기 채널 홀 저부를 채우는 반도체 패턴(110)을 형성할 수 있다.
이후, 반도체 패턴(110) 상에 상기 채널 홀의 나머지 부분을 채우는 유전막 구조물(120), 채널(130) 및 매립막 패턴(140)을 순차적으로 형성할 수 있다. 유전막 구조물(120), 채널(130) 및 매립막 패턴(140)의 상부들을 예를 들면, 에치-백(etch-back) 공정을 통해 제거하여 리세스(recess)를 형성한 후, 상기 리세스를 채우는 패드(150)를 형성할 수 있다.
게이트 라인(108)은 금속 혹은 금속 질화물을 포함할 수 있다. 예를 들어, 게이트 라인(108)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 포함할 수 있다.
도 2 및 도 3에서는 게이트 라인(108)이 6개 층으로 형성되는 것으로 도시되었다. 이 경우, 예를 들면 최하층의 게이트 라인들(108a)은 그라운드 선택 라인(Ground Selection Line: GSL)으로 제공될 수 있으며, 상기 GSL 상에 적층되는 4개 층의 게이트 라인들(108b, 108c, 108d, 108e)은 워드 라인(Word Line)으로 제공될 수 있다. 또한 상기 워드 라인 상에 배치되는 2개 층의 게이트 라인들(108f, 108g)은 스트링 선택 라인(String Selection Line: SSL)으로 제공될 수 있다. 그러나, 게이트 라인의 적층 수, 및 상기 SSL, 워드 라인 및 GSL의 적층 수가 특별히 한정되는 것은 아니다. 예를 들면, 상기 GSL은 2개 층에 형성될 수도 있으며, 상기 워드 라인은 2n(n은 3이상의 정수)개의 층 수로 적층될 수 있다.
게이트 라인들(108) 사이의 각 층에는 층간 절연막 패턴(106)이 구비될 수 있다. 층간 절연막 패턴들(106)은 실리콘 산화물 계열의 물질을 포함할 수 있다. 층간 절연막 패턴들(106)에 의해 게이트 라인들(108)이 상기 제1 방향을 따라 서로 절연될 수 있다.
예시적인 실시예들에 따르면, 게이트 라인(108) 및 층간 절연막 패턴(106)은 복수의 채널들(130)의 외측벽을 감싸며 상기 제3 방향을 따라 연장될 수 있다. 일 실시예에 있어서, 도 2 및 도 3에 도시된 바와 같이, GSL(108a)은 반도체 패턴(110)의 외측벽을 둘러싸며 연장할 수 있다. 이 경우, GSL(108a) 및 반도체 패턴(110)의 상기 외측벽 사이에는 제2 블로킹막(도시되지 않음)이 형성될 수 있다.
게이트 라인들(108) 및 층간 절연막 패턴들(106)을 상기 제1 방향으로 관통하는 제1 분리 절연막 패턴(160)이 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 분리 절연막 패턴(160)은 상기 제3 방향으로 연장하며 게이트 라인들(108) 및 층간 절연막 패턴들(106)을 부분적으로 절단할 수 있다.
예시적인 실시예들에 따르면, 상기 제3 방향을 따라 마주보는 제1 분리 절연막 패턴들(160) 사이에는 연결 영역(Connection Region: CR)이 정의될 수 있다. 또한, 상기 제2 방향을 따라 복수의 제1 분리 절연막 패턴들(160)이 배열되어 단위화된 상기 채널 열들, 게이트 라인들(108) 및 층간 절연막 패턴들(106)을 포함하는 셀 블록(cell block: CB)이 정의될 수 있다. 예를 들면, 상기 제2 방향을 따라 인접하는 제1 분리 절연막 패턴들(160) 사이에서 하나의 셀 블록(CB)이 정의될 수 있다.
하나의 셀 블록(CB)에는 소정의 상기 채널 열들이 포함될 수 있다. 예를 들면, 도 1에 도시된 바와 같이 4개의 채널 열들이 하나의 셀 블록(CB)에 포함될 수 있다. 그러나, 셀 블록(CB)에 포함되는 상기 채널 열들의 개수가 특별히 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 연결 영역(CR)에서 셀 블록들(CB)은 상기 제2 방향을 따라 서로 연결될 수 있다. 예를 들면, 각 셀 블록(CB)에 포함된 게이트 라인들(108) 및 층간 절연막 패턴들(106)은 제1 분리 절연막 패턴(160)에 의해 구분되어 상기 제3 방향으로 연장되며, 연결 영역(CR)에서 병합(merge)되어 상기 제2 방향을 따라 연장될 수 있다.
연결 영역(CR)에서 게이트 라인들(108) 및 층간 절연막 패턴들(106)이 서로 연결됨에 따라, 제1 분리 절연막 패턴(160)에 의해 셀 블록들(CB)이 완전히 분리되는 경우 발생할 수 있는 셀 블록(CB) 및/또는 상기 몰드 구조물의 쓰러짐, 휨 현상 등을 방지할 수 있다.
특히, 상기 수직형 메모리 장치의 집적도가 증가함에 따라 게이트 라인들(108) 및 층간 절연막 패턴들(106)의 적층수가 증가할 수 있다. 따라서, 셀 블록(CB) 및/또는 상기 몰드 구조물의 종횡비가 증가하여 스트레스의 집중 현상이 발생할 수 있다. 예시적인 실시예들에 따르면, 상기 셀 블록들(CB)에 포함되는 게이트 라인들(108) 및 층간 절연막 패턴들(106)이 연결 영역(CR)에서 부분적으로 연결 또는 병합됨에 따라, 상기 스트레스를 분산시킬 수 있으며 상술한 쓰러짐, 휨 현상을 억제할 수 있다.
연결 영역(CR) 상에는 게이트 라인들(108) 및 층간 절연막 패턴들(106)을 부분적으로 관통하는 제2 분리 절연막 패턴(165)이 형성될 수 있다. 예를 들면, 제2 분리 절연막 패턴(165)은 상기 제3 방향으로 마주 보는 제1 분리 절연막 패턴들(160) 사이에 형성될 수 있다. 또한, 제2 분리 절연막 패턴(165)은 제1 분리 절연막 패턴(160) 보다 작은 폭 혹은 너비를 가질 수 있다.
예시적인 실시예들에 따르면, 상부에 배치된 일부 게이트 라인들(108) 및 층간 절연막 패턴들(106)이 제2 분리 절연막 패턴(165)에 의해 분리될 수 있다. 도 3에 도시된 바와 같이, 제2 분리 절연막 패턴(165)은 SSL들(108g, 108f)을 관통할 수 있다. 따라서, SSL들(108g, 108f)이 제2 분리 절연막 패턴들(165)에 의해 각 셀 블록(CB)별로 분리될 수 있다. 이 경우, 제2 분리 절연막 패턴(165)은 최상층의 층간 절연막 패턴(106h) 및 SSL들(108g, 108f) 사이의 층간 절연막 패턴(106g)을 관통하며, 하층의 SSL(108f) 아래에 배치된 층간 절연막 패턴(106f)을 부분적으로 관통할 수 있다.
예시적인 실시예들에 따르면, 채널(130) 및 패드(150)를 형성한 후, 인접하는 상기 채널 열들 사이의 상기 몰드 구조물을 부분적으로 식각하여, 개구부를 형성할 수 있다. 상기 개구부는 제1 분리 절연막 패턴(160) 형성을 위한 제1 개구부 및 제2 분리 절연막 패턴(165) 형성을 위한 제2 개구부를 포함할 수 있다. 상기 제1 개구부는 게이트 라인 컷(cut) 영역으로 제공될 수 있다.
상기 제2 개구부는 상기 제3 방향을 따라 인접하는 상기 제1 개구부들을 연통시킬 수 있으며, 상기 제1 개구부보다 작은 폭 또는 너비를 갖도록 형성될 수 있다. 또한, 상기 제1 개구부는 상기 몰드 구조물을 상기 제1 방향으로 관통하여 기판(100) 상면을 노출시킬 수 있으며, 상기 제2 개구부는 상기 몰드 구조물 상부를 부분적으로 관통할 수 있다. 따라서, 상기 제2 개구부는 상기 제1 개구부보다 작은 깊이를 가질 수 있다.
이후, 상기 제1 및 제2 개구부를 통해 노출된 상기 희생막을 예를 들면, 습식 식각 공정을 통해 제거한 후 상기 희생막이 제거된 공간에 게이트 라인들(108)을 형성할 수 있다. 상기 제1 개구부를 통해 노출된 기판(100)의 상기 상면을 통해 예를 들면, n형 불순물을 주입하여 제1 불순물 영역(103)을 형성할 수 있다. 제1 불순물 영역(103)은 상기 수직형 메모리 장치의 공통 소스 라인(Common Source Line: CSL)으로 제공될 수 있다.
실리콘 산화물과 같은 절연물질을 사용하여 상기 제1 및 제2 개구부들을 채움으로써 제1 분리 절연막 패턴(160) 및 제2 분리 절연막 패턴(165)이 형성될 수 있다.
상술한 예시적인 실시예들에 따르면, 제1 분리 절연막 패턴(160)을 통해 셀 블록(CB)을 정의하면서, 연결 영역(CR)을 통해 인접 하는 셀 블록들(CB)이 부분적으로 병합 또는 연결될 수 있다. 이에 따라, 셀 블록들(CB)의 기계적 안정성을 향상시킬 수 있다.
한편, 제2 분리막 절연막 패턴(165)을 통해 각 셀 블록(CB)의 SSL(108f, 108g)을 분리시킴으로써 상기 수직형 메모리 장치의 셀 블록(CB) 단위의 동작 특성을 확보할 수 있다.
도 4 및 도 6은 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 평면도들이다. 도 5 및 도 7은 각각 도 4 및 도 6의 III-III'라인 및 IV-IV'라인을 따라 절단한 단면도들이다. 도 1 내지 도 3을 참조로 설명한 구성들과 실질적으로 동일하거나 유사한 구성들에 대한 상세한 설명은 생략한다.
도 4 및 도 5를 참조하면, 연결 영역(CR) 상에는 더미(dummy) 채널(135)이 배치될 수 있다. 예를 들면, 소정의 개수의 더미 채널들(135)이 상기 제3 방향을 따라 연결 영역(CR) 내에 배치되어 더미 채널 열을 형성할 수 있다. 일 실시예에 따르면, 상기 제3 방향으로 마주보는 제1 분리 절연막 패턴들(160) 사이에 하나의 상기 더미 채널 열이 배치될 수 있다. 더미 채널(135) 상에는 더미 패드(155)가 배치되어 더미 패드 열이 정의될 수 있다.
일 실시예에 따르면, 더미 채널(135)은 제2 분리 절연막 패턴(165)을 관통할 수 있다.
더미 채널(135)은 상기 수직형 메모리 장치의 동작에 영향을 주지 않도록 설계될 수 있다. 예를 들면, 더미 채널(135) 및/또는 더미 패드(155)는 비트 라인과 전기적으로 연결되지 않거나, 신호 전달을 위한 기타 배선들과 연결되지 않을 수 있다. 일 실시예에 있어서. 더미 채널(135) 및/또는 더미 패드(155)는 기판(100)의 p형 웰 특성을 보충할 수 있다. 이 경우, 더미 패드(155)는 p형 불순물을 포함할 수 있으며, 더미 패드(155)는 p형 웰 라인과 연결될 수 있다.
도 6 및 도 7을 참조하면, 복수의 더미 채널 열들이 하나의 제2 분리 절연막 패턴(166)을 관통할 수도 있다. 예를 들면, 2개의 상기 더미 채널 열들이 제2 분리 절연막 패턴(166)의 양 측부를 관통할 수 있다.
도 8a 및 도 8b는 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
도 8a를 참조하면, 제1 분리 절연막 패턴들(161) 및 제2 분리 절연막 패턴들(167)은 비대칭적으로 배치될 수 있다.
예를 들면, 상기 수직형 메모리 장치의 평면도 방향에서 제2 분리 절연막 패턴들(167)은 지그-재그(zig-zag) 형태로 배열될 수 있다. 이 경우, 상기 제2 방향으로 인접하는 제1 분리 절연막 패턴들(161) 사이에는 제2 분리 절연막 패턴(167)이 개재될 수 있다. 따라서, 게이트 라인들(108)이 병합 또는 연결되는 연결 영역들도 지그-재그로 배열될 수 있다.
도 1 내지 도 7을 참조로 설명한 수직형 메모리 장치들에 있어서, 연결 영역(CR) 상에서 제2 분리막 절연막 패턴들(167)이 상기 제2 방향을 따라 배치되는 경우, 연결 영역(CR)에서는 제1 분리막 절연막 패턴(160)이 형성되는 상기 제1 개구부로부터 식각 용액이 원활히 전달되지 않아 상기 희생막이 완전히 제거되지 않을 수 있다.
그러나, 도 8a에 도시된 바와 같이, 하나의 제2 분리 절연막 패턴(167)의 상기 제2 방향으로의 양 측부에는 제1 분리 절연막 패턴들(161)이 배치시킴으로써, 제1 분리 절연막 패턴(161) 형성을 위한 상기 제1 개구부로부터 상기 식각 용액이 원활하게 전달될 수 있다. 따라서, 상기 희생막을 완전히 제거할 수 있으며, 상기 희생막이 제거된 공간에 게이트 라인들(108)을 형성할 수 있다.
도 8b를 참조하면, 도 4 내지 도 7을 참조로 설명한 바와 같이 제2 분리막 절연막 패턴(167)을 관통하는 더미 채널들이 형성될 수 있으며, 상기 더미 채널 상에는 더미 패드(155)가 형성될 수 있다.
도 9 및 도 10은 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
도 9를 참조하면, 게이트 라인들(108)을 완전히 분리하는 제3 분리 절연막 패턴(163)이 추가로 형성될 수 있다.
일 실시예에 따르면, 제3 분리 절연막 패턴(163)은 상기 제1 방향을 따라 게이트 라인들(108) 및 층간 절연막 패턴들(106)을 전체적으로 관통하며, 상기 제3 방향을 따라 연장될 수 있다.
제3 분리 절연막 패턴(163)의 양 측부로는 복수의 제1 셀 블록들(CB1)들이 배치되며, 제1 셀 블록들(CB1)은 제1 분리 절연막 패턴(160)에 의해 부분적으로 서로 분리 또는 단절되며, 연결 영역(CR)에서 서로 연결될 수 있다. 제2 셀 블록(CB2)은 소정의 개수의 제1 셀 블록들(CB1)을 포함하며, 인접하는 제2 셀 블록들(CB2)은 제3 분리 절연막 패턴(163)에 의해 완전히 분리 또는 단절될 수 있다.
상술한 바와 같이, 상기 셀 블록들을 부분적으로 분리하는 제1 분리 절연막 패턴(160) 및 상기 셀 블록들을 완전히 분리하는 제3 분리 절연막 패턴(163)을 적절하게 배치하여 상기 수직형 메모리 장치의 원하는 동작 특성을 구현할 수 있다.
도 10을 참조하면, 제2 분리 절연막 패턴(168)은 제1 분리 절연막 패턴(162)의 상기 제3 방향으로의 일 단부에 배치될 수도 있다. 이 경우, 제1 셀 블록들(CB1)의 SSL 들은 제2 분리 절연막 패턴(168)에 의해 서로 분리되며, 워드 라인들은 일측의 단부들을 통해 서로 연결될 수 있다. 도 10에 도시된 바와 같이, 채널 및/또는 패드들(150)은 상기 워드 라인들이 연결된 상기 단부 측에는 형성되지 않을 수 있다. 따라서, 상기 단부 측에서 추가적인 배선을 형성할 수 있는 여유 공간을 확보할 수 있다.
도 11은 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다. 예를 들면, 도 11은 상기 수직형 메모리 장치의 비트 라인의 배치를 설명하기 위한 도면이다.
도 11을 참조하면, 적어도 하나의 패드들(150)과 전기적으로 연결되는 비트 라인들(172, 174)이 패드들(150) 상부에 배치될 수 있다. 도 11에서는 2개의 비트 라인들(172, 174)만이 도시되었으나 복수의 비트 라인들이 상기 제3 방향을 따라 배치되며, 각 비트 라인은 상기 제2 방향으로 연장하며 복수의 패드들(150)과 전기적으로 연결될 수 있다.
예시적인 실시예들에 따르면, 각 비트 라인은 하나의 셀 블록(CB)에 포함된 패드들(150)과 선택적으로 전기적으로 연결되도록 형성될 수 있다. 예를 들면, 제1 비트 라인(172)은 제1 비트 라인 콘택들(171)을 통해 도 11의 좌측에 도시된 셀 블록(CB)의 패드들(150)과 선택적으로 연결될 수 있다. 제2 비트 라인(174)은 제2 비트 라인 콘택들(173)을 통해 도 11의 우측에 도시된 셀 블록(CB)의 패드들(150)과 선택적으로 연결될 수 있다.
상술한 바와 같이, 상기 비트 라인들을 각 셀 블록(CB)에 선택적으로 연결함으로써 상기 수직형 메모리 장치의 원하는 동작 특성을 구현할 수 있다. 일 실시예에 있어서, 상기 비트 라인에 의해 셀 블록(CB) 별 동작 제어가 가능하므로 연결 영역(CR)에서 SSL들을 셀 블록(CB) 별로 분리시키기 위한 제2 분리 절연막 패턴(165)이 생략될 수도 있다.
도 12는 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다. 도 13 및 도 14는 도 12의 V-V'라인을 따라 절단한 단면도들이다. 예를 들면, 도 12 내지 도 14는 상기 수직형 메모리 장치의 CSL 연결 구조물을 설명하기 위한 도면들이다.
도 12 및 도 13을 참조하면, 상기 수직형 메모리 장치의 CSL로 제공되는 제1 불순물 영역(103)은 제1 분리막 패턴(160) 하부의 기판(100) 부분에 형성되며, 상기 제3 방향을 따라 복수의 제1 불순물 영역들(103)이 분리되어 형성될 수 있다.
따라서, 예시적인 실시예들에 따르면 상기 제3 방향을 따라 분리된 제1 불순물 영역들(103)을 서로 전기적으로 연결시키기 위한 CSL 연결 구조물이 형성될 수 있다. 상기 CSL 연결 구조물은 예를 들면, CSL 콘택 및 CSL 배선을 포함할 수 있다.
예를 들면, 제1 CSL 콘택(175)은 제1 분리 절연막 패턴(160)을 관통하여 제1 불순물 영역(103)과 접촉할 수 있다. 일 실시예에 있어서, 제1 불순물 영역(103) 및 제1 CSL 콘택(175) 사이에 접촉 저항을 감소시키기 위한 금속 실리사이드 패턴이 더 형성될 수도 있다.
제1 분리 절연막 패턴(160), 제2 분리 절연막 패턴(165) 및 패드들(150)을 덮는 제1 상부 절연막(177)이 형성되며, 제1 상부 절연막(177)을 관통하여 제1 CSL 콘택(175)과 접촉하는 제2 CSL 콘택(179)이 형성될 수 있다. 제1 상부 절연막(177) 상에는 복수의 제2 CSL 콘택(179)들과 전기적으로 연결되는 제1 CSL 배선(180)이 형성될 수 있다.
일 실시예에 따르면, 제1 CSL 배선(180) 상에 추가적인 신호 전달을 위한 배선층이 더 형성될 수 있다. 예를 들면, 제1 CSL 배선(180)을 덮는 제2 상부 절연막(183)이 형성되고, 제2 상부 절연막(183)을 관통하여 제1 CSL 배선(180)과 접촉하는 배선 콘택(185)이 형성될 수 있다. 제2 상부 절연막(183) 상에는 배선 콘택(185)과 전기적으로 연결되는 제2 CSL 배선(190)이 형성될 수 있다. 제2 CSL 배선(190)은 제3 상부 절연막(195) 내부에 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 CSL 배선(180) 및 제2 CSL 배선(190)은 서로 다른 방향으로 연장하며 교차할 수 있다. 예를 들면, 제1 CSL 배선(180)은 상기 제3 방향으로 연장하며 서로 분리된 제1 불순물 영역들(103)을 전기적으로 연결할 수 있다. 제2 CSL 배선(190)은 복수의 제1 CSL 배선들(180)과 전기적으로 연결되며 상기 제2 방향을 따라 연장될 수 있다.
도 14를 참조하면, 기판(100) 상부에는 상기 제3 방향을 따라 연장하며, 서로 분리된 제1 불순물 영역들(103)을 연결시키는 제2 불순물 영역(105)이 형성될 수 있다. 제2 불순물 영역(105)은 예를 들면, n형 불순물을 포함하며 제1 불순물 영역(103)과 함께 CSL 라인으로 기능할 수 있다,
예시적인 실시예들에 따르면, 제2 불순물 영역(105)은 제2 분리 절연막 패턴(165)과 상기 제1 방향으로 중첩될 수 있다. 일 실시예에 있어서, 제2 분리 절연막 패턴(165)을 관통하는 더미 패드(155) 및 더미 채널(135)이 형성된 경우, 제2 불순물 영역(105)은 더미 패드(155) 및 더미 채널(135)과 상기 제1 방향으로 중첩될 수 있다.
제2 불순물 영역(105)은 기판(100) 상에 상기 몰드 구조물을 형성하기 전에 미리 기판(100) 상부에 불순물을 주입하여 형성될 수 있다. 이 경우, 후속 공정에서 채널(130)과의 오정렬에 의한 쇼트 등의 불량 방지를 위해 제2 불순물 영역(105)은 제1 불순물 영역(103) 보다 좁은 폭으로 형성될 수 있다.
본 발명의 예시적인 실시예들에 따른 수직형 메모리 장치에서는 셀 블록들을 부분적으로 분리하는 제1 분리 절연막 패턴 및 각 셀 블록의 SSL을 분리하는 제2 분리 절연막 패턴을 활용하여 상기 셀 블록들을 부분적으로 병합 및/또는 연결시키면서 상기 셀 블록 단위의 동작 특성을 구현할 수 있다. 따라서, 수직 방향으로 적층 수가 증가된 고집적도의 불휘발성 메모리 장치 구현을 위해 예시적인 실시예들에 따른 수직형 메모리 장치를 활용할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
CB: 셀 블록 CR: 연결 영역
CB1: 제1 셀 블록 CB2: 제2 셀 블록
100: 기판 103: 제1 불순물 영역
105: 제2 불순물 영역 106: 층간 절연막 패턴
108: 게이트 라인 110: 반도체 패턴
120: 유전막 구조물 130: 채널
135: 더미 채널 140: 매립막 패턴
150: 패드 155: 더미 패드
160, 161, 162: 제1 분리 절연막 패턴
163: 제3 분리 절연막 패턴
165, 166, 167, 168: 제2 분리 절연막 패턴
171: 제1 비트 라인 콘택
172: 제1 비트 라인 173: 제2 비트 라인 콘택
174: 제2 비트 라인 175: 제1 CSL 콘택
177: 제1 상부 절연막 179: 제2 CSL 콘택
180: 제1 배선 185: 배선 콘택
190: 제2 배선 183: 제2 상부 절연막
195: 제3 상부 절연막

Claims (10)

  1. 기판 상면에 대해 수직한 제1 방향으로 연장하는 채널들;
    상기 채널들의 외측벽을 감싸며 연장하며, 상기 제1 방향을 따라 서로 이격되어 적층되는 게이트 라인들;
    상기 게이트 라인들을 상기 제1 방향을 따라 관통하는 제1 분리 절연막 패턴들; 및
    마주보는 상기 제1 분리 절연막 패턴들 사이에 형성되며, 상기 게이트 라인들 중 일부를 관통하는 제2 분리 절연막 패턴을 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 제1 분리 절연막 패턴들이 상기 기판 상면에 평행한 제2 방향을 따라 서로 이격되어 배치되어 셀 블록들이 정의되며,
    상기 셀 블록은 상기 제1 분리 절연막 패턴들에 의해 부분적으로 분리된 상기 게이트 라인들 및 복수의 상기 채널들을 포함하는 수직형 메모리 장치.
  3. 제2항에 있어서, 상기 기판 상면에 평행하며 상기 제2 방향과 수직한 제3 방향으로 마주보는 상기 제1 분리 절연막 패턴들 사이에, 인접하는 상기 셀 블록들의 상기 게이트 라인들이 서로 연결되는 연결 영역이 형성된 수직형 메모리 장치.
  4. 제3항에 있어서, 상기 제2 분리 절연막 패턴은 상기 연결 영역에 배치되는 수직형 메모리 장치.
  5. 제2항에 있어서, 상기 게이트 라인들은 상기 제1 방향을 따라 상기 기판 상면으로부터 순차적으로 적층되는 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)들을 포함하며,
    상기 제2 분리 절연막 패턴은 상기 스트링 선택 라인을 관통하는 수직형 메모리 장치.
  6. 제5항에 있어서, 상기 셀 블록들의 상기 스트링 선택 라인들은 상기 제2 분리 절연막 패턴에 의해 서로 분리되며,
    상기 셀 블록들의 상기 워드 라인 및 상기 그라운드 선택 라인들은 서로 연결되어 연장하는 수직형 메모리 장치.
  7. 제2항에 있어서, 인접하는 일부의 상기 셀 블록들의 상기 게이트 라인들을 완전히 분리시키는 제3 분리 절연막 패턴을 더 포함하는 수직형 메모리 장치.
  8. 제1항에 있어서, 상기 제2 분리 절연막 패턴을 관통하는 더미 채널들을 더 포함하는 수직형 메모리 장치.
  9. 제1항에 있어서, 상기 제1 분리 절연막 패턴 아래의 상기 기판 상부에 형성된 불순물 영역을 더 포함하는 수직형 메모리 장치.
  10. 제9항에 있어서, 상기 불순물 영역은 공통 소스 라인(CSL)으로 기능하며,
    서로 분리된 상기 불순물 영역들을 서로 연결시키는 CSL 연결 구조물을 더 포함하는 수직형 메모리 장치
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