KR102653228B1 - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
동작 성능 및 신뢰성이 향상된 비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 비휘발성 메모리 장치는, 기판 상에 복수의 게이트 전극을 포함하는 몰드 구조체로, 복수의 게이트 전극은 기판 상에 차례로 적층되는 제1 내지 제3 스트링 선택 라인을 포함하는 몰드 구조체, 몰드 구조체를 관통하여, 각각의 게이트 전극과 교차하는 채널 구조체, 각각의 게이트 전극을 절단하는 제1 절단 영역, 제1 절단 영역으로부터 이격되어, 각각의 게이트 전극을 절단하는 제2 절단 영역, 제1 절단 영역과 제2 절단 영역 사이에, 제1 스트링 선택 라인을 절단하는 제1 절단 라인,제1 절단 영역과 제2 절단 영역 사이에, 제2 스트링 선택 라인을 절단하는 제2 절단 라인, 및 제1 절단 영역과 제2 절단 영역 사이에, 제3 스트링 선택 라인을 절단하는 제3 절단 라인을 포함하고, 제1 절단 라인은, 제1 절단 영역으로부터 제1 거리로 이격되며, 제2 절단 영역으로부터 제2 거리로 이격되고, 제2 절단 라인은, 제1 절단 영역으로부터 제3 거리로 이격되며, 제2 절단 영역으로부터 제4 거리로 이격되고, 제3 절단 라인은, 제1 절단 영역으로부터 제5 거리로 이격되며, 제2 절단 영역으로부터 제6 거리로 이격되고, 제1 거리와 제2 거리의 제1 차이 및 제3 거리와 제4 거리의 제2 차이는, 제5 거리와 제6 거리의 제3 차이보다 크다.
Description
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 복수의 스트링 선택 라인을 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분될 수 있다.
한편, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 만족시키기 위해, 비휘발성 메모리 장치의 집적도가 증가하고 있다. 그런데, 2차원 또는 평면형 메모리 장치의 경우, 단위 메모리 셀이 점유하는 면적에 의해서 집적도가 결정된다. 따라서, 최근에는 단위 메모리 셀을 수직으로 배치하는 3차원 메모리 장치가 개발되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 동작 성능 및 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 동작 성능 및 신뢰성이 향상된 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 복수의 게이트 전극을 포함하는 몰드 구조체로, 복수의 게이트 전극은 기판 상에 차례로 적층되는 제1 내지 제3 스트링 선택 라인을 포함하는 몰드 구조체, 몰드 구조체를 관통하여, 각각의 게이트 전극과 교차하는 채널 구조체, 각각의 게이트 전극을 절단하는 제1 절단 영역, 제1 절단 영역으로부터 이격되어, 각각의 게이트 전극을 절단하는 제2 절단 영역, 제1 절단 영역과 제2 절단 영역 사이에, 제1 스트링 선택 라인을 절단하는 제1 절단 라인,제1 절단 영역과 제2 절단 영역 사이에, 제2 스트링 선택 라인을 절단하는 제2 절단 라인, 및 제1 절단 영역과 제2 절단 영역 사이에, 제3 스트링 선택 라인을 절단하는 제3 절단 라인을 포함하고, 제1 절단 라인은, 제1 절단 영역으로부터 제1 거리로 이격되며, 제2 절단 영역으로부터 제2 거리로 이격되고, 제2 절단 라인은, 제1 절단 영역으로부터 제3 거리로 이격되며, 제2 절단 영역으로부터 제4 거리로 이격되고, 제3 절단 라인은, 제1 절단 영역으로부터 제5 거리로 이격되며, 제2 절단 영역으로부터 제6 거리로 이격되고, 제1 거리와 제2 거리의 제1 차이 및 제3 거리와 제4 거리의 제2 차이는, 제5 거리와 제6 거리의 제3 차이보다 크다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 복수의 게이트 전극을 포함하는 몰드 구조체로, 복수의 게이트 전극은 기판 상에 차례로 적층되는 제1 내지 제3 스트링 선택 라인을 포함하는 몰드 구조체, 몰드 구조체를 관통하여, 각각의 게이트 전극과 교차하는 채널 구조체, 각각의 게이트 전극을 절단하는 제1 절단 영역, 제1 절단 영역으로부터 이격되어, 각각의 게이트 전극을 절단하는 제2 절단 영역, 제1 절단 영역과 제2 절단 영역 사이에, 제1 스트링 선택 라인을 절단하는 제1 절단 라인, 제1 절단 영역과 제2 절단 영역 사이에, 제2 스트링 선택 라인을 절단하는 제2 절단 라인, 및 제1 절단 영역과 제2 절단 영역 사이에, 제3 스트링 선택 라인을 절단하는 제3 절단 라인을 포함하고, 제1 절단 라인은, 제1 절단 영역으로부터 제1 거리로 이격되며, 제2 절단 영역으로부터 제1 거리보다 큰 제2 거리로 이격되고, 제2 절단 라인은, 제1 절단 영역으로부터 제3 거리로 이격되며, 제2 절단 영역으로부터 제3 거리보다 작은 제4 거리로 이격되고, 제3 절단 라인은, 제1 절단 영역으로부터 제1 거리 및 제4 거리보다 큰 제5 거리로 이격되며, 제2 절단 영역으로부터 제1 거리 및 제4 거리보다 큰 제6 거리로 이격된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 복수의 게이트 전극을 포함하는 몰드 구조체로, 복수의 게이트 전극은 기판 상에 차례로 적층되는 제1 내지 제3 스트링 선택 라인을 포함하는 몰드 구조체, 몰드 구조체를 관통하여, 각각의 게이트 전극과 교차하는 채널 구조체, 기판의 상면과 평행한 제1 방향으로 연장되어, 제1 스트링 선택 라인을 절단하는 제1 절단 라인, 제1 방향으로 연장되어, 제2 스트링 선택 라인을 절단하는 제2 절단 라인, 및 제1 방향으로 연장되어, 제3 스트링 선택 라인을 절단하는 제3 절단 라인을 포함하고, 평면적 관점에서, 제1 절단 라인의 일측에 배치되는 제1 스트링 선택 라인의 제1 면적은, 제1 절단 라인의 타측에 배치되는 제1 스트링 선택 라인의 제2 면적보다 작고, 평면적 관점에서, 제2 절단 라인의 일측에 배치되는 제2 스트링 선택 라인의 제3 면적은, 제2 절단 라인의 타측에 배치되는 제2 스트링 선택 라인의 제4 면적보다 크고, 평면적 관점에서, 제3 절단 라인의 일측에 배치되는 제3 스트링 선택 라인의 제5 면적 및 제3 절단 라인의 타측에 배치되는 제3 스트링 선택 라인의 제6 면적은, 제1 면적 및 제4 면적보다 크다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 적층되는 복수의 워드 라인 및 복수의 워드 라인 상에 차례로 적층되는 제1 내지 제3 스트링 선택 라인을 포함하는 몰드 구조체, 몰드 구조체를 관통하여, 기판과 접속되는 복수의 채널 구조체, 기판의 상면과 평행한 제1 방향으로 연장되어, 몰드 구조체를 절단하는 제1 절단 영역, 제1 절단 영역으로부터 제1 방향과 교차하는 제2 방향으로 이격되고, 제1 방향으로 연장되어 몰드 구조체를 절단하는 제2 절단 영역, 제1 절단 영역과 제2 절단 영역 사이에, 제1 방향으로 연장되어 제1 스트링 선택 라인을 절단하는 제1 절단 라인, 제1 절단 영역과 제2 절단 영역 사이에, 제1 방향으로 연장되어 제2 스트링 선택 라인을 절단하는 제2 절단 라인, 및 제1 절단 라인과 제2 절단 라인 사이에, 제1 방향으로 연장되어 제3 스트링 선택 라인을 절단하는 제3 절단 라인을 포함하고, 제1 절단 라인은, 제1 절단 영역으로부터 제1 거리로 이격되며, 제2 절단 영역으로부터 제1 거리보다 큰 제2 거리로 이격되고, 제2 절단 라인은, 제1 절단 영역으로부터 제3 거리로 이격되며, 제2 절단 영역으로부터 제3 거리보다 작은 제4 거리로 이격된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에, 교대로 적층되는 제1 희생 패턴 및 절연 패턴을 형성하고, 제1 희생 패턴 및 절연 패턴 상에, 제2 희생 패턴을 형성하고, 제2 희생 패턴을 절단하는 제1 절단 라인을 형성하고, 제2 희생 패턴 및 제1 절단 라인 상에, 제3 희생 패턴을 형성하고, 제3 희생 패턴을 절단하는 제2 절단 라인을 형성하고, 제3 희생 패턴 및 제2 절단 라인 상에, 제4 희생 패턴을 형성하고, 제4 희생 패턴을 절단하는 제3 절단 라인을 형성하고, 제1 내지 제4 희생 패턴 및 절연 패턴을 절단하여, 제1 내지 제3 절단 라인을 사이에 두고 서로 이격되는 제1 및 제2 절단 영역을 형성하고,제1 및 제2 워드 라인 절단영역을 이용하여, 제1 내지 제4 희생 패턴을 복수의 도전 패턴으로 대체하는 것을 포함하고, 제1 절단 라인은, 제1 절단 영역으로부터 제1 거리로 이격되며, 제2 절단 영역으로부터 제2 거리로 이격되고, 제2 절단 라인은, 제1 절단 영역으로부터 제3 거리로 이격되며, 제2 절단 영역으로부터 제4 거리로 이격되고, 제3 절단 라인은, 제1 절단 영역으로부터 제5 거리로 이격되며, 제2 절단 영역으로부터 제6 거리로 이격되고, 제1 거리와 제2 거리의 제1 차이 및 제3 거리와 제4 거리의 제2 차이는, 제5 거리와 제6 거리의 제3 차이보다 크다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 2는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 3은 도 2의 A-A를 따라서 절단한 단면도이다.
도 4는 도 3의 R1을 확대한 확대도이다.
도 5a 내지 도 5e는 도 3의 R2를 확대한 다양한 확대도들이다.
도 6은 도 3의 제1 내지 제3 스트링 선택 라인을 설명하기 위한 개략적인 부분 사시도이다.
도 7은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 8은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 9 및 도 10은 도 8의 B-B를 따라서 절단한 다양한 단면도들이다.
도 11은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 12는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 13 및 도 14는 도 12의 C-C를 따라서 절단한 다양한 단면도들이다.
도 15는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 16 및 도 17은 도 15의 D-D를 따라서 절단한 다양한 단면도들이다.
도 18 내지 도 26은 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 2는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 3은 도 2의 A-A를 따라서 절단한 단면도이다.
도 4는 도 3의 R1을 확대한 확대도이다.
도 5a 내지 도 5e는 도 3의 R2를 확대한 다양한 확대도들이다.
도 6은 도 3의 제1 내지 제3 스트링 선택 라인을 설명하기 위한 개략적인 부분 사시도이다.
도 7은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 8은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 9 및 도 10은 도 8의 B-B를 따라서 절단한 다양한 단면도들이다.
도 11은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 12는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 13 및 도 14는 도 12의 C-C를 따라서 절단한 다양한 단면도들이다.
도 15는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 16 및 도 17은 도 15의 D-D를 따라서 절단한 다양한 단면도들이다.
도 18 내지 도 26은 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 17을 참조하여, 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명한다.
도 1은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 1을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이는 공통 소오스 라인(CSL), 복수의 비트 라인(BL1, BL2)들 및 복수의 셀 스트링(CSTR1~CSTR4)들을 포함할 수 있다.
복수의 비트 라인(BL1, BL2)들은 2차원적으로 배열될 수 있다. 예를 들어, 각각의 비트 라인(BL1, BL2)은 서로 이격되어 제1 방향(X)으로 연장될 수 있다. 각각의 비트 라인(BL1, BL2)에는 복수의 셀 스트링(CSTR1~CSTR4)들이 병렬로 연결될 수 있다. 셀 스트링(CSTR1~CSTR4)들은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인(BL1, BL2)들과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링(CSTR1~CSTR4)들이 개재될 수 있다.
복수의 공통 소오스 라인(CSL)들이 2차원적으로 배열될 수 있다. 예를 들어, 각각의 공통 소오스 라인(CSL)들은 서로 이격되어 제2 방향(Y)으로 각각 연장될 수 있다. 공통 소오스 라인(CSL)들에는 전기적으로 동일한 전압이 인가될 수도 있고, 또는 서로 다른 전압이 인가되어 별개로 제어될 수도 있다.
몇몇 실시예에서, 각각의 셀 스트링(CSTR1~CSTR4)은 공통 소오스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST)들, 비트 라인(BL1, BL2)에 접속되는 복수의 스트링 선택 트랜지스터(SST1~SST3)들, 및 그라운드 선택 트랜지스터(GST)들과 스트링 선택 트랜지스터(SST1~SST3)들 사이에 개재되는 복수의 메모리 셀 트랜지스터(MCT1~MCT4)들을 포함할 수 있다. 각각의 메모리 셀 트랜지스터(MCT1~MCT4)는 데이터 저장 소자(data storage element)를 포함할 수 있다. 그라운드 선택 트랜지스터(GST)들, 스트링 선택 트랜지스터(SST1~SST3)들 및 메모리 셀 트랜지스터(MCT1~MCT4)들은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 그라운드 선택 트랜지스터(GST)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 비트 라인(BL1, BL2)들 사이에는 그라운드 선택 라인(GSL)들, 복수의 워드 라인(WL1~WLn)들 및 스트링 선택 라인(SSL1~SSL3)들이 개재될 수 있다.
그라운드 선택 라인(GSL)은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있고, 복수의 워드 라인(WL1~WLn)들은 메모리 셀 트랜지스터(MCT1~MCT4)들의 게이트 전극으로 사용될 수 있고, 스트링 선택 라인(SSL1~SSL3)들은 스트링 선택 트랜지스터(SST1~SST3)들의 게이트 전극으로 사용될 수 있다.
몇몇 실시예에서, 각각의 스트링 선택 라인(SSL1~SSL3)은 분리될 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1)은 서로 분리되는 제1 및 제2 서브 스트링 선택 라인(SSL1_1, SSL1_2)을 포함할 수 있다. 제2 스트링 선택 라인(SSL2)은 서로 분리되는 제3 및 제4 서브 스트링 선택 라인(SSL2_1, SSL2_2)을 포함할 수 있다. 제3 스트링 선택 라인(SSL3)은 서로 분리되는 제5 및 제6 서브 스트링 선택 라인(SSL3_1, SSL3_2)을 포함할 수 있다.
제1 서브 스트링 선택 라인(SSL1_1)은 제1 서브 스트링 선택 트랜지스터(SST1_1)를 구성할 수 있고, 제2 서브 스트링 선택 라인(SSL1_2)은 제2 서브 스트링 선택 트랜지스터(SST1_2)를 구성할 수 있다. 제3 서브 스트링 선택 라인(SSL2_1)은 제3 서브 스트링 선택 트랜지스터(SST2_1)를 구성할 수 있고, 제4 서브 스트링 선택 라인(SSL2_2)은 제4 서브 스트링 선택 트랜지스터(SST2_2)를 구성할 수 있다. 제5 서브 스트링 선택 라인(SSL3_1)은 제5 서브 스트링 선택 트랜지스터(SST3_1)를 구성할 수 있고, 제6 서브 스트링 선택 라인(SSL3_2)은 제6 서브 스트링 선택 트랜지스터(SST3_2)를 구성할 수 있다.
몇몇 실시예에서, 각각의 메모리 셀 트랜지스터(MCT1~MCT4)는, 스트링 선택 라인(SSL1~SSL3)들에 의해 서로 별개로 선택되어 제어될 수 있다. 예를 들어, 제1 메모리 셀 트랜지스터(MCT1)는 제1, 제3 및 제5 서브 스트링 선택 트랜지스터(SST1_1, SST2_1, SST3_1)에 의해 선택될 수 있다. 제2 메모리 셀 트랜지스터(MCT2)는 제2, 제3 및 제5 서브 스트링 선택 트랜지스터(SST1_2, SST2_1, SST3_1)에 의해 선택될 수 있다. 제3 메모리 셀 트랜지스터(MCT3)는 제2, 제3 및 제6 서브 스트링 선택 트랜지스터(SST1_2, SST2_1, SST3_2)에 의해 선택될 수 있다. 제4 메모리 셀 트랜지스터(MCT4)는 제2, 제4 및 제6 서브 스트링 선택 트랜지스터(SST1_2, SST2_2, SST3_2)에 의해 선택될 수 있다.
이에 따라, 몇몇 실시예에 따른 비휘발성 메모리 장치는, 복수의 스트링 선택 라인(SSL1~SSL3)들을 이용하여 추가의 비트 라인 없이도 집적도를 향상시킬 수 있다.
도 2는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다. 도 3은 도 2의 A-A를 따라서 절단한 단면도이다. 도 4는 도 3의 R1을 확대한 확대도이다. 도 5a 내지 도 5e는 도 3의 R2를 확대한 다양한 확대도들이다. 도 6은 도 3의 제1 내지 제3 스트링 선택 라인을 설명하기 위한 개략적인 부분 사시도이다. 설명의 편의를 위해, 도 1을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 2 내지 도 5e를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는 기판(100), 몰드 구조체(MS), 복수의 채널 구조체(C1~C8)들, 복수의 절단 라인(S1~S3)들 및 복수의 비트 라인(BL1, BL2)들을 포함한다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다.
몰드 구조체(MS)는 기판(100) 상에 형성될 수 있다. 몰드 구조체(MS)는 기판(100) 상에 적층되는 복수의 게이트 전극(GSL, WL1~WLn, SSL1~SSL3)들 및 복수의 절연 패턴(110)들을 포함할 수 있다. 예를 들어, 각각의 게이트 전극(GSL, WL1~WLn, SSL1~SSL3) 및 각각의 절연 패턴(110)은 제1 방향(X) 및 제2 방향(Y)으로 연장되는 층상 구조일 수 있다.
각각의 게이트 전극(GSL, WL1~WLn, SSL1~SSL3)은 각각의 절연 패턴(110)과 교대로 적층될 수 있다.
몇몇 실시예에서, 복수의 게이트 전극(GSL, WL1~WLn, SSL1~SSL3)들은 계단 형태로 적층될 수 있다. 도 3에서, 복수의 게이트 전극(GSL, WL1~WLn, SSL1~SSL3)들은 서로 동일한 두께를 갖는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 복수의 게이트 전극(GSL, WL1~WLn, SSL1~SSL3)들은 서로 다른 두께를 가질 수도 있다.
몇몇 실시예에서, 복수의 게이트 전극(GSL, WL1~WLn, SSL1~SSL3)들은 그라운드 선택 라인(GSL), 복수의 워드 라인(WL1~WLn)들 및 복수의 스트링 선택 라인(SSL1~SSL3)들을 포함할 수 있다. 그라운드 선택 라인(GSL), 복수의 워드 라인(WL1~WLn)들 및 복수의 스트링 선택 라인(SSL1~SSL3)들은 기판(100) 상에 순차적으로 적층될 수 있다.
도 3에서, 그라운드 선택 라인(GSL)과 스트링 선택 라인(SSL1~SSL3)들 사이에 3개의 워드 라인만을 간략하게 도시하였으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 그라운드 선택 라인(GSL)과 스트링 선택 라인(SSL1~SSL3)들 사이에 8개, 16개, 32개, 64개 또는 그 이상의 워드 라인들이 적층될 수도 있음은 물론이다.
몇몇 실시예에서, 복수의 스트링 선택 라인(SSL1~SSL3)들은 복수의 워드 라인(WL1~WLn)들 상에 차례로 적층되는 제1 내지 제3 스트링 선택 라인(SSL1~SSL3)을 포함할 수 있다.
예를 들어, 제1 스트링 선택 라인(SSL1)은 최상부의 워드 라인(WLn) 상에 형성될 수 있다. 제2 스트링 선택 라인(SSL2)은 제1 스트링 선택 라인(SSL1) 상에 형성될 수 있다. 제3 스트링 선택 라인(SSL3)은 제2 스트링 선택 라인(SSL2) 상에 형성될 수 있다. 몇몇 실시예에서, 제3 스트링 선택 라인(SSL3)은 복수의 게이트 전극(GSL, WL1~WLn, SSL1~SSL3)들 중 최상부에 배치되는 게이트 전극일 수 있다.
각각의 게이트 전극(GSL, WL1~WLn, SSL1~SSL3)은 도전 물질을 포함할 수 있다. 예를 들어, 각각의 게이트 전극(GSL, WL1~WLn, SSL1~SSL3)은 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
각각의 절연 패턴(110)은 절연 물질을 포함할 수 있다. 예를 들어, 각각의 절연 패턴(110)은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몰드 구조체(MS)는 제1 절단 영역(WLC1) 및 제2 절단 영역(WLC2)에 의해 절단될 수 있다. 이에 따라, 각각의 게이트 전극(GSL, WL1~WLn, SSL1~SSL3)은 제1 절단 영역(WLC1) 및 제2 절단 영역(WLC2)에 의해 절단될 수 있다. 예를 들어, 도 2 및 도 3에 도시된 것처럼, 제1 절단 영역(WLC1) 및 제2 절단 영역(WLC2)은 각각 제2 방향(Y)을 따라 나란히 연장되어 몰드 구조체(MS)를 절단할 수 있다.
몇몇 실시예에서, 제1 절단 영역(WLC1) 및 제2 절단 영역(WLC2) 내에 절단 구조체(150)가 형성될 수 있다. 도 3에 도시된 것처럼, 절단 구조체(150)는 몰드 구조체(MS)를 관통하여 기판(100)까지 연장될 수 있다. 이에 따라, 절단 구조체(150)는 제2 방향(Y)으로 연장되어 몰드 구조체(MS)를 절단할 수 있다. 몇몇 실시예에서, 절단 구조체(150)는 플러그 패턴(152) 및 스페이서(154)를 포함할 수 있다.
플러그 패턴(152)은 몰드 구조체(MS)를 관통하여 기판(100)과 접속될 수 있다. 몇몇 실시예에서, 플러그 패턴(152)은 몇몇 실시예에 따른 비휘발성 메모리 장치의 공통 소오스 라인(Common Source Line; 예를 들어, 도 1의 CSL)으로 제공될 수 있다. 예를 들어, 플러그 패턴(152)은 도전 물질을 포함할 수 있다. 또한, 플러그 패턴(152)은 기판(100) 내의 불순물 영역(105)과 접속될 수 있다. 불순물 영역(105)은 예를 들어, 제2 방향(Y)으로 연장될 수 있다.
스페이서(154)는 플러그 패턴(152)과 몰드 구조체(MS) 사이에 개재될 수 있다. 예를 들어, 스페이서(154)는 플러그 패턴(152)의 측면을 따라 연장될 수 있다. 스페이서(154)는 절연 물질을 포함할 수 있다. 이에 따라, 플러그 패턴(152)은, 몰드 구조체(MS)의 복수의 게이트 전극(GSL, WL1~WLn, SSL1~SSL3)들로부터 전기적으로 이격될 수 있다.
복수의 채널 구조체(C1~C8)들은 몰드 구조체(MS)를 관통하여 각각의 게이트 전극(GSL, WL1~WLn, SSL1~SSL3)과 교차할 수 있다. 예를 들어, 각각의 채널 구조체(C1~C8)는 기판(100)의 상면과 교차하는 제3 방향(Z)으로 연장되는 필러(pillar) 형상일 수 있다. 몇몇 실시예에서, 각각의 채널 구조체(C1~C8)는 몰드 구조체(MS)를 관통하여 기판(100)과 접속될 수 있다. 각각의 채널 구조체(C1~C8)는 반도체 패턴(130) 및 정보 저장막(132)을 포함할 수 있다.
반도체 패턴(130)은 몰드 구조체(MS)를 관통하여 기판(100)과 접속될 수 있다. 도 3에서, 반도체 패턴(130)은 컵(cup) 형상인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 반도체 패턴(130)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다.
반도체 패턴(130)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
정보 저장막(132)은 반도체 패턴(130)과 각각의 게이트 전극(GSL, WL1~WLn, SSL1~SSL3) 사이에 개재될 수 있다. 예를 들어, 정보 저장막(132)은 반도체 패턴(130)의 측면을 따라 연장될 수 있다. 도 2에서, 정보 저장막(132)은 반도체 패턴(130)의 측면을 따라 연속적으로 연장되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 정보 저장막(132)은 반도체 패턴(130)의 측면 상에서 불연속적으로 연장될 수도 있다. 몇몇 실시예에서, 정보 저장막(132)의 일부는 각각의 게이트 전극(GSL, WL1~WLn, SSL1~SSL3)의 상면 및/또는 하면을 따라 연장될 수도 있다.
정보 저장막(132)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 정보 저장막(132)은 복수의 막을 포함할 수 있다. 예를 들어, 도 4에 도시된 것처럼, 정보 저장막(132)은 반도체 패턴(130) 상에 차례로 적층되는 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)을 포함할 수 있다. 터널 절연막(132a)은 예를 들어, 실리콘 산화물 또는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(132b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(132c)은 예를 들어, 실리콘 산화물 또는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
몇몇 실시예에서, 각각의 채널 구조체(C1~C8)는 충진 절연 패턴(134)을 더 포함할 수 있다. 충진 절연 패턴(134)은 컵 형상인 반도체 패턴(130)의 내부를 채우도록 형성될 수 있다. 예를 들어, 반도체 패턴(130)은 충진 절연 패턴(134)의 측면 및 하면을 따라 컨포멀하게(conformally) 연장될 수 있다. 충진 절연 패턴(134)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 각각의 채널 구조체(C1~C8)는 채널 패드(136)를 더 포함할 수 있다. 채널 패드(136)는 반도체 패턴(130)의 상부와 접속되도록 형성될 수 있다. 예를 들어, 채널 패드(136)는 몰드 구조체(MS) 상에 형성되는 제1 층간 절연막(140) 내에 형성될 수 있다.
도 3에서, 채널 패드(136)는 반도체 패턴(130)의 상면 상에 형성되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 반도체 패턴(130)의 상부는 채널 패드(136)의 측면을 따라 연장되도록 형성될 수도 있다. 채널 패드(136)는 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 각각의 채널 구조체(C1~C8)는 테이퍼진(tapered) 형태를 가질 수 있다. 예를 들어, 각각의 채널 구조체(C1~C8)의 폭은, 기판(100)으로부터 멀어짐에 따라 증가할 수 있다. 이는, 채널 구조체(C1~C8)들을 형성하기 위한 식각 공정에 특성에 기인할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 채널 구조체(C1~C8)들은, 제1 절단 영역(WLC1)과 제2 절단 영역(WLC2) 사이에서 제1 방향(X)을 따라 차례로 배열되는 제1 내지 제8 채널 구조체(C1~C8)를 포함할 수 있다. 본 명세서에서, 복수의 채널 구조체(C1~C8)들은 제1 방향(X)을 따라 지그재그(zigzag) 형태로 배열되는 것만이 설명되나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 내지 제8 채널 구조체(C1~C8)는 제1 방향(X)을 따라 일렬로 배열될 수도 있음은 물론이다.
복수의 절단 라인(S1~S3)들은 제1 절단 영역(WLC1)과 제2 절단 영역(WLC2) 사이의 몰드 구조체(MS) 내에 형성될 수 있다. 몇몇 실시예에서, 복수의 절단 라인(S1~S3)들은 복수의 스트링 선택 라인(SSL1~SSL3)들과 동일 개수로 형성될 수 있다.
몇몇 실시예에서, 몰드 구조체(MS) 내에, 3개 이상의 스트링 선택 라인(SSL1~SSL3)들 및 3개 이상의 절단 라인(S1~S3)들이 형성될 수 있다. 예를 들어, 몰드 구조체(MS) 내에, 제1 내지 제3 스트링 선택 라인(SSL1~SSL3) 및 제1 내지 제3 절단 라인(S1~S3)이 형성될 수 있다.
제1 절단 라인(S1)은 예를 들어, 제2 방향(Y)으로 연장되어 제1 스트링 선택 라인(SSL1)을 절단할 수 있다. 이에 따라, 제1 스트링 선택 라인(SSL1)의 일부는 제1 절단 라인(S1)의 일측에 배치될 수 있고, 제1 스트링 선택 라인(SSL1)의 다른 일부는 제1 절단 라인(S1)의 타측에 배치될 수 있다. 제1 절단 라인(S1)의 일측의 제1 스트링 선택 라인(SSL1)은 도 1의 제1 서브 스트링 선택 라인(SSL1_1)에 대응될 수 있고, 제1 절단 라인(S1)의 타측의 제1 스트링 선택 라인(SSL1)은 도 1의 제2 서브 스트링 선택 라인(SSL1_2)에 대응될 수 있다.
제1 절단 라인(S1)은, 제1 절단 영역(WLC1) 및 제2 절단 영역(WLC2)에 의해 분리된 제1 스트링 선택 라인(SSL1)을 다시 분리할 수 있다. 제1 절단 라인(S1)은 제1 절단 영역(WLC1)으로부터 제1 거리(L1a)로 이격되며, 제2 절단 영역(WLC2)으로부터 제2 거리(L1b)로 이격될 수 있다. 본 명세서에서, 두 구성요소가 이격되는 거리란, 두 구성요소 간의 최단 거리를 의미한다.
몇몇 실시예에서, 제1 거리(L1a) 및 제2 거리(L1b)는 서로 다를 수 있다. 즉, 제1 거리(L1a)와 제2 거리(L1b)의 제1 차이는 0이 아닐 수 있다. 예를 들어, 도 2 및 도 3에 도시된 것처럼, 제2 거리(L1b)는 제1 거리(L1a)보다 클 수 있다.
제1 절단 영역(WLC1), 제2 절단 영역(WLC2) 및 제1 절단 라인(S1)은 제2 방향(Y)을 따라 나란히 연장될 수 있다. 이에 따라, 평면적 관점에서, 제1 절단 라인(S1)의 일측의 제1 스트링 선택 라인(SSL1, 또는 도 1의 SSL1_1)의 제1 면적은 제1 절단 라인(S1)의 타측의 제1 스트링 선택 라인(SSL1, 또는 도 1의 SSL1_2)의 제2 면적과 다를 수 있다. 예를 들어, 제1 거리(L1a)가 제2 거리(L1b)보다 작은 경우에, 상기 제1 면적은 상기 제2 면적보다 작을 수 있다.
몇몇 실시예에서, 제1 절단 라인(S1)은 제2 스트링 선택 라인(SSL2)을 절단하지 않을 수 있다. 예를 들어, 도 3에 도시된 것처럼, 제1 절단 라인(S1)의 상면은 제2 스트링 선택 라인(SSL2)의 하면보다 낮거나 같게 형성될 수 있다.
몇몇 실시예에서, 제1 절단 라인(S1)과 제1 절단 영역(WLC1) 사이 및 제1 절단 라인(S1)과 제2 절단 영역(WLC2) 사이에는 복수의 채널 구조체들이 배치될 수 있다. 예를 들어, 도 2 및 도 3에 도시된 것처럼, 제1 절단 라인(S1)과 제1 절단 영역(WLC1) 사이에는 제1 및 제2 채널 구조체(C1, C2)가 배치될 수 있고, 제1 절단 라인(S1)과 제2 절단 영역(WLC2) 사이에는 제3 내지 제8 채널 구조체(C3~C8)가 배치될 수 있다.
제2 절단 라인(S2)은 예를 들어, 제2 방향(Y)으로 연장되어 제2 스트링 선택 라인(SSL2)을 절단할 수 있다. 이에 따라, 제2 스트링 선택 라인(SSL2)의 일부는 제2 절단 라인(S2)의 일측에 배치될 수 있고, 제2 스트링 선택 라인(SSL2)의 다른 일부는 제2 절단 라인(S2)의 타측에 배치될 수 있다. 제2 절단 라인(S2)의 일측의 제2 스트링 선택 라인(SSL2)은 도 1의 제3 서브 스트링 선택 라인(SSL2_1)에 대응될 수 있고, 제2 절단 라인(S2)의 타측의 제2 스트링 선택 라인(SSL2)은 도 1의 제4 서브 스트링 선택 라인(SSL2_2)에 대응될 수 있다.
제2 절단 라인(S2)은, 제1 절단 영역(WLC1) 및 제2 절단 영역(WLC2)에 의해 분리된 제2 스트링 선택 라인(SSL2)을 다시 분리할 수 있다. 제2 절단 라인(S2)은 제1 절단 영역(WLC1)으로부터 제3 거리(L2a)로 이격되며, 제2 절단 영역(WLC2)으로부터 제4 거리(L2b)로 이격될 수 있다.
몇몇 실시예에서, 제3 거리(L2a) 및 제4 거리(L2b)는 서로 다를 수 있다. 즉, 제3 거리(L2a)와 제4 거리(L2b)의 제2 차이는 0이 아닐 수 있다. 예를 들어, 도 2 및 도 3에 도시된 것처럼, 제4 거리(L2b)는 제3 거리(L2a)보다 작을 수 있다. 몇몇 실시예에서, 제3 거리(L2a)와 제4 거리(L2b)의 제2 차이는, 제1 거리(L1a)와 제2 거리(L1b)의 제1 차이와 동일할 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
제1 절단 영역(WLC1), 제2 절단 영역(WLC2) 및 제2 절단 라인(S2)은 제2 방향(Y)을 따라 나란히 연장될 수 있다. 이에 따라, 평면적 관점에서, 제2 절단 라인(S2)의 일측의 제2 스트링 선택 라인(SSL2, 또는 도 1의 SSL2_1)의 제3 면적은 제2 절단 라인(S2)의 타측의 제2 스트링 선택 라인(SSL2, 또는 도 1의 SSL2_2)의 제4 면적과 다를 수 있다. 예를 들어, 제3 거리(L2a)가 제4 거리(L2b)보다 큰 경우에, 상기 제3 면적은 상기 제4 면적보다 클 수 있다.
몇몇 실시예에서, 제2 절단 라인(S2)은 제1 스트링 선택 라인(SSL1) 및 제3 스트링 선택 라인(SSL3)을 절단하지 않을 수 있다. 예를 들어, 도 3에 도시된 것처럼, 제2 절단 라인(S2)의 상면은 제1 스트링 선택 라인(SSL1)의 상면보다 높거나 같게 형성될 수 있고, 제3 스트링 선택 라인(SSL3)의 하면보다 낮거나 같게 형성될 수 있다.
몇몇 실시예에서, 제2 절단 라인(S2)과 제1 절단 영역(WLC1) 사이 및 제2 절단 라인(S2)과 제2 절단 영역(WLC2) 사이에는 복수의 채널 구조체들이 배치될 수 있다. 예를 들어, 도 2 및 도 3에 도시된 것처럼, 제2 절단 라인(S2)과 제1 절단 영역(WLC1) 사이에는 제1 내지 제6 채널 구조체(C1~C6)가 배치될 수 있고, 제2 절단 라인(S2)과 제2 절단 영역(WLC2) 사이에는 제7 및 제8 채널 구조체(C7, C8)가 배치될 수 있다.
제3 절단 라인(S3)은 예를 들어, 제2 방향(Y)으로 연장되어 제3 스트링 선택 라인(SSL3)을 절단할 수 있다. 이에 따라, 제3 스트링 선택 라인(SSL3)의 일부는 제3 절단 라인(S3)의 일측에 배치될 수 있고, 제3 스트링 선택 라인(SSL3)의 다른 일부는 제3 절단 라인(S3)의 타측에 배치될 수 있다. 제3 절단 라인(S3)의 일측의 제3 스트링 선택 라인(SSL3)은 도 1의 제5 서브 스트링 선택 라인(SSL3_1)에 대응될 수 있고, 제3 절단 라인(S3)의 타측의 제3 스트링 선택 라인(SSL3)은 도 1의 제6 서브 스트링 선택 라인(SSL3_2)에 대응될 수 있다.
제3 절단 라인(S3)은, 제1 절단 영역(WLC1) 및 제2 절단 영역(WLC2)에 의해 분리된 제3 스트링 선택 라인(SSL3)을 다시 분리할 수 있다. 제3 절단 라인(S3)은 제1 절단 영역(WLC1)으로부터 제5 거리(L3a)로 이격되며, 제2 절단 영역(WLC2)으로부터 제6 거리(L3b)로 이격될 수 있다.
몇몇 실시예에서, 제5 거리(L3a)와 제6 거리(L3b)의 제3 차이는, 제1 거리(L1a)와 제2 거리(L1b)의 제1 차이보다 작을 수 있다. 또한, 몇몇 실시예에서, 제5 거리(L3a)와 제6 거리(L3b)의 제3 차이는, 제3 거리(L2a)와 제4 거리(L2b)의 제2 차이보다 작을 수 있다. 예를 들어, 평면적 관점에서, 제3 절단 라인(S3)은 제1 절단 라인(S1)과 제2 절단 라인(S2) 사이에 개재될 수 있다.
몇몇 실시예에서, 제5 거리(L3a) 및 제6 거리(L3b)는 서로 동일할 수 있다. 즉, 제5 거리(L3a)와 제6 거리(L3b)의 제3 차이는 0일 수 있다.
제1 절단 영역(WLC1), 제2 절단 영역(WLC2) 및 제3 절단 라인(S3)은 제2 방향(Y)을 따라 나란히 연장될 수 있다. 이에 따라, 평면적 관점에서, 제3 절단 라인(S3)의 일측의 제3 스트링 선택 라인(SSL3, 또는 도 1의 SSL3_1)의 제5 면적은 제3 절단 라인(S3)의 타측의 제3 스트링 선택 라인(SSL3, 또는 도 1의 SSL3_2)의 제6 면적과 동일할 수 있다.
몇몇 실시예에서, 제5 거리(L3a) 및 제6 거리(L3b)는, 제1 거리(L1a) 및 제2 거리(L1b) 중 작은 제1 거리(L1a)보다 클 수 있다. 이에 따라, 평면적 관점에서, 제3 절단 라인(S3)의 일측의 제3 스트링 선택 라인(SSL3, 또는 도 1의 SSL3_1)의 제5 면적 및 제3 절단 라인(S3)의 타측의 제3 스트링 선택 라인(SSL3, 또는 도 1의 SSL3_2)의 제6 면적은, 각각 제1 절단 라인(S1)의 일측의 제1 스트링 선택 라인(SSL1, 또는 도 1의 SSL1_1)의 제1 면적보다 클 수 있다.
몇몇 실시예에서, 제5 거리(L3a) 및 제6 거리(L3b)는, 제3 거리(L2a) 및 제4 거리(L2b) 중 작은 제4 거리(L2b)보다 클 수 있다. 이에 따라, 평면적 관점에서, 제3 절단 라인(S3)의 일측의 제3 스트링 선택 라인(SSL3, 또는 도 1의 SSL3_1)의 제5 면적 및 제3 절단 라인(S3)의 타측의 제3 스트링 선택 라인(SSL3, 또는 도 1의 SSL3_2)의 제6 면적은, 각각 제2 절단 라인(S2)의 타측의 제2 스트링 선택 라인(SSL2, 또는 도 1의 SSL2_2)의 제4 면적보다 클 수 있다.
몇몇 실시예에서, 제3 절단 라인(S3)은 제1 스트링 선택 라인(SSL1) 및 제2 스트링 선택 라인(SSL2)을 절단하지 않을 수 있다. 예를 들어, 도 3에 도시된 것처럼, 제3 절단 라인(S3)의 하면은 제2 스트링 선택 라인(SSL2)의 상면보다 높거나 같게 형성될 수 있다.
몇몇 실시예에서, 제3 절단 라인(S3)과 제1 절단 영역(WLC1) 사이 및 제3 절단 라인(S3)과 제2 절단 영역(WLC2) 사이에는 복수의 채널 구조체들이 배치될 수 있다. 예를 들어, 도 2 및 도 3에 도시된 것처럼, 제3 절단 라인(S3)과 제1 절단 영역(WLC1) 사이에는 제1 내지 제4 채널 구조체(C1~C4)가 배치될 수 있고, 제3 절단 라인(S3)과 제2 절단 영역(WLC2) 사이에는 제5 내지 제8 채널 구조체(C5~C8)가 배치될 수 있다.
몇몇 실시예에서, 제1 내지 제3 절단 라인(S1~S3)은 평면적 관점에서 서로 중첩되지 않을 수 있다. 예를 들어, 제3 절단 라인(S3)은 제1 절단 라인(S1)으로부터 제1 방향(X)으로 이격될 수 있고, 제2 절단 라인(S2)은 제3 절단 라인(S3)으로부터 제1 방향(X)으로 이격될 수 있다.
몇몇 실시예에 따른 비휘발성 메모리 장치에서, 어느 스트링 선택 라인도 복수의 절단 라인에 의해 절단되지 않을 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1)은 하나의 절단 라인(제1 절단 라인(S1))에 의해서만 절단될 수 있고, 제2 스트링 선택 라인(SSL2)은 하나의 절단 라인(제2 절단 라인(S2))에 의해서만 절단될 수 있고, 제3 스트링 선택 라인(SSL3)은 하나의 절단 라인(제3 절단 라인(S3))에 의해서만 절단될 수 있다.
제1 내지 제3 절단 라인(S1~S3)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 절단 라인(S1~S3)은 각각 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 비트 라인(BL1, BL2)들은 복수의 채널 구조체(C1~C8)들과 접속될 수 있다. 예를 들어, 각각의 비트 라인(BL1, BL2)은 비트 라인 콘택(170)을 통해 각각의 채널 구조체(C1~C8)와 접속될 수 있다. 비트 라인 콘택(170)은 예를 들어, 몰드 구조체(MS) 상의 제2 층간 절연막(160)을 관통하여 각각의 채널 구조체(C1~C6)와 각각의 비트 라인(BL1, BL2)을 전기적으로 연결할 수 있다.
몇몇 실시예에서, 각각의 비트 라인(BL1, BL2)은 제1 내지 제3 절단 라인(S1~S3)과 교차할 수 있다. 예를 들어, 각각의 비트 라인(BL1, BL2)은 제1 방향(X)으로 연장될 수 있다.
몇몇 실시예에서, 각각의 비트 라인(BL1, BL2)은 일렬로 배열되는 복수의 채널 구조체들과 접속될 수 있다. 예를 들어, 제1 비트 라인(BL1)은 제1, 제3, 제5 및 제7 채널 구조체(C1, C3, C5, C7)와 접속될 수 있고, 제2 비트 라인(BL2)은 제2, 제4, 제6 및 제8 채널 구조체(C2, C4, C6, C8)와 접속될 수 있다.
이하에서, 도 5a 내지 도 5e를 참조하여, 몇몇 실시예에 따른 제1 내지 제3 절단 라인(S1~S3)의 다양한 형상을 설명한다. 도 5a 내지 도 5e는 제1 절단 라인(S1)만을 도시하고 있으나, 제2 절단 라인(S2) 및 제3 절단 라인(S3) 또한 유사한 형상을 가질 수 있음은 물론이다.
도 5a를 참조하면, 몇몇 실시예에서, 제1 절단 라인(S1)의 하면은 제1 스트링 선택 라인(SSL1)의 하면보다 낮게 형성될 수 있다. 예를 들어, 제1 절단 라인(S1)은 제1 스트링 선택 라인(SSL1) 아래에 배치되는 절연 패턴(110)을 관통할 수 있다. 이에 따라, 몇몇 실시예에서, 제1 절단 라인(S1)의 하면은 제1 스트링 선택 라인(SSL1) 아래에 배치되는 게이트 전극(예를 들어, 워드 라인(WLn))의 상면과 접촉할 수 있다.
도 5b를 참조하면, 몇몇 실시예에서, 제1 절단 라인(S1)은 테이퍼진(tapered) 형태를 가질 수 있다. 예를 들어, 제1 절단 라인(S1)의 폭은, 제1 스트링 선택 라인(SSL1) 아래에 배치되는 워드 라인(WLn)으로부터 멀어짐에 따라 증가할 수 있다. 이는, 제1 절단 라인(S1)을 형성하기 위한 식각 공정에 특성에 기인할 수 있으나, 이에 제한되는 것은 아니다.
도 5c를 참조하면, 몇몇 실시예에서, 제1 절단 라인(S1)의 하면은 제1 스트링 선택 라인(SSL1) 아래에 배치되는 절연 패턴(110)의 하면보다 높게 형성될 수 있다. 예를 들어, 제1 절단 라인(S1)의 하부는 제1 스트링 선택 라인(SSL1) 아래에 배치되는 절연 패턴(110) 내에 매립될 수 있다. 이에 따라, 몇몇 실시예에서, 제1 절단 라인(S1)의 하면은 제1 스트링 선택 라인(SSL1) 아래에 배치되는 게이트 전극(예를 들어, 워드 라인(WLn))의 상면과 접촉하지 않을 수 있다.
도 5d를 참조하면, 몇몇 실시예에서, 제1 절단 라인(S1)의 하면은 제1 스트링 선택 라인(SSL1)의 하면과 동일 평면 상에 배치될 수 있다. 예를 들어, 제1 절단 라인(S1)의 하면은 제1 스트링 선택 라인(SSL1) 아래에 배치되는 절연 패턴(110)의 상면과 접촉할 수 있다.
도 5e를 참조하면, 몇몇 실시예에서, 제1 절단 라인(S1)의 상면은 제1 스트링 선택 라인(SSL1)의 상면보다 높게 형성될 수 있다. 예를 들어, 제1 절단 라인(S1)은 제1 스트링 선택 라인(SSL1) 상에 배치되는 절연 패턴(110)을 관통할 수 있다. 이에 따라, 몇몇 실시예에서, 제1 절단 라인(S1)의 상면은 제1 스트링 선택 라인(SSL1) 상에 배치되는 게이트 전극(예를 들어, 제2 스트링 선택 라인(SSL2))의 하면과 접촉할 수 있다.
몇몇 실시예에 따른 비휘발성 메모리 장치는, 복수의 스트링 선택 라인(SSL1~SSL3)들 및 이들을 절단하는 복수의 절단 라인(S1~S3)들을 이용하여, 추가의 비트 라인 없이도 집적도를 향상시킬 수 있다. 그러나, 평면적 관점에서 스트링 선택 라인이 절단됨에 따라, 스트링 선택 라인의 단위 두께 당 전기 저항이 증가하는 문제가 있다. 특히, 채널 구조체가 테이퍼진 형상을 가짐에 따라, 상부에 배치되는 스트링 선택 라인(또는 서브 스트링 선택 라인)일수록 단위 두께 당 전기 저항이 증가하는 문제가 있다.
예를 들어, 도 6에 도시된 것처럼, 제1 채널 구조체(C1)는 제1 내지 제3 스트링 선택 라인(SSL1~SSL3)을 관통할 수 있다. 이 때, 제1 채널 구조체(C1)의 폭은 아래로 갈수록 좁아질 수 있다.
즉, 제1 스트링 선택 라인(SSL1)과 교차하는 제1 채널 구조체(C1)의 직경(DI1)은, 제2 스트링 선택 라인(SSL2)과 교차하는 제1 채널 구조체(C1)의 직경(DI2)보다 작을 수 있다. 또한, 제2 스트링 선택 라인(SSL2)과 교차하는 제1 채널 구조체(C1)의 직경(DI2)은, 제3 스트링 선택 라인(SSL3)과 교차하는 제1 채널 구조체(C1)의 직경(DI3)보다 작을 수 있다.
이에 따라, 평면적 관점에서, 스트링 선택 라인의 면적은 위로 갈수록 작아질 수 있다. 예를 들어, 도 6에서, 제2 스트링 선택 라인(SSL2)의 상면(US2)의 면적은 제1 스트링 선택 라인(SSL1)의 상면(US1)의 면적보다 작을 수 있다. 또한, 도 6에서, 제3 스트링 선택 라인(SSL3)의 상면(US3)의 면적은 제2 스트링 선택 라인(SSL2)의 상면(US2)의 면적보다 작을 수 있다. 즉, 상부에 배치되는 스트링 선택 라인(또는 서브 스트링 선택 라인)일수록 단위 두께 당 전기 저항이 증가할 수 있다.
그러나, 몇몇 실시예에 따른 비휘발성 메모리 장치는, 스트링 선택 라인들이 절단 라인들에 의해 절단되는 경우에도, 상부에 배치되는 스트링 선택 라인(또는 서브 스트링 선택 라인)의 면적을 크게 유지함으로써, 비휘발성 메모리 장치의 동작 성능 및 신뢰성을 향상시킬 수 있다.
예를 들어, 상술한 것처럼, 상부에 배치되는 제3 스트링 선택 라인(SSL3)은 제3 절단 라인(S3)에 의해 절단될 수 있다. 이 때, 제5 거리(L3a)와 제6 거리(L3b)의 제3 차이는, 제1 거리(L1a)와 제2 거리(L1b)의 제1 차이 및 제3 거리(L2a)와 제4 거리(L2b)의 제2 차이보다 작을 수 있다. 이에 따라, 제3 절단 라인(S3)의 양측에 배치되는 제3 스트링 선택 라인(SSL3)의 면적은 모두 넓게 유지될 수 있다. 예를 들어, 평면적 관점에서, 제3 절단 라인(S3)의 일측의 제3 스트링 선택 라인(SSL3, 또는 도 1의 SSL3_1)의 제1 면적 및 제3 절단 라인(S3)의 타측의 제3 스트링 선택 라인(SSL3, 또는 도 1의 SSL3_2)의 제2 면적은 모두 넓게 유지될 수 있다.
이에 따라, 상부에 배치되는 스트링 선택 라인(또는 서브 스트링 선택 라인)의 단위 두께 당 전기 저항이 개선되어, 동작 성능 및 신뢰성이 향상된 비휘발성 메모리 장치가 제공될 수 있다.
도 7은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 몰드 구조체(MS)는 더미 워드 라인(DM)을 더 포함한다.
더미 워드 라인(DM)은 예를 들어, 최상부의 워드 라인(WLn)과 제1 스트링 선택 라인(SSL1) 사이에 개재될 수 있다.
몇몇 실시예에서, 제1 절단 라인(S1)은 더미 워드 라인(DM)을 절단할 수 있고, 제2 절단 라인(S2)은 제1 스트링 선택 라인(SSL1)을 절단할 수 있고, 제3 절단 라인(S3)은 제2 스트링 선택 라인(SSL2)을 절단할 수 있다.
몇몇 실시예에서, 제5 거리(L3a)와 제6 거리(L3b)의 제3 차이는, 제1 거리(L1a)와 제2 거리(L1b)의 제1 차이보다 작을 수 있다. 또한, 몇몇 실시예에서, 제5 거리(L3a)와 제6 거리(L3b)의 제3 차이는, 제3 거리(L2a)와 제4 거리(L2b)의 제2 차이보다 작을 수 있다. 예를 들어, 평면적 관점에서, 제3 절단 라인(S3)은 제1 절단 라인(S1)과 제2 절단 라인(S2) 사이에 개재될 수 있다.
몇몇 실시예에서, 제2 스트링 선택 라인(SSL2)은 복수의 게이트 전극(GSL, WL1~WLn, DM, SSL1, SSL2)들 중 최상부에 배치되는 게이트 전극일 수 있다.
도 8은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다. 도 9 및 도 10은 도 8의 B-B를 따라서 절단한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8 및 도 9를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는 더미 채널 구조체(D1~D3)들을 더 포함한다.
더미 채널 구조체(D1~D3)들은 몰드 구조체(MS)를 관통하여 각각의 게이트 전극(GSL, WL1~WLn, SSL1~SSL3)과 교차할 수 있다. 몇몇 실시예에서, 더미 채널 구조체(D1~D3)들은 채널 구조체들(C1~C16)과 동일한 형상을 가질 수 있다. 예를 들어, 더미 채널 구조체(D1~D3)들은 제3 방향(Z)으로 연장되는 필러(pillar) 형상일 수 있다. 또한, 더미 채널 구조체(D1~D3)들은 반도체 패턴(130) 및 정보 저장막(132)을 포함할 수 있다.
몇몇 실시예에서, 더미 채널 구조체(D1~D3)들은 제1 내지 제3 절단 라인(S1~S3)을 가로지를 수 있다. 예를 들어, 더미 채널 구조체(D1~D3)들은, 제1 절단 라인(S1)을 가로지르는 제1 더미 채널 구조체(D1)와, 제3 절단 라인(SS3)을 가로지르는 제2 더미 채널 구조체(D2)와, 제2 절단 라인(S2)을 가로지르는 제3 더미 채널 구조체(D3)를 포함할 수 있다.
3개의 더미 채널 구조체(D1~D3)들이 각각 제1 내지 제3 절단 라인(S1~S3)을 가로지르는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 내지 더미 채널 구조체(D1~D3) 중 적어도 하나는 생략될 수도 있음은 물론이다.
몇몇 실시예에서, 복수의 채널 구조체(C1~C8)들은, 제1 절단 영역(WLC1)과 제2 절단 영역(WLC2) 사이에서 제1 방향(X)을 따라 차례로 배열되는 제1 내지 제16 채널 구조체(C1~C16)를 포함할 수 있다.
제1 내지 제16 채널 구조체(C1~C16) 및 제1 내지 제3 더미 채널 구조체(D1~D3)는 예를 들어, 제1 방향(X)을 따라 지그재그(zigzag) 형태로 배열되는 것으로 설명되나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 절단 라인(S1)과 제1 절단 영역(WLC1) 사이에는 제1 내지 제4 채널 구조체(C1~C4)가 배치될 수 있고, 제1 절단 라인(S1)과 제2 절단 영역(WLC2) 사이에는 제5 내지 제16 채널 구조체(C5~C16)가 배치될 수 있다.
몇몇 실시예에서, 제2 절단 라인(S2)과 제1 절단 영역(WLC1) 사이에는 제1 내지 제12 채널 구조체(C1~C12)가 배치될 수 있고, 제2 절단 라인(S2)과 제2 절단 영역(WLC2) 사이에는 제13 내지 제16 채널 구조체(C13~C16)가 배치될 수 있다.
몇몇 실시예에서, 제3 절단 라인(S3)과 제1 절단 영역(WLC1) 사이에는 제1 내지 제8 채널 구조체(C1~C8)가 배치될 수 있고, 제3 절단 라인(S3)과 제2 절단 영역(WLC2) 사이에는 제9 내지 제16 채널 구조체(C9~C16)가 배치될 수 있다.
제1 절단 영역(WLC1)과 제2 절단 영역(WLC2) 사이에 보다 많은 수의 채널 구조체(C1~C16)들이 배치됨에 따라, 보다 많은 수의 비트 라인들이 채널 구조체(C1~C16)들 상에 배치될 수 있다. 예를 들어, 도 8의 비트 라인(BL1~BL4)들은 도 2의 비트 라인(BL1, BL2)들보다 많을 수 있다.
몇몇 실시예에서, 각각의 비트 라인(BL1~BL4)은 일렬로 배열되는 복수의 채널 구조체들과 접속될 수 있다. 예를 들어, 제1 비트 라인(BL1)은 제1, 제6, 제9 및 제14 채널 구조체(C1, C6, C9, C14)와 접속될 수 있다. 제2 비트 라인(BL2)은 제3, 제8, 제11 및 제16 채널 구조체(C3, C8, C11, C16)와 접속될 수 있다. 제3 비트 라인(BL3)은 제2, 제5, 제10 및 제13 채널 구조체(C2, C5, C10, C13)와 접속될 수 있다. 제4 비트 라인(BL4)은 제4, 제7, 제12 및 제15 채널 구조체(C4, C7, C12, C15)와 접속될 수 있다.
몇몇 실시예에서, 더미 채널 구조체(D1~D3)들은 복수의 비트 라인(BL1~BL4)들과 접속되지 않을 수 있다. 예를 들어, 더미 채널 구조체(D1~D3)들 상에는 비트 라인 콘택(170)이 형성되지 않을 수 있다.
도 8 및 도 10을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제1 내지 제3 절단 라인(S1~S3)은 각각 복수의 스트링 선택 라인을 절단한다.
예를 들어, 제1 스트링 선택 라인(SSL1)은 제1 하부 스트링 선택 라인(SSL1a) 및 제1 상부 스트링 선택 라인(SSL1b)을 포함할 수 있다. 제1 하부 스트링 선택 라인(SSL1a) 및 제1 상부 스트링 선택 라인(SSL1b)은 최상부의 워드 라인(WLn) 상에 차례로 적층될 수 있다. 이 때, 제1 절단 라인(S1)은 제1 하부 스트링 선택 라인(SSL1a) 및 제1 상부 스트링 선택 라인(SSL1b)을 모두 절단할 수 있다.
또한, 예를 들어, 제2 스트링 선택 라인(SSL2)은 제2 하부 스트링 선택 라인(SSL2a) 및 제2 상부 스트링 선택 라인(SSL2b)을 포함할 수 있다. 제2 하부 스트링 선택 라인(SSL2a) 및 제2 상부 스트링 선택 라인(SSL2b)은 제1 스트링 선택 라인(SSL1) 상에 차례로 적층될 수 있다. 이 때, 제2 절단 라인(S2)은 제2 하부 스트링 선택 라인(SSL2a) 및 제2 상부 스트링 선택 라인(SSL2b)을 모두 절단할 수 있다.
또한, 예를 들어, 제3 스트링 선택 라인(SSL3)은 제3 하부 스트링 선택 라인(SSL3a) 및 제3 상부 스트링 선택 라인(SSL3b)을 포함할 수 있다. 제3 하부 스트링 선택 라인(SSL3a) 및 제3 상부 스트링 선택 라인(SSL3b)은 제2 스트링 선택 라인(SSL2) 상에 차례로 적층될 수 있다. 이 때, 제3 절단 라인(S3)은 제3 하부 스트링 선택 라인(SSL3a) 및 제3 상부 스트링 선택 라인(SSL3b)을 모두 절단할 수 있다.
제1 내지 제3 절단 라인(S1~S3)은 각각 2개의 스트링 선택 라인만을 절단하는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제1 내지 제3 절단 라인(S1~S3)은 각각 3개 이상의 스트링 선택 라인을 절단할 수도 있음은 물론이다.
또한, 제1 내지 제3 절단 라인(S1~S3)이 모두 2개의 스트링 선택 라인을 절단하는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 내지 제3 절단 라인(S1~S3) 중 적어도 하나는 1개의 스트링 선택 라인만을 절단할 수도 있다.
도 11은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제1 내지 제3 절단 라인(S1~S3)은 각각 평면적 관점에서 지그재그(zigzag) 형태를 갖는다.
예를 들어, 제1 절단 라인(S1)은 제4 채널 구조체(C4)와 제5 채널 구조체(C5) 사이를 구불구불하게 가로지를 수 있다. 또한, 예를 들어, 제2 절단 라인(S2)은 제12 채널 구조체(C12)와 제13 채널 구조체(C13) 사이를 구불구불하게 가로지를 수 있다. 또한, 예를 들어, 제3 절단 라인(S3)은 제8 채널 구조체(C8)와 제9 채널 구조체(C9) 사이를 구불구불하게 가로지를 수 있다.
몇몇 실시예에서, 제1 내지 제3 절단 라인(S1~S3)은 각각 평면적 관점에서 지그재그 형태로 제2 방향(Y)을 따라 연장될 수 있다.
제1 내지 제3 절단 라인(S1~S3)이 모두 지그재그 형태인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 내지 제3 절단 라인(S1~S3) 중 적어도 하나는 제2 방향(Y)을 따라 일직선 형태로 연장될 수도 있다.
본 실시예에서, 제1 절단 영역(WLC1)과 제2 절단 영역(WLC2) 사이에 더미 채널 구조체(예를 들어, 도 8의 D1, D2, D3)가 형성되지 않을 수 있으므로, 집적도가 보다 향상된 비휘발성 메모리 장치가 제공될 수 있다.
도 12는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다. 도 13 및 도 14는 도 12의 C-C를 따라서 절단한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 11을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12 및 도 13을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는 제4 스트링 선택 라인(SSL4) 및 제4 절단 라인(S4)을 더 포함한다.
제4 스트링 선택 라인(SSL4)은 제3 스트링 선택 라인(SSL3) 상에 형성될 수 있다. 몇몇 실시예에서, 제4 스트링 선택 라인(SSL4)은 복수의 게이트 전극(GSL, WL1~WLn, SSL1~SSL4)들 중 최상부에 배치되는 게이트 전극일 수 있다.
제4 절단 라인(S4)은 예를 들어, 제2 방향(Y)으로 연장되어 제4 스트링 선택 라인(SSL4)을 절단할 수 있다.
제4 절단 라인(S4)은, 제1 절단 영역(WLC1) 및 제2 절단 영역(WLC2)에 의해 분리된 제4 스트링 선택 라인(SSL4)을 다시 분리할 수 있다. 제4 절단 라인(S4)은 제1 절단 영역(WLC1)으로부터 제7 거리(L4a)로 이격되며, 제2 절단 영역(WLC2)으로부터 제8 거리(L4b)로 이격될 수 있다.
몇몇 실시예에서, 제5 거리(L3a) 및 제6 거리(L3b)는 서로 다를 수 있다. 즉, 제5 거리(L3a)와 제6 거리(L3b)의 제3 차이는 0이 아닐 수 있다. 예를 들어, 도 13에 도시된 것처럼, 제6 거리(L3b)는 제5 거리(L3a)보다 작을 수 있다.
몇몇 실시예에서, 제7 거리(L4a) 및 제8 거리(L4b)는 서로 다를 수 있다. 즉, 제7 거리(L4a)와 제8 거리(L4b)의 제4 차이는 0이 아닐 수 있다. 예를 들어, 도 13에 도시된 것처럼, 제8 거리(L4b)는 제7 거리(L4a)보다 클 수 있다.
몇몇 실시예에서, 제7 거리(L4a)와 제8 거리(L4b)의 제4 차이는, 제1 거리(L1a)와 제2 거리(L1b)의 제1 차이 및 제3 거리(L2a)와 제4 거리(L2b)의 제2 차이보다 작을 수 있다. 예를 들어, 평면적 관점에서, 제4 절단 라인(S4)은 제1 절단 라인(S1)과 제2 절단 라인(S2) 사이에 개재될 수 있다.
몇몇 실시예에서, 제7 거리(L4a)와 제8 거리(L4b)의 제4 차이는, 제5 거리(L3a)와 제6 거리(L3b)의 제3 차이와 동일할 수 있다. 예를 들어, 제7 거리(L4a)는 제6 거리(L3b)와 동일할 수 있고, 제8 거리(L4b)는 제5 거리(L3a)와 동일할 수 있다.
도 12 및 도 14를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제2 거리(L1b)는 제1 거리(L1a)보다 작고, 제4 거리(L2b)는 제3 거리(L2a)보다 크다.
예를 들어, 평면적 관점에서, 도 14의 제1 절단 라인(S1) 및 제2 절단 라인(S2)의 위치는, 도 13의 제1 절단 라인(S1) 및 제2 절단 라인(S2)의 위치가 서로 바뀐 형태일 수 있다.
그러나, 이러한 경우에도, 제7 거리(L4a)와 제8 거리(L4b)의 제4 차이는, 제1 거리(L1a)와 제2 거리(L1b)의 제1 차이 및 제5 거리(L3a)와 제6 거리(L3b)의 제3 차이보다 작을 수 있다. 예를 들어, 평면적 관점에서, 제4 절단 라인(S4)은 제1 절단 라인(S1)과 제2 절단 라인(S2) 사이에 개재될 수 있다.
도 15는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다. 도 16 및 도 17은 도 15의 D-D를 따라서 절단한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 14를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15 및 도 16을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는 제5 스트링 선택 라인(SSL5) 및 제5 절단 라인(S5)을 더 포함한다.
제5 스트링 선택 라인(SSL5)은 제4 스트링 선택 라인(SSL4) 상에 형성될 수 있다. 몇몇 실시예에서, 제5 스트링 선택 라인(SSL5)은 복수의 게이트 전극(GSL, WL1~WLn, SSL1~SSL5)들 중 최상부에 배치되는 게이트 전극일 수 있다.
제5 절단 라인(S5)은 예를 들어, 제2 방향(Y)으로 연장되어 제5 스트링 선택 라인(SSL5)을 절단할 수 있다.
제5 절단 라인(S5)은, 제1 절단 영역(WLC1) 및 제2 절단 영역(WLC2)에 의해 분리된 제5 스트링 선택 라인(SSL5)을 다시 분리할 수 있다. 제5 절단 라인(S5)은 제1 절단 영역(WLC1)으로부터 제9 거리(L5a)로 이격되며, 제2 절단 영역(WLC2)으로부터 제10 거리(L5b)로 이격될 수 있다.
몇몇 실시예에서, 제9 거리(L5a)와 제10 거리(L5b)의 제5 차이는, 제1 거리(L1a)와 제2 거리(L1b)의 제1 차이 및 제3 거리(L2a)와 제4 거리(L2b)의 제2 차이보다 작을 수 있다. 또한, 몇몇 실시예에서, 제9 거리(L5a)와 제10 거리(L5b)의 제5 차이는, 제5 거리(L3a)와 제6 거리(L3b)의 제3 차이 및 제7 거리(L4a)와 제8 거리(L4b)의 제4 차이보다 작을 수 있다.
몇몇 실시예에서, 제9 거리(L5a)와 제10 거리(L5b)는 서로 동일할 수 있다. 즉, 제9 거리(L5a)와 제10 거리(L5b)의 제5 차이는 0일 수 있다.
도 15 및 도 17을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제6 거리(L3b)는 제5 거리(L3a)보다 작고, 제8 거리(L4b)는 제7 거리(L4a)보다 크다.
예를 들어, 평면적 관점에서, 도 17의 제3 절단 라인(S3) 및 제4 절단 라인(S4)의 위치는, 도 16의 제3 절단 라인(S3) 및 제4 절단 라인(S4)의 위치가 서로 바뀐 형태일 수 있다.
그러나, 이러한 경우에도, 제9 거리(L5a)와 제10 거리(L5b)의 제5 차이는, 제5 거리(L3a)와 제6 거리(L3b)의 제3 차이 및 제7 거리(L4a)와 제8 거리(L4b)의 제4 차이보다 작을 수 있다.
이하에서, 도 2, 도 3, 도 18 내지 도 26을 참조하여, 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명한다.
도 18 내지 도 26은 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 17을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 18 내지 도 26은 도 2의 A-A를 따라서 절단한 단면도들이다.
도 18을 참조하면, 기판(100) 상에 복수의 제1 희생 패턴(115)들, 복수의 절연 패턴(110)들 및 제2 희생 패턴(210)을 형성한다.
각각의 제1 희생 패턴(115)은 각각의 절연 패턴(110)과 교대로 적층될 수 있다.
제2 희생 패턴(210)은 복수의 제1 희생 패턴(115)들 및 복수의 절연 패턴(110)들 상에 적층될 수 있다. 예를 들어, 제2 희생 패턴(210)은 최상부의 제1 희생 패턴(115) 상에 형성될 수 있다. 또한, 제2 희생 패턴(210)은 절연 패턴(110)에 의해 최상부의 제1 희생 패턴(115)과 이격될 수 있다.
도 19를 참조하면, 제2 희생 패턴(210)을 절단한다.
예를 들어, 제2 희생 패턴(210) 내에, 제2 희생 패턴(210)을 절단하는 트렌치(210T)가 형성될 수 있다. 트렌치(210T)는 예를 들어, 제2 희생 패턴(210)의 일부를 식각함으로써 형성될 수 있다.
몇몇 실시예에서, 트렌치(210T)는 제2 방향(Y)으로 연장될 수 있다. 몇몇 실시예에서, 트렌치(210T)의 바닥면은 제2 희생 패턴(210)의 바닥면보다 낮을 수 있다. 예를 들어, 트렌치(210T)는 제2 희생 패턴(210) 아래에 배치되는 절연 패턴(110)을 관통하여 제1 희생 패턴(115)의 상면을 노출시킬 수도 있다.
도 20을 참조하면, 제2 희생 패턴(210)을 절단하는 제1 절단 라인(S1)을 형성한다.
예를 들어, 제2 희생 패턴(210) 상에, 트렌치(210T)를 채우는 절연 물질을 형성하고, 이어서 평탄화 공정을 수행할 수 있다. 이에 따라, 트렌치(210T)를 채우는 제1 절단 라인(S1)이 형성될 수 있다. 상기 절연 물질은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 21을 참조하면, 제2 희생 패턴(210) 및 제1 절단 라인(S1) 상에, 제3 희생 패턴(220), 제2 절단 라인(S2), 제4 희생 패턴(230) 및 제3 절단 라인(S3)을 형성한다.
제3 희생 패턴(220), 제2 절단 라인(S2), 제4 희생 패턴(230) 및 제3 절단 라인(S3)을 형성하는 것은, 제2 희생 패턴(210) 및 제1 절단 라인(S1)을 형성하는 것과 유사하므로 이하에서 자세한 설명은 생략한다.
도 22를 참조하면, 제1 내지 제4 희생 패턴(115, 210, 220, 230) 및 복수의 절연 패턴(110)들을 관통하여 기판(100)과 접속되는 복수의 채널 구조체(C1~C8)들을 형성한다.
예를 들어, 제1 내지 제4 희생 패턴(115, 210, 220, 230) 및 복수의 절연 패턴(110)들을 관통하여 기판(100)을 노출시키는 관통홀이 형성될 수 있다. 이어서, 상기 관통홀 내에 차례로 적층되는 정보 저장막(132) 및 반도체 패턴(130)이 형성될 수 있다.
몇몇 실시예에서, 반도체 패턴(130) 상에 충진 절연 패턴(134)을 더 형성할 수 있다. 몇몇 실시예에서, 반도체 패턴(130) 상에 채널 패드(136)를 더 형성할 수 있다.
도 23을 참조하면, 제1 내지 제4 희생 패턴(115, 210, 220, 230) 및 복수의 절연 패턴(110)들 내에 제1 절단 영역(WLC1) 및 제2 절단 영역(WLC2)을 형성한다.
제1 절단 영역(WLC1) 및 제2 절단 영역(WLC2)은 제1 내지 제4 희생 패턴(115, 210, 220, 230) 및 복수의 절연 패턴(110)들을 절단하도록 형성될 수 있다.
몇몇 실시예에서, 제1 절단 영역(WLC1) 및 제2 절단 영역(WLC2)은 각각 제2 방향(Y)을 따라 나란히 연장되도록 형성될 수 있다.
몇몇 실시예에서, 제1 절단 영역(WLC1) 및 제2 절단 영역(WLC2)에 의해 노출되는 기판(100) 내에 불순물 영역(105)이 형성될 수 있다.
도 24를 참조하면, 제1 절단 영역(WLC1) 및 제2 절단 영역(WLC2)에 의해 노출되는 제1 내지 제4 희생 패턴(115, 210, 220, 230)을 제거한다.
제1 내지 제4 희생 패턴(115, 210, 220, 230)을 제거하는 것은, 예를 들어, 이방성 식각 공정에 의해 수행될 수 있으나, 이에 제한되는 것은 아니다.
도 25를 참조하면, 기판(100) 상에 복수의 게이트 전극(GSL, WL1~WLn, SSL1~SSL3)들을 형성한다.
복수의 게이트 전극(GSL, WL1~WLn, SSL1~SSL3)들은, 제1 내지 제4 희생 패턴(115, 210, 220, 230)이 제거된 영역 내에 형성될 수 있다. 즉, 제1 내지 제4 희생 패턴(115, 210, 220, 230)은 복수의 게이트 전극(GSL, WL1~WLn, SSL1~SSL3)들로 대체될 수 있다.
이에 따라, 제1 절단 라인(S1)은 제1 스트링 선택 라인(SSL1)을 절단할 수 있고, 제2 절단 라인(S2)은 제2 스트링 선택 라인(SSL2)을 절단할 수 있고, 제3 절단 라인(S3)은 제3 스트링 선택 라인(SSL3)을 절단할 수 있다.
도 26을 참조하면, 제1 절단 영역(WLC1) 및 제2 절단 영역(WLC2) 내에 절단 구조체(150)를 형성한다.
몇몇 실시예에서, 절단 구조체(150)는 플러그 패턴(152) 및 스페이서(154)를 포함할 수 있다.
이어서, 도 3을 참조하면, 몰드 구조체(MS) 상에 복수의 비트 라인(BL1, BL2)들을 형성한다.
복수의 비트 라인(BL1, BL2)들은 복수의 채널 구조체(C1~C8)들과 접속되도록 형성될 수 있다. 예를 들어, 몰드 구조체(MS) 상에 제2 층간 절연막(160)이 형성될 수 있다. 이어서, 제2 층간 절연막(160)을 관통하여 각각의 채널 구조체(CS1~CS6)와 각각의 비트 라인(BL1, BL2)을 전기적으로 연결하는 비트 라인 콘택(170)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 불순물 영역
130: 반도체 패턴 132: 정보 저장막
150: 절단 구조체 170: 비트 라인 콘택
CS1~CS8: 채널 구조체 GSL: 그라운드 선택 라인
MS: 몰드 구조체 S1, S2, S3: 절단 라인
SSL1, SSL2, SSL3: 스트링 선택 라인
WL1~WLn: 워드 라인 WLC1, WLC2: 절단 영역
130: 반도체 패턴 132: 정보 저장막
150: 절단 구조체 170: 비트 라인 콘택
CS1~CS8: 채널 구조체 GSL: 그라운드 선택 라인
MS: 몰드 구조체 S1, S2, S3: 절단 라인
SSL1, SSL2, SSL3: 스트링 선택 라인
WL1~WLn: 워드 라인 WLC1, WLC2: 절단 영역
Claims (20)
- 기판 상에 복수의 게이트 전극을 포함하는 몰드 구조체로, 복수의 상기 게이트 전극은 상기 기판 상에 차례로 적층되는 제1 내지 제3 스트링 선택 라인을 포함하는 몰드 구조체;
상기 몰드 구조체를 관통하여, 각각의 상기 게이트 전극과 교차하는 채널 구조체;
각각의 상기 게이트 전극을 절단하는 제1 절단 영역;
상기 제1 절단 영역으로부터 이격되어, 각각의 상기 게이트 전극을 절단하는 제2 절단 영역;
상기 제1 절단 영역과 상기 제2 절단 영역 사이에, 상기 제1 스트링 선택 라인을 절단하는 제1 절단 라인;
상기 제1 절단 영역과 상기 제2 절단 영역 사이에, 상기 제2 스트링 선택 라인을 절단하는 제2 절단 라인; 및
상기 제1 절단 영역과 상기 제2 절단 영역 사이에, 상기 제3 스트링 선택 라인을 절단하는 제3 절단 라인을 포함하고,
상기 제1 절단 라인은, 상기 제1 절단 영역으로부터 제1 거리로 이격되며, 상기 제2 절단 영역으로부터 제2 거리로 이격되고,
상기 제2 절단 라인은, 상기 제1 절단 영역으로부터 제3 거리로 이격되며, 상기 제2 절단 영역으로부터 제4 거리로 이격되고,
상기 제3 절단 라인은, 상기 제1 절단 영역으로부터 제5 거리로 이격되며, 상기 제2 절단 영역으로부터 제6 거리로 이격되고,
상기 제1 거리와 상기 제2 거리의 제1 차이 및 상기 제3 거리와 상기 제4 거리의 제2 차이는, 상기 제5 거리와 상기 제6 거리의 제3 차이보다 큰 비휘발성 메모리 장치. - 제 1항에 있어서,
상기 제3 스트링 선택 라인은, 복수의 상기 게이트 전극 중 최상부의 게이트 전극인 비휘발성 메모리 장치. - 제 1항에 있어서,
복수의 상기 게이트 전극은, 상기 제1 스트링 선택 라인 아래에 적층되는 제4 스트링 선택 라인을 더 포함하고,
상기 제4 스트링 선택 라인을 절단하는 제4 절단 라인을 더 포함하는 비휘발성 메모리 장치. - 제 3항에 있어서,
상기 제4 절단 라인은, 상기 제1 절단 영역으로부터 제7 거리로 이격되며, 상기 제2 절단 영역으로부터 제8 거리로 이격되고,
상기 제7 거리와 상기 제8 거리의 제4 차이는, 상기 제1 차이 및 상기 제2 차이보다 큰 비휘발성 메모리 장치. - 제 1항에 있어서,
평면적 관점에서, 상기 제3 절단 라인은 상기 제1 절단 라인과 상기 제2 절단 라인 사이에 개재되는 비휘발성 메모리 장치. - 제 1항에 있어서,
상기 채널 구조체의 폭은 상기 기판으로부터 멀어짐에 따라 증가하는 비휘발성 메모리 장치. - 제 1항에 있어서,
상기 제1 절단 라인은 상기 제2 스트링 선택 라인을 비절단하고,
상기 제2 절단 라인은 상기 제1 스트링 선택 라인을 비절단하는 비휘발성 메모리 장치. - 제 1항에 있어서,
평면적 관점에서, 상기 제1 절단 라인의 일측에 배치되는 상기 제1 스트링 선택 라인의 제1 면적은, 상기 제1 절단 라인의 타측에 배치되는 상기 제1 스트링 선택 라인의 제2 면적보다 작고,
평면적 관점에서, 상기 제2 절단 라인의 일측에 배치되는 상기 제2 스트링 선택 라인의 제3 면적은, 상기 제2 절단 라인의 타측에 배치되는 상기 제2 스트링 선택 라인의 제4 면적보다 큰 비휘발성 메모리 장치. - 기판 상에 복수의 게이트 전극을 포함하는 몰드 구조체로, 복수의 상기 게이트 전극은 상기 기판 상에 차례로 적층되는 제1 내지 제3 스트링 선택 라인을 포함하는 몰드 구조체;
상기 몰드 구조체를 관통하여, 각각의 상기 게이트 전극과 교차하는 채널 구조체;
각각의 상기 게이트 전극을 절단하는 제1 절단 영역;
상기 제1 절단 영역으로부터 이격되어, 각각의 상기 게이트 전극을 절단하는 제2 절단 영역;
상기 제1 절단 영역과 상기 제2 절단 영역 사이에, 상기 제1 스트링 선택 라인을 절단하는 제1 절단 라인;
상기 제1 절단 영역과 상기 제2 절단 영역 사이에, 상기 제2 스트링 선택 라인을 절단하는 제2 절단 라인; 및
상기 제1 절단 영역과 상기 제2 절단 영역 사이에, 상기 제3 스트링 선택 라인을 절단하는 제3 절단 라인을 포함하고,
상기 제1 절단 라인은, 상기 제1 절단 영역으로부터 제1 거리로 이격되며, 상기 제2 절단 영역으로부터 상기 제1 거리보다 큰 제2 거리로 이격되고,
상기 제2 절단 라인은, 상기 제1 절단 영역으로부터 제3 거리로 이격되며, 상기 제2 절단 영역으로부터 상기 제3 거리보다 작은 제4 거리로 이격되고,
상기 제3 절단 라인은, 상기 제1 절단 영역으로부터 상기 제1 거리 및 상기 제4 거리보다 큰 제5 거리로 이격되며, 상기 제2 절단 영역으로부터 상기 제1 거리 및 상기 제4 거리보다 큰 제6 거리로 이격되는 비휘발성 메모리 장치. - 제 9항에 있어서,
상기 제1 거리와 상기 제2 거리의 제1 차이 및 상기 제3 거리와 상기 제4 거리의 제2 차이는, 상기 제5 거리와 상기 제6 거리의 제3 차이보다 큰 비휘발성 메모리 장치. - 제 9항에 있어서,
복수의 상기 게이트 전극은, 상기 제3 스트링 선택 라인 상에 적층되는 제4 스트링 선택 라인을 더 포함하고,
상기 제4 스트링 선택 라인을 절단하는 제4 절단 라인을 더 포함하는 비휘발성 메모리 장치. - 제 11항에 있어서,
상기 제4 절단 라인은, 상기 제1 절단 영역으로부터 상기 제1 거리 및 상기 제4 거리보다 큰 제7 거리로 이격되며, 상기 제2 절단 영역으로부터 상기 제1 거리 및 상기 제4 거리보다 큰 제8 거리로 이격되고,
상기 제7 거리는 상기 제5 거리와 다르고, 상기 제8 거리는 상기 제6 거리와 다른 비휘발성 메모리 장치. - 제 9항에 있어서,
상기 채널 구조체로부터 이격되고, 상기 몰드 구조체를 관통하여, 각각의 상기 게이트 전극과 교차하는 더미 채널 구조체를 더 포함하고,
상기 더미 채널 구조체는 상기 제3 스트링 선택 라인을 가로지르는 비휘발성 메모리 장치. - 제 9항에 있어서,
평면적 관점에서, 상기 제1 내지 제3 절단 라인은 서로 비중첩되는 비휘발성 메모리 장치. - 제 9항에 있어서,
평면적 관점에서, 상기 제1 내지 제3 절단 라인은 각각 지그재그(zigzag) 형태를 갖는 비휘발성 메모리 장치. - 기판 상에 복수의 게이트 전극을 포함하는 몰드 구조체로, 복수의 상기 게이트 전극은 상기 기판 상에 차례로 적층되는 제1 내지 제3 스트링 선택 라인을 포함하는 몰드 구조체;
상기 몰드 구조체를 관통하여, 각각의 상기 게이트 전극과 교차하는 채널 구조체;
상기 기판의 상면과 평행한 제1 방향으로 연장되어, 상기 제1 스트링 선택 라인을 절단하는 제1 절단 라인;
상기 제1 방향으로 연장되어, 상기 제2 스트링 선택 라인을 절단하는 제2 절단 라인; 및
상기 제1 방향으로 연장되어, 상기 제3 스트링 선택 라인을 절단하는 제3 절단 라인을 포함하고,
평면적 관점에서, 상기 제1 절단 라인의 일측에 배치되는 상기 제1 스트링 선택 라인의 제1 면적은, 상기 제1 절단 라인의 타측에 배치되는 상기 제1 스트링 선택 라인의 제2 면적보다 작고,
평면적 관점에서, 상기 제2 절단 라인의 일측에 배치되는 상기 제2 스트링 선택 라인의 제3 면적은, 상기 제2 절단 라인의 타측에 배치되는 상기 제2 스트링 선택 라인의 제4 면적보다 크고,
평면적 관점에서, 상기 제3 절단 라인의 일측에 배치되는 상기 제3 스트링 선택 라인의 제5 면적 및 상기 제3 절단 라인의 타측에 배치되는 상기 제3 스트링 선택 라인의 제6 면적은, 상기 제1 면적 및 상기 제4 면적보다 큰 비휘발성 메모리 장치. - 기판 상에 적층되는 복수의 워드 라인 및 복수의 상기 워드 라인 상에 차례로 적층되는 제1 내지 제3 스트링 선택 라인을 포함하는 몰드 구조체;
상기 몰드 구조체를 관통하여, 상기 기판과 접속되는 복수의 채널 구조체;
상기 기판의 상면과 평행한 제1 방향으로 연장되어, 상기 몰드 구조체를 절단하는 제1 절단 영역;
상기 제1 절단 영역으로부터 상기 제1 방향과 교차하는 제2 방향으로 이격되고, 상기 제1 방향으로 연장되어 상기 몰드 구조체를 절단하는 제2 절단 영역;
상기 제1 절단 영역과 상기 제2 절단 영역 사이에, 상기 제1 방향으로 연장되어 상기 제1 스트링 선택 라인을 절단하는 제1 절단 라인;
상기 제1 절단 영역과 상기 제2 절단 영역 사이에, 상기 제1 방향으로 연장되어 상기 제2 스트링 선택 라인을 절단하는 제2 절단 라인; 및
상기 제1 절단 라인과 상기 제2 절단 라인 사이에, 상기 제1 방향으로 연장되어 상기 제3 스트링 선택 라인을 절단하는 제3 절단 라인을 포함하고,
상기 제1 절단 라인은, 상기 제1 절단 영역으로부터 제1 거리로 이격되며, 상기 제2 절단 영역으로부터 상기 제1 거리보다 큰 제2 거리로 이격되고,
상기 제2 절단 라인은, 상기 제1 절단 영역으로부터 제3 거리로 이격되며, 상기 제2 절단 영역으로부터 상기 제3 거리보다 작은 제4 거리로 이격되는 비휘발성 메모리 장치. - 제 17항에 있어서,
상기 몰드 구조체 상에, 상기 채널 구조체와 전기적으로 접속되는 비트 라인을 더 포함하고,
상기 비트 라인은 상기 제2 방향으로 연장되는 비휘발성 메모리 장치. - 제 17항에 있어서,
각각의 상기 채널 구조체는, 상기 몰드 구조체를 관통하여 상기 기판과 접속되는 반도체 패턴과, 상기 반도체 패턴과 각각의 상기 워드 라인 사이에 개재되는 정보 저장막을 포함하는 비휘발성 메모리 장치. - 기판 상에, 교대로 적층되는 제1 희생 패턴 및 절연 패턴을 형성하고,
상기 제1 희생 패턴 및 상기 절연 패턴 상에, 제2 희생 패턴을 형성하고,
상기 제2 희생 패턴을 절단하는 제1 절단 라인을 형성하고,
상기 제2 희생 패턴 및 상기 제1 절단 라인 상에, 제3 희생 패턴을 형성하고,
상기 제3 희생 패턴을 절단하는 제2 절단 라인을 형성하고,
상기 제3 희생 패턴 및 상기 제2 절단 라인 상에, 제4 희생 패턴을 형성하고,
상기 제4 희생 패턴을 절단하는 제3 절단 라인을 형성하고,
상기 제1 내지 제4 희생 패턴 및 상기 절연 패턴을 절단하여, 상기 제1 내지 제3 절단 라인을 사이에 두고 서로 이격되는 제1 및 제2 절단 영역을 형성하고,
상기 제1 및 제2 절단 영역을 이용하여, 상기 제1 내지 제4 희생 패턴을 복수의 도전 패턴으로 대체하는 것을 포함하고,
상기 제1 절단 라인은, 상기 제1 절단 영역으로부터 제1 거리로 이격되며, 상기 제2 절단 영역으로부터 제2 거리로 이격되고,
상기 제2 절단 라인은, 상기 제1 절단 영역으로부터 제3 거리로 이격되며, 상기 제2 절단 영역으로부터 제4 거리로 이격되고,
상기 제3 절단 라인은, 상기 제1 절단 영역으로부터 제5 거리로 이격되며, 상기 제2 절단 영역으로부터 제6 거리로 이격되고,
상기 제1 거리와 상기 제2 거리의 제1 차이 및 상기 제3 거리와 상기 제4 거리의 제2 차이는, 상기 제5 거리와 상기 제6 거리의 제3 차이보다 큰 비휘발성 메모리 장치의 제조 방법.
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