KR100195855B1

KR100195855B1 - 소수배 시스템에 있어서 클록 동기 체계

Info

Publication number: KR100195855B1
Application number: KR1019960041759A
Authority: KR
Inventors: 로버트 에드워드 부쉬; 케니쓰 마이클 지이크; 로버트 모리스 휼
Original assignee: 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1995-11-28
Filing date: 1996-09-23
Publication date: 1999-06-15
Also published as: TW316342B; SG67961A1; KR970031357A; CN1152822A; US5691660A; CN1091977C

Abstract

다중 시스템 클록 신호를 동기시키기 위한 회로는 시스템 클록 신호를 생성하기 위한 장치와, 상기 시스템 클록 신호를 수신하고 동기 신호를 생성하는 제 1 장치와, 상기 시스템 클록 신호 및 상기 동기 신호를 수신하는 하나 이상의 제 2 장치를 포함한다. 상기 제 2 장치들의 각각은 다중 시스템 클록 신호를 만들기 위해 상기 시스템 클록 신호를 배율하기 위한 장치와 상기 다중 시스템 클록 신호를 상기 동기 신호를 기반으로 하여 다른 제 2 장치에 의해 만들어진 다른 다중 시스템 클록 신호와 동기시키기 위한 장치를 포함한다.

Description

소수배 시스템에 있어서 클록 동기 체계(CLOCK SYNCHRONIZATION SCHEME FOR FRACTIONAL MULTIPLICATION SYSTEMS)

본 발명은 일반적으로 디지털 전자 시스템에 관한 것으로, 보다 상세하게는 이와 같은 디지털 전자 시스템의 일부를 고주파 클록 펄스들로 동기시키는 것에 관한 것이다.

복잡한 디지털 회로의 성능 및 정확한 동작은 수많은 신호 경로들을 통해 전파되는 신호들의 타이밍에 절대적으로 의존한다. 예를 들면, 여러 개의 입력을 받아들이는 단순 논리 게이트라 하더라도, 입력들의 도달 시간이 빗나간다면, 입력 신호들의 정확한 논리 상태들이 오버랩되는 동안에만 정확한 출력이 나올 것이다. 따라서, 디지털 회로의 동작은 사이클 타임(cycle time)이라고 부르는 간격으로 주기적으로 다시 클록킹된다.

사이클 타임은 일반적으로 각종 디지털 회로들이 응답이 허용될 때 모든 신호들이 의도한 논리 상태에 있도록 신호 전파 시간들과 안정 시간들(settling times)을 고려한 서로 다른 위상들을 갖는 클록 신호들을 발생하는 시스템 클록에 의해 결정된다. 그러나, 사이클 타임들은 시스템내 모든 전파 지연들, 다른 신호 왜곡 및 안정 시간을 수용해야 하기 때문에, 클록 사이클은 대개 그 중에서 최대 지연을 수용해야 한다. 따라서, 최대 지연 요소의 사이클 타임은 자신의 지연을 전체 시스템에 부과하므로 전체 시스템의 동작 속도가 제한된다.

잡음 및 신호 전파 지연은, 원하는 시스템 속도 측면에서, 시스템 마스터 발진기를 동기 분포를 허용하는 가장 낮은 주파수로 동작하도록 설계함으로써 최소화된다. 그러므로, 로컬 고속 클록은 시스템 동기화에 요구되는 정확성에 따라 최소 주파수 혹은 최대 간격으로 시스템 동기 수단으로부터 동기 신호를 수신해야만 한다. 시스템 동기의 정확성을 유지하기 위해서, 동기 신호의 최소 주파수는 로컬의 고속 클록 발생률이 증가함에 따라 증가되어야만 한다.

최근, 클록 배율 회로들이 외부 시스템 클록 속도의 수 배인 내부 클록 신호를 발생하기 위해 마이크로프로세서들에 추가되고 있다. 이러한 내부 클록 신호는 시스템 버스 및 시스템 클록이 더 낮은 속도로 동작하더라도 마이크로프로세서로 하여금 매우 높은 내부 속도로 동작하도록 한다. 마이크로프로세서가 자체의 내부 클록 속도로 하나 이상의 장치들(즉, 주변장치들, 입출력 버스들, 저장 장치들 등)과 통신해야 한다면, 제 2 장치는 상기 속도로 통신하기 위해 더 높은 클록 신호를 발생시키고 수신해야만 한다.

그러나, 둘 이상의 장치들이 소수배(정수배가 아닌)의 클록 속도(즉, 1.5x, 2.5x, 3.5x, 등)로 동작할 때, 소수배 클록 신호가 다른 장치들과 동기되지 않는다면 이들 장치들은 서로 올바르게 통신할 수 없게 되는 문제점이 있다. 그 결과 상기 장치들이 정확하게 위상고정(phase-locked)되지 않는다면, 이들은 효율성 있게 통신할 수 없게 된다.

통신을 할 수 있도록 장치들의 내부 클록 신호들을 동기시키기 위해서는, 메타 안정(meta-stability)이라 불리는 상기 문제점이 해결되어야 한다. 바꾸어 말하면, 논리 신호들이 안정화된 후에만 효율성 있는 통신이 이루어질 수 있다. 동기화된 타이밍이 회로간의 상관관계 및 통신에 중대한 영향을 끼치므로, 적절한 통신을 위해 메타 안정은 필수적이다. 바꾸어 말하면, 통신장치내 출력 드라이버들은 0 에서 1로 변화하는데 한정된 시간을 소요할 수 있는바, 래치 회로들 또는 레지스터들은 정확한 데이터를 추출할 수 있도록 데이터 레벨이 안정되는 때를 반드시 알아야 한다. 그 결과, 위상이 다른 클록에 대한 문제는 각종 회로들이 논리 신호들과의 동기를 위해 대기하는 중에 일어나는 지연에 영향을 미친다. 이러한 주기의 지연은 바람직하지 않으며, 이러한 지연을 제거 혹은 감소시켜야 한다는 것이 오랫동안 요구되어 왔다.

위상이 다른 클록 문제에 대한 한가지 해결 방법은 마스터(master) 장치가 슬레이브(slave) 장치들에 소수배 클록 신호를 만들어주는 것을 포함한다. 이로 인해 모든 슬레이브 장치들은 당연히 상기 마스터와 같은 위상이 된다. 그렇지만, 하나의 장치가 마스터로 동작하여 슬레이브 장치들로 보내질 더 높은 속도 클록을 발생할 때, 발생된 클록 신호를 송신 및 수신하는데는 신호 분포 및 대역폭 문제로 인해 지연들이 생기게 된다. 이러한 지연들은 인터페이스 신호들에 있어 셋업 시간들 및 유지 시간들과 같은 성능 파라미타들에 큰 영향을 비친다.

마스터/슬레이브 상관관계에 관련된 지연들은 각 슬레이브 장치가 자체의 내부 클록을 발생할 때 제거된다. 그러나, 각 장치가 자체의 소수배 클록 신호를 발생할 때, 상기 클록 신호가 다른 논리 신호들과 같은 위상이 될 것이다라는 보증은 없다.

위상이 다른 클록 문제를 이하 구체적으로 설명한다. 내부 클록 속도가 시스템 클록의 정수배(즉, 1x, 2x, 3x, 등)이면, 각 장치들은 다른 내부 클록 신호들과 동기화된 동일한 내부 클록 신호를 발생할 것이다. 그러나, 내부 클록 속도가 시스템 클록의 소수배(즉, 1.5x, 2.5x, 3.5x, 등)이면, 한 장치의 내부 클록은 다른 장치의 내부 클록들과 완전히 180。 위상이 달라질 수 있다.

또한 위상이 다른 클록 문제를 도면을 참조하여 더 자세히 설명한다. 도 1에 시스템 클록 신호(CLK, 10) 파형의 일예를 나타내었다.

상기 파형은 초기에는 로(low) 신호 레벨(즉, 0)이고, 시간 t0 에서 하이 신호 레벨(즉 1)로 바뀐다. 시간 t0 와 t1 사이의 중간 지점에서, 시스템 클록 신호는 로우 신호 레벨로 복귀된다. 시간 t1에서, 시스템 클록 신호는 하이 신호 레벨로 복귀함으로써 이러한 사이클을 반복한다. 이러한 사이클은 시간 단위마다 계속하여 반복된다.

도 1은 신호 CLK A(11)로 명명된 장치 A의 내부 클록 신호의 파형과, 신호 CLK B(12)로 명명된 장치 B의 내부 클록 신호의 파형과, 신호 CLK C(13)로 명명된 장치 C의 내부 클록 신호의 파형을 보인다. 각 내부 장치들 A, B, 및 C는 자체의 내부 클록 신호를 발생한다. 이 예에서, 각 내부 클록 신호들은 시스템 클록 신호의 비 정수배(즉, 1.5x)이다.

클록 신호들 CLK A 와 CLK C는 실질적으로 동기되어 있다.

장치 B의 내부 클록 신호(12)도 시스템 클록 신호의 1.5x 로 동작하지만, CLK A 와 CLK C 가 로우 상태에서 하이 상태로 변화될 때마다 CLK A 와 CLK C 와는 달리 CLK B 는 반대의 동작을 수행한다. 그 결과, 내부 CLK B 는 위상이 완전히 달라져, 내부 CLK A 및 내부 CLK C와 180。 역상이 된다.

전술한 바와 같이, CLK B 가 CLK A 및 CLK C 와 180。 역상이기 때문에, 상기 장치들간의 통신은 가능하더라도 비능률적이다. 본 발명은 각각의 장치들에 의해 발생된 소수배 클록 신호들을 동기시킴으로써 위상이 다른 클록 문제를 해결하고자 한다.

본 발명의 목적은 전술한 종래 장치에서 위상이 다른 클록 문제에 대한 해결 방법을 제공하는데 있다.

본 발명의 또 다른 목적은 시스템 클록의 소수배인 내부 클록들이 동일한 위상으로 인가되는 다수의 장치들의 내부 클록 신호들을 동기화 하는 동기 신호를 도입함으로써 전술한 문제를 해결하고자 하는데 있다.

본 발명의 또 다른 목적은 시스템 클록 신호를 소수 값으로 배율한 각종 장치들의 내부 클록 신호들을 동기화시키기 위한 시스템 및 방법을 제공하는데 있다. 본 발명은 모든 소수배의 개별적인 클록 신호들을 위상이 같고 일관된 주파수로 유지하기 위해 동기 신호를 통합시킨다.

구체적으로, 본 발명의 제 1 측면으로, 시스템 클록 신호를 배율하는 회로를 포함하는 장치가 제공된다. 상기 회로는 시스템 클록 신호를 송신하기 위한 시스템 클록 버스와, 동기 신호를 발생시키기 위해 시스템 클록 버스에 연결된 마스터 장치 및 마스터 장치로부터 시스템 클록 신호와 동기 신호에 연결된 다수의 슬레이브 장치들을 포함한다. 다수의 슬레이브 장치들 각각은 장치 클록(device clock)을 포함하고, 장치 클록은 클록 트리 분포 회로 및 피드백 분주기 회로에 연결된다.

마스터 장치에서 다른 슬레이브 장치들로 브로드캐스트(broadcast)되는 동기 신호를 발생시킴으로써, 동기 신호는 클록 신호가 활성화되기만 하면 사용 가능해진다. 이는 또한 위상고정루프(Phase-Locked-Loop; PLL) 장치들을 즉각 정확한 내부 클록 위상으로 록킹인(locking-in)을 시작하게 한다.

이러한 동기 체계는 또한 전체 클록 배율 시스템(즉, 하나 이상의 슬레이브 장치를 갖는 마스터)이 별도로 요구하는 변경사항(즉, 동기 버스 사이클, 부가 신호들 등)이 없이 기존 버스에 추가될 수 있도록 해 준다. 이러한 특성은 백워드 호환성(backward compatibility)이 어떤 변경이라도 허용하지 않는 경우에 요긴하며, 또한 동기를 위한 특별한 버스 사이클이 비실용적인 플러그 앤 플레이(Plug-and-Play) 애플리케이션에 대해서도 유용하다.

그러므로, 본 발명에 따르면, 시스템 클록의 소수배인 내부 클록이 동일한 위상으로 인가된 다수의 장치들의 내부 클록 신호들을 동기시키는 동기 신호가 도입된다. 본 발명의 구조 및 방법은 각종 장치들의 소수배 내부 클록 신호들을 동기화시키고, 더 상세하게는, 동일 위상을 가지고 일관된 주파수를 갖는 모든 소수배의 개별적인 클록 신호들을 유지하기 위해 동기 신호 및 위상고정루프를 채택한다.

도 1은 일예의 시스템에서 시스템 클록 신호 및 가속된 내부 클록 신호의 일예의 파형을 나타낸 예시도,

도 2는 본 발명에 따른 시스템 클록 신호와, 1.5x로 배율된 내부 클록 신호 및 동기 신호의 일예의 파형을 나타낸 예시도,

도 3은 마스터 클록 동기 신호 발생기, 슬레이브 장치들, 시스템 클록 버스 및 소수배 버스를 포함하는 본 발명에 따른 시스템의 블록도,

도 4는 본 발명에 따른 시스템에 사용되는 위상고정루프(PLL) 회로의 블록도,

도 5는 본 발명에 따른 PLL 및 피드백 분주기를 포함하는 클록 아키텍처의 블록도,

도 6은 시스템 클록 신호와, 동기 신호와, 두 가지 내부 신호들과, 피드백 클록 신호 및 분주된 클록 신호를 포함하는 본 발명에 따른 PLL 위상/주파수 검출기에 있어 일예의 파형을 나타내는 타이밍도,

도 7은 본 발명에 따른 마이크로프로세서와 레벨 2 캐시를 갖고 통신하는 배율되지 않은 버스와 소수 값으로 배율된 버스를 나타내는 블록도,

도 8은 도7과 유사하나, 2분주 회로가 분리되어 있는 블록도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : CLK 신호 20 : SYNC 신호

33 : SYNC 버스 34 : CLK 버스

36 : 소수배 버스 40 : 배 클록 발생기

41 : 위상/주파수 검출기 42 : 발진기

43, 44 : 앤드 회로 53 : 피드백 분주기

56 : 클록 트리 분포 회로 70 : 마이크로프로세서

73 : 레벨 2 캐시 71 : 배 클록 발생기

72, 82 : 2분주 회로부

본 발명은 마스터 유니트에서 발생되며, 동기 신호 버스 상에 브로드캐스트되는 동기 신호를 사용하는 시스템에 관련된다. 상기 동기 신호는 다른 소수배 클록 신호들과 동일한 위상으로 동기화되는 소수배 클록 신호들을 발생하기 위해 개별적인 슬레이브 장치들에 의해 사용된다.

도 3에 보인 바와 같이, 본 발명은 종래 시스템에 비해 지연을 제거하고 통신라인 혹은 버스를 통해 간섭하지 않는다는 면에서 우수하다. 구체적으로, 전술한 바와 같이, 종래 기술을 사용한 시스템들은 고속 클록 신호를 직접 분배하며, 소수배 클록 속도로 통신하는 모든 장치들에 이러한 추가적인 클록 신호를 제공해야 할 필요성이 있다. 또 다른 종래의 기술적인 해결 방법은 소수배 클록 속도로 통신하는 장치들간에 내부적으로 발생된 배 클록 신호들의 동기를 달성하기 위한 수단으로써 특별한 버스 사이클을 도입한다.

이와는 반대로, 본 발명은 통신 버스 상에 별도의 제어를 설정할 필요나 중단 없이 언제라도 모든 클록 신호들간에 동기를 이룰 수 있게 한다. 그 결과, 본 발명은 옵션카드들이 온 더 플라이(on-the-fly)로 꽂혀 있는 경우에도 적용 가능하다. 더욱이, 본 발명에서는 새로운 장치가 설치되거나 연결될 때, 종래 기술의 시스템에서 요구되는 재부팅의 필요성이나 특별한 버스 사이클을 실행할 필요성이 없다.

칩-대-칩(chip-to-chip) 통신에 대해서 본 발명을 후술하겠지만, 카드-대-마더보드(card-to-motherboard) 통신에도 똑같이 적용 가능하다. 이것은 카드들을 재부팅하거나 혹은 특별한 초기화 사이클을 수행할 필요 없이 마더보드에 온 더 플라이로 꽂을 수 있는 것이 유익할 경우 특히 그러하다. 더욱이, 본 발명에 따른 동기 체계는 종래 기술 시스템들에 비해 더 빠르게 여러 가지 클록 신호들을 동기화시킨다.

구체적으로, 도 3은 본 발명의 바람직한 실시예를 보인 블록도로, 제 1 장치(30)는 마스터로 동작하고, 제 2 장치 및 제 3 장치(31, 32)는 마스터에 대한 슬레이브들로 각각 동작한다.

마스터(30)는 본 발명의 기술분야에 숙련된 사람에게는 공지인 분주기 회로를 사용하여 SYNC 신호(20)를 발생한다. 슬레이브 장치들(31, 32)은 마스터 장치(30)로부터 SYNC 신호(20)를 수신하여, 각각의 내부 클록들을 동기화시킨다. 구체적으로, 도 3은 SYNC 버스(33)에 연결된 장치들(31, 32) 및 또 다른 슬레이브 장치들(미도시)로 SYNC 신호(20)를 운반하는 SYNC 버스(33)를 보여준다.

도 3에 보인 바와 같이, 각 슬레이브 장치들은 데이터를 전송하기 위해 버스(35)로 또는 버스(35)로부터 통신하고, 슬레이브 장치의 고유 실행 기능과 관련된 다른 작업도 수행한다. 버스(35)는 CLK 신호(10)와 똑같은 속도로 통신한다. 일 실시예로, 버스(35)의 바람직한 속도는 66 MHz이다. 그러나, 설계자의 필요성 및 시스템 배치에 따라 다른 어떤 속도라도 사용될 수 있다.

또한 각 슬레이브 장치들은 소수배 버스(36)로 혹은 버스(35)로부터 통신할 수도 있다. 상기 소수배 버스는 CLK 신호(10)의 소정의 특정 정수배 혹은 비정수배로 동작한다. 예를 들면, 소수배 버스는 CLK 신호(10)의 1.5x, 2,5x, 혹은 3.5x의 속도로 동작할 수 있다. 이 특별한 실시예는 소수배 버스(36)가 CLK 신호(10)의 반 정수배(즉, 1.5x, 2,5x, 혹은 3.5x)인 신호 주파수로 동작하는 경우에 관계된 것이지만, 본 발명은 또 다른 소수배를 포함한다. 그 결과, 각 슬레이브 장치들은 1x 버스 및 다른 주파수로 동작하는 소수배 버스 모두와 통신이 가능하다.

장치들(31, 32)이 1x 버스(35)로 통신할 수 있게 하기 위해, CLK 신호(10)는 CLK 버스(34)로부터 상기 장치들로 입력된다. CLK 신호(10)와 1x 버스(35)는 동일 주파수로 동작하고 위상이 동일하므로, 동기는 필요치 않다.

장치들(31, 32)이 소수배 버스(36)로 통신할 수 있게 하기 위해, CLK 신호(10)는 반드시 미리 정해진 양으로 배율되어야 한다. 일 실시예로, CLK 신호(10)는 반-정수배(즉, 1.5x, 2.5x, 3.5x, 등)로 배율된다. 전술한 바와 같이, 내부 소수배 장치의 클록 신호는 버스 혹은 다른 장치들과는 위상이 달라질 수 있다.

모든 내부 소수배 장치들이 서로 동일한 위상으로 동작하도록 보장하기 위해, SYNC 신호(20)는 CLK 신호(10)에 대해 내부 소수배 클록의 위상 상관관계를 정하기 위해 CLK 신호(10)와 관련되어 사용된다. 이 기능은 후에 더 상술될 것이다.

도 2는 동기 신호(SYNC; 20)를 예시한다. 반-정수(half-integer) 클록 배율 체계(즉, 1.5x)를 적용한 시스템에 있어, SYNC 신호는 CLK 신호의 2분주된 신호이다. 또 다른 소수배 클록 배율 체계에 있어, SYNC 신호는 본 애플리케이션의 범위에서 숙련된 기술자들에게 잘 알려진 대로 입력 클록의 몇 분주로 주어진다.

여기서 예로 든 것은 1.5x 클록 배율 시스템이다.

상기 예의 시스템에서, SYNC 신호(20)는 t0에서 하이(즉, 1)이고, CLK 신호(10)는 로우(즉 0)레벨에서 하이 레벨로 올라간다. CLK 신호(10)가 t0a 에서 하이 레벨에서 로우 레벨로 내려가고, SYNC 신호(20)는 하이 레벨에서 로우 레벨로 내려간다.

SYNC 신호(20)는 t1a 직후까지는 로우를 유지한다. t1a에서, CLK 신호(10)는 하이 신호에서 로우 신호로 변화한다. CLK 신호(10)가 t0a에서 하이 신호에서 로우 신호로 바뀐 직후, SYNC 신호(20)는 로우 신호에서 하이 신호로 바뀐다.

동기 신호(20)는 SYNC 신호가 모든 다른 높은 시스템 클록 신호에 대해 하이가 되도록 하기 위해 시스템 클록 신호의 하강부분 이후에 천이한다. 이러한 방법으로, SYNC 신호는 모든 다른 양(+)의 CLK 펄스 동안 인에이블 신호로 동작한다.

SYNC 신호(20)를 제공함으로써 CLK 신호(10)와 소수배 내부 장치의 클록 신호(내부 CLK; 21) 사이에 특정 프로토콜(즉, 상관관계)이 형성될 수 있다.

상기 일예에서 형성된 프로토콜은 아래와 같다. SYNC(20)가 클록 신호(10)의 상승 에지(즉, CLK 신호(10)가 로우 신호에서 하이 신호로 변할 때)에서 하이일 때, 내부 CLK(21)도 상승하고 있어야 한다. 상기 내부 CLK(21)이 이 시점에서 하강한다면, 위상이 달라지게 되고 위상을 같게 하기 위해선 180。 시프트시켜 보정되어야 한다. 반대의 경우 마찬가지로, SYNC(20)가 클록 신호(10)의 상승 에지에서 로우일 때, 내부 CLK(21)은 하강하고 있어야 한다. 상기 내부 CLK(21)이 이 시점에서 상승한다면, 위상이 달라지게 되고 위상을 같게 하기 위해선 180。 시프트시켜 보정되어야 한다.

이와 같이, SYNC 신호(20)는 여러 가지 내부 장치들 각각의 모든 내부 CLK(21) 신호가 동기되었는지를(즉 서로에 대해 위상이 같은지를) 결정하는 임의의 프로토콜을 형성하는데 사용된다. 내부 장치들 각각에 대한 이러한 동기화는 장치들 사이의 통신을 매우 효율적으로 만들고 또한 전체 시스템의 처리 속도를 증가시킨다.

일반적으로 위상고정루프는 클록 신호들을 동기시키기 위해 사용된다. 기본적으로, 위상고정루프는 다른 신호의 주파수내의 변화를 따르는 로컬 발진기의 주파수를 제어하기 위해 사용되는 장치이다.

위상고정루프는 PLL의 구조에 따라 소정의 신호를 발진기 신호 혹은 고조파 혹은 저조파에 가까운 신호로 록킹온(locking-on) 시킨다. 그 결과, PLL은 어느 정도 자율 동조 기능을 하고, 매우 양호한 잡음 특성을 보여주며 동기 신호를 복구하는데 사용된다.

PLL은 가변 주파수 발진기(예를 들면, 대개 VCO)와 위상 검출기를 필수적으로 포함한다. 위상 검출기는 발진기로부터 입력 신호와 출력 신호 모두를 수신한다.

피드백 신호나 입력 신호중 하나는 PLL 발진기가 입력 신호의 배수(즉, 고조파)로 동작하는지 약수(sub-multiple; 저조파)로 동작하는가에 따라 주파수-분주될 수 있다.

위상 검출기는 입력 신호 및 피드백 신호의 위상을 비교하여, 가변 주파수 발진기의 발진 주파수를 제어하기 위해 이들 사이에서 검출된 위상 에러에 대응하는 진폭을 갖는 신호(즉, 전압)를 발생한다. 위상 검출기의 출력은 유익하게 에러 신호를 평탄하게 하기 위해 저역 통과 필터에 의해 여파될 수 있고, 그 결과 VCO의 동작은 안정화된다.

도 4는 본 발명에서 사용된 것과 같은 배 클록 발생기(40)의 블록도이다. 종래 기술의 PLL이 본 발명의 클록 동기를 위해 적절한 요소를 포함하도록 개조되었다. 도 4에 도시된 바와 같이, 배 클록 발생기 회로(40)는 위상/주파수 검출기(41)와 내부 배 클록 신호(55)를 출력하기 위한 발진기(42)를 포함한다. 이 배 클록 신호(55)는 배 CLK 버스(36)위에서 통신하는데 사용된다.

위상/주파수 검출기(41)는 일반적으로 공지된 하드웨어 요소이며, 이 경우에서는 두 가지의 신호(즉, 외부 기준 클록 신호(10)와 온-칩 클록 신호(51))의 상승에지를 비교하여, 그후 두 가지 입력의 주파수 및 위상이 동일할 때까지 발진기의 속도를 증가시키거나 줄여주는 제어 신호를 발생한다.

도 4에서, 제 1의 앤드(AND) 회로(43)는 전술한 바와 같이, CLK 버스(34)로부터 CLK 신호(10)를 수신하고 SYNC 버스(33)로부터 SYNC 신호(20)를 수신한다.

앤드 회로(43)는 동작할 작업 혹은 전술한 프로토콜에 따라 작동한다. 이 프로토콜에서, 앤드 회로(43)는 하이인 SYNC 신호(20)와 상승 에지(즉, 로우 레벨(0) 신호에서 하이 레벨(1) 신호로 바뀌는)를 갖는 CLK 신호(10)의 상태를 검출한다. 이들 상태가 동시에 존재할 때, 앤드 회로(43)는 위상/주파수 검출기(41)로 신호(45)를 출력한다. 이 동작을 도 6에 그래프로 나타내고, 후에 상세히 기술한다.

제 2 앤드 회로(44)도 비슷한 기능을 수행하는데, 후에 설명되는 클록 트리 분포 회로(56)의 대표적인 출력인 내부 클록 피드백 FBKCLK 신호(51)를 수신한다. 앤드 회로(44)는 후에 설명되는 미리 정해진 값으로 분주된 내부 배 클록 신호(54)인 분주 클록 신호(52) DIVCLK 도 수신한다. 상기 신호(54)는 설정된 배율 계수에 따라 분주된다.

앤드 회로(44)는 위에서 정해진 것과 유사한 프로토콜을 따르는데, 하이(1)가 되는 DIVCLK 신호(52) 및 상승 에지(즉, 로우 레벨(0) 신호에서 하이 레벨(1) 신호로 바뀌는)를 갖는 FBKCLK(51)의 상태를 검출한다. 이러한 조건들이 동시에 만족될 때, 앤드 회로(44)는 위상/주파수 검출기(41)로 소정의 신호(46)를 출력한다. 이 동작을 도 6에 그래프로 나타내고, 후에 상세히 기술한다.

보정 출력 전압 신호(47)의 극성은 먼저 상승하는 입력 신호(신호(45) 대 신호(46))에 의해 결정되고, 보정 출력 전압 신호(47)의 크기는 상기 두 개의 상승 에지 사이에서 경과된 시간 양에 의해 결정된다.

위상/주파수 검출기(41)는 신호들(45, 46)의 상승 에지들을 비교하여, 발진기(42)의 주파수가 증가되어야 하는지 감소되어야 하는지를 판단한다. 신호(45)의 상승 에지가 신호(46)의 상승 에지 이전에 일어난다면, 그 후 위상/주파수 검출기(41)는 발진기가 주파수를 증가시키도록 제어 신호(47)를 발생한다.

이와 유사하게, 신호(45)의 상승 에지가 신호(46)의 상승 에지 이후에 일어난다면, 그 후 위상/주파수 검출기(41)는 발진기가 주파수를 감소시키도록 제어 신호(47)를 발생한다.

신호(45)와 신호(46)사이의 타이밍 상관관계는 신호 CLK(10)과 FBKCLK(51)사이의 타이밍 상관관계와 똑같다. 이는 양자 모두 하나의 앤드 게이트 지연만큼 지연되기 때문이다. SYNC 신호(20)가 하이인 때 주기와 CLK 신호(10)가 하이인 때 주기를 비교함으로써, CLK 신호의 상승 에지는 위상/주파수 검출기에 의해 사용되도록 선택된다. 1.5x 클록 배율에 있어서, SYNC 신호는 모든 다른 상승 CLK 신호를 감싸고(envelop) 있다.

유사하게, DIVCLK 신호(52)가 하이인 때 주기와 FBKCLK 신호(51)가 하이인 때 주기를 비교함으로써, FBKCLK 신호의 상승 에지는 위상/주파수 검출기에 의해 사용되도록 선택된다. 1.5x 클록 배율에 있어서, DIVCLK 신호는 모든 제 3의 상승 FBKCLK 신호를 감싸고 있다.

도 5로 되돌아와 전술한 바와 같이, 배 클록 발생기 회로(40)는 도 3의 CLK 버스(34) 및 SYNC 버스(33)로부터 입력 신호를 받는다. 도 5는 피드백 분주기(53) 및 출력 내부 배 클록 신호(55)를 상세히 예시한다.

배 클록 발생기 회로(40)의 출력 신호(55)는 클록 트리 분포 회로(56)를 경유하여 칩을 가로질러 분포된다. 바람직하게도, 클록 트리 분포 회로(56)는 팬 아웃(fan-out)과 스테이지 수(number of stages)가 특정 애플리케이션에서 구현되는 어떤 장치에서의 요구사항도 만족시키도록 설계되는 다수의 드라이버 회로들을 포함한다. 피드백 신호가 위상 정렬(주파수 제어와 마찬가지로)을 위해 배 클록 발생기 회로(40)에 의해 사용되도록 대표적인 피드백점(54)이 선택된다.

피드백 분주기 회로(53)는 클록 배율 체계의 일부이고 바람직하게는 다수의 프로그램 가능한 분주 계수를 허용하도록 하는 카운터로서 동작하는 래치 회로를 포함하고 있다.

도 6은 도 4에 보인 회로에 대해 기술된 프로토콜 즉, 앤드 회로(43)와 앤드 회로(44)의 기능을 예시한다. 도 6에 보인 파형들은 도 4 및 도 5에 보인 1.5x 시스템 클록 배율을 수행하는 회로에 대한 것이다.

CLK 신호(10)의 2분주로 규정된 SYNC 신호(20)와 함께, 도 4에 나타낸 앤드 회로(43)의 출력 즉, 신호(45)는 하나의 앤드 게이트 지연만큼 지연된 CLK 신호(10)의 매번 다른 상승 에지마다 발생되는 펄스이다. 이는 앤드 회로(43)가 도 4에서 논의된 프로토콜에 따라 동작하기 때문에 일어난다.

구체적으로, 프로토콜은 SYNC 신호(20)가 클록 신호(10)의 상승 에지(즉, 클록 신호(10)가 로우 신호에서 하이 신호로 바뀔 때)에서 하이일 때, 내부 클록(21) 또한 상승하고 있을 것을 요구한다. 앤드 회로(43)는 SYNC 신호(20)가 하이(즉,1)이고 배 클록 발생기 회로(40)가 상승 에지(즉, 클록 신호(10)가 로우 신호에서 하이 신호로 바뀔 때)인 상태를 검출한다. 이러한 상태들이 동시에 존재한다면, 앤드 회로(43)는 위상/주파수 검출기(41)로 신호(45)를 출력한다. 이 신호를 도 6에서 파형(45)으로 그래프로 나타내었다.

이와 같이, 앤드 회로(44)의 동작을 도 6에 파형(46)으로 그래프에 나타내었다. DIVCLK 신호(52)는 내부 배 클록 신호(55)를 3의 계수로 분주한 피드백 분주기 회로(53)의 출력이다. 신호(46)는 도 4에 보인 앤드 게이트(44)의 출력으로, PLL로 발생된 내부 배 클록 신호(55)의 매 세 번의 상승 에지후에 하나의 앤드 게이트 지연을 발생시킨다. 이들 두 파형(45, 46)의 에지들은 PLL 발진기를 제어하기 위해 위상/주파수 검출기(41)에 의해 비교되고, 매 두 클록 신호(10) 사이클 동안 발생되는 세 개의 내부 클록 사이클들 혹은 1.5x 클록 배율을 생기게 한다. 피드백 분주기 회로(53)가 5분주 동작을 수행하도록 구성된다면, 결과적으로 2.5x 클록 배율이 된다.

배율 계수는 동기 신호의 주파수 및 분주된 피드백 신호의 주파수 함수이다. 구체적으로, 배율 계수는 분자가 피드백 분주기내 분주 계수이고 분모는 시스템 클록 신호에 대한 동기 신호의 분주 계수인 소수 값이다.

SYNC 신호(20)가 계속하여 하이로 설정되면, 이후 신호(45)는 CLK 입력에 정확하게 따라가고, 이와 같이 함으로써 입력 CLK의 1분주로 나타낸다. 유사하게, DIVCLK이 하이를 계속 유지하면, 이후 신호(46)는 FBKCLK 입력에 정확하게 따라가고, 이와 같이 함으로써 입력 FBKCLK의 1분주로 나타낸다. SYNC 신호(20)가 하이로 유지됨에 따라, 정수배 클록(1x, 2x, 3x,등)이 가능해진다.

전술한 예에서, 분자는 3(즉, 피드백 루프내 분주 계수)이고, 분모는 2(즉, 시스템 클록 신호가 동기 신호를 발생시키기 위해 분주되는 양)이다. 따라서 3을 2로 나누면 시스템 클록 신호의 1.5 배수가 된다.

도 7은 본 발명의 바람직한 시스템 실시예를 예시한다. 마이크로프로세서(70)와 레벨 2 캐시(73)는 클록 버스(34) 위에서 클록 신호(10)를 갖는 공통 1x 버스(35)에 모두 연결된다. 이 실시예에서, 버스는 66 Mhz로 동작하고, 버스를 위해 표준화된 인텔(Intel) 프로토콜을 사용하는 다른 장치들(미도시)에 연결될 수도 있다.

성능을 개선시키기 위해서, 공통 버스(35) 상에서 통신하는 장치들은 외부 클록 신호(10)에 100 Mhz의 더 높은 내부 1.5x 속도로 배율한 내부 클록 회로부를 갖는다. 이는 내부 회로부가 더 높은 속도로 동작할 수 있게 한다. PLL 회로는 이러한 목적을 위해서는 이상적이다. 도 4는 도 7에 요소들(71, 74)을 적용된 배 클록 발생기(40)를 구현하기 위해 앤드 게이트들과 관련하여 사용되는 PLL 요소들을 도시한다. 배 클록 발생기들(71, 74)로부터의 배 클록 출력은 각각 클록 라인들(77, 78)에 의해 마이크로프로세서 및 레벨 2 캐시를 가로질러 분배한다. 클록 라인들 또한 배 클록 신호를 각각 I/O 블록들(75, 76)로 분배하여, 더 높은 속도 100 Mhz인 1.5x의 소수배 버스(36) 상에서 더 높은 속도의 통신을 허용한다.

마이크로프로세서(70)가 소수배 버스(36) 상에서 1.5x의 클록 배율된 속도로 레벨 2 캐시와 통신할 수 있게 하기 위해서, 양 장치들의 내부 클록들은 통신을 유효하게 하기 위해 서로 동기될 필요성이 있다. 본 실시예에서, 마이크로프로세서는 마스터 장치로 되고, 내부적으로 SYNC 라인(20)을 경유하여 캐시 장치의 배 클록 발생기(74)로 전송되는 것은 물론 마이크로프로세서 자체의 배 클록 발생기(71)로 전송되는 동기 신호(20)를 발생하는 2분주 회로부(72)를 포함한다. 배 클록 발생기 회로부들(71, 74)은 모두 같은 형태로 외부 클록 신호(10)와 SYNC 신호(20)를 사용하고 있으므로, 그 결과 발생되는 내부 배 클록들은 주파수와 위상이 동일하게 된다. 마이크로프로세서와 레벨 2 캐시는 모두 서로 동일 위상으로 동작하므로, 그 결과 이들 사이에 신뢰성있는 통신이 더 빠른 배 클록 속도로 이루어질 수 있다.

도 8은 도 7과 유사하면서도 장치들(80, 83)에 대한 외부 회로로서 2분주 회로(82)를 포함한 또 다른 실시예를 예시한다. 그 결과, 도 8에 보인 실시예에서는 마스터 장치가 없다. 구체적으로, 도 8은 배율하지 않은 클록 신호를 장치들(80, 83)에 공급하는 1x 외부 클록 버스(35)를 예시한다. 각 장치들(80, 83)은 전술한 바와 같이, SYNC 신호(33)와 클록 신호(34)를 기반으로 클록 신호를 배율하고 동기시키는 배 클록 발생기 회로(81, 84)를 포함한다. 상기 배 클록 신호들(87, 88)은 이후 더 높은 속도로 버스(36) 상에서 통신할 수 있는 I/O 블록들(85)에 공급된다.

요컨대, 본 발명에서 마스터가 다른 슬레이브 장치들로 브로드캐스트되는 동기 신호를 발생하도록 함으로써, 동기 신호는 CLK 신호가 활성화되기만 하면 사용 가능하다. 이는 위상고정루프 장치들이 정확한 내부 클록 위상으로 록킹인(locking-in)을 즉각 시작할 수 있게 한다. 이러한 동기 체계는 또한 전체 클록-배율 시스템(즉, 하나 이상의 슬레이브 장치들을 가진 마스터)이 이 별도로 요구하는 변경사항(즉, 동기 버스 사이클, 추가적인 신호 등) 없이 기존 버스에 추가될 수 있게 한다. 이러한 특성들은 백워드 호환성이 어떤 변경이라도 허용하지 않는 그런 경우에 필요하고, 동기를 위한 특정 버스 사이클이 비실용적인 플러그-앤-플레이 애플리케이션에 대해서도 유용하다.

상기 실시 예가 첨부된 도면들의 특정 구조와 함께 설명되었지만. 본 애플리케이션의 범위내에 있는 숙련된 기술자에게 알려져 있듯이, 본 발명은 배율 속도로 서로 통신해야 할 필요가 있는 소수의 배율 계수들로 내부 클록 배율을 수행하는 어떤 세트의 클록된 장치들에 대해서도 적용 가능하다.

이와 같이, 본 발명이 바람직한 단일 실시예로 설명되었지만, 동종 기술에서 숙련된 기술자라면 부가되는 청구범위의 정신 및 범위내에서 변경을 실시할 수 있음을 알 수 있을 것이다.

Claims

배율 시스템 클록 신호의 동기 회로에 있어서,

시스템 클록 신호를 발생하기 위한 수단과;

상기 발생 수단에 연결되어 작동하는, 상기 시스템 클록 신호를 수신하고 동기 신호를 발생시키기 위한 제 1 장치와;

상기 발생 수단 및 상기 제 1 장치에 연결되어 작동하는, 상기 시스템 클록 신호 및 동기 신호를 수신하되, 각각 배 클록 발생기 회로를 갖는 적어도 하나 이상의 제 2 장치로 구성되는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
제 1 항에 있어서,

상기 배율 시스템 클록 회로는

제 1 및 제 2 논리 회로들과;

각 상기 제 1 및 제 2 논리 회로 각각에 연결된 위상/주파수 검출기 회로와;

상기 위상/주파수 검출기 회로의 출력을 수신하여 상기 소수배의 시스템 클록 신호를 포함하는 상기 배율 시스템 클록 신호를 출력하기 위한 발진기 회로를 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
제 2 항에 있어서,

상기 배 클록 발생기 회로에 연결되어 작동하는, 피드백 클록 신호를 출력하기 위한 클록 트리 분포 회로를 더 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
제 3 항에 있어서,

상기 배 클록 발생기 회로에 연결되어 작동하는, 상기 피드백 클록 신호를 분주하는 수단 및 분주된 피드백 클록 신호를 상기 배 클록 발생기 회로에 출력하기 위한 수단을 구비한 분주기 회로를 더 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
제 4 항에 있어서,

상기 제 1 논리 회로는 상기 시스템 클록 신호와 상기 동기 신호를 비교하기 위한 수단 및 상기 시스템 클록 신호가 미리 정해진 상태를 갖고 상기 동기 신호가 상기 미리 정해진 상태를 가질 때 제 1 펄스를 출력하기 위한 수단을 포함하고,

상기 제 2 논리 회로는 상기 분주된 피드백 클록 신호와 상기 배율 시스템 클록 신호를 비교하기 위한 수단 및 상기 분주된 피드백 클록 신호가 상기 미리 정해진 상태를 갖고 상기 배율 시스템 클록 신호가 상기 미리 정해진 상태를 가질 때 제 2 펄스를 출력하기 위한 수단을 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
제 5 항에 있어서,

상기 위상/주파수 검출기 회로는 상기 제 1 펄스와 상기 제 2 펄스를 비교하기 위한 수단 및 상기 제 1 펄스 및 제 2 펄스가 실질적으로 동시에 발생되도록 하고 상기 배율 시스템 클록 신호가 상기 적어도 하나의 제 2 장치의 다른 것들의 다른 배율 시스템 클록 신호들과 동기되도록 상기 발진기 회로를 제어하기 위한 수단을 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
제 2 항에 있어서,

상기 제 1 및 제 2 논리 회로는 각각 앤드(AND) 회로를 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
제 2 항에 있어서,

상기 배 클록 발진기 회로는 상기 발진기 회로와 상기 위상/주파수 검출기 회로에 연결되어 작동하는 저역 통과 필터를 더 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
제 4 항에 있어서,

상기 분주기 회로는 다수의 래치 회로를 더 포함하고, 상기 피드백 클록 신호상에 다수의 분주 기능을 수행하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
제 1 항에 있어서,

상기 제 1 장치는

(1) 제 3 논리 회로 및 제 4 논리 회로들과;

(2) 상기 제 3 논리 회로 및 제 4 논리 회로들 각각에 연결된 제 2 위상/주파수 검출기 회로와;

(3) 상기 제 2 위상/주파수 검출기 회로의 출력을 수신하기 위한 제 2 발진기 회로를 구비한 제 2 배 클록 발생기 회로를 더 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
배율 시스템 클록 신호의 동기 회로에 있어서,

시스템 클록 신호를 발생하기 위한 수단과;

상기 발생 수단에 연결되어 작동하는, 상기 시스템 클록 신호를 수신하고 동기 신호를 발생시키기 위한 제 1 장치와;

상기 발생 수단 및 상기 제 1 장치에 연결되어 작동하는, 상기 시스템 클록 신호 및 상기 동기 신호를 수신하되, 그 각각은

(1) 상기 발생 수단에 연결되어 작동하는, 상기 배율 시스템 클록 신호 를 생성하기 위해 상기 시스템 클록 신호를 배율하기 위한 수단과;

(2) 상기 동기 신호를 기반으로 하여, 상기 배율 시스템 클록 신호를 동기화하기 위한 수단을

구비한 상기 적어도 하나 이상의 제 2 장치를 포함하며,

상기 동기화하기 위한 수단은 상기 배율 시스템 클록 신호를 상기 적어도 하나의 제 2 장치에 의해 생성된 상기 배율 시스템 클록 신호 각각에 동기시키는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
제 11 항에 있어서,

상기 제 1 장치는,

상기 발생 수단에 연결되어 작동하는, 상기 배율 시스템 클록 신호를 발생하도록 상기 시스템 클록 신호를 배율하기 위한 제 2 배율 수단과;

상기 동기 신호를 기반으로 하여, 상기 배율 시스템 클록 신호를 상기 적어도 하나 이상의 제 2 장치에 의해 발생된 상기 배율 시스템 클록 신호 각각에 동기시키기 위한 제 2 동기 수단을 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
제 11 항에 있어서,

상기 동기 수단은 배 클록 발생기 회로를 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
제 11 항에 있어서,

상기 배율 시스템 클록 신호는 비-정수(non-integer)로 배율되는 상기 시스템 클록 신호를 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
제 11 항에 있어서,

상기 제 2 장치에 연결된 클록 트리 분포 회로를 더 포함하고,

상기 배율 수단은 상기 배율 시스템 클록 신호를 상기 클록 트리 분포 회로에 출력하기 위한 수단을 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
제 15 항에 있어서,

상기 클록 트리 분포 회로에 의한 피드백 클록 신호 출력과;

상기 피드백 클록 신호의 일련의 분주 결과를 포함하는 분주된 피드백 클록 신호를 더 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
제 16 항에 있어서,

상기 동기 수단은,

제 1 및 제 2 논리 회로들과;

상기 제 1 및 제 2 논리회로들 각각에 연결되어, 상기 배율 시스템 클록 신호를 변화시키기 위한 수단과;

상기 클록 트리 분포 회로에 연결되어, 상기 피드백 클록 신호를 분주하고, 분주된 피드백 클록 신호를 출력하는 위한 수단을 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
제 17 항에 있어서,

상기 제 1 논리 회로는 상기 시스템 클록 신호와 상기 동기 신호를 비교하기 위한 제 1 비교 수단을 포함하고,

상기 제 2 논리 회로는 상기 피드백 클록 신호 및 상기 분주된 피드백 클록 신호를 비교하기 위한 제 2 비교 수단을 포함하며,

상기 변화 수단은 상기 제 1 비교 수단 및 상기 제 2 비교 수단을 기반으로 하여 상기 배율 시스템 클록 신호의 주파수 및 위상을 조정하기 위한 수단을 포함하는 것을 특징으로 하는 배율 시스템 클록 신호의 동기 회로.
시스템 클록 신호를 발생시키는 시스템내 클록 신호들의 동기 방법에 있어서,

제 1 장치와,

상기 제 1 장치에 연결되어 작동하되, 각각이

상기 시스템 클록 신호에 대응하는 제 1 배율 시스템 클록 신호 및 상기 시스템 클록 신호를 제외한 소정의 신호에 대응하는 제 2 배율 시스템 클록 신호를 발생시키기 위한 수단을 포함한

적어도 하나의 제 2 장치를 구비한 시스템에서 클록 신호들의 동기 방법에 있어서,

상기 제 2 장치 각각에 대해:

상기 시스템 클록 신호와 동기 신호를 입력하는 단계와,

상기 제 1 배율 시스템 클록 신호와 상기 제 2 배율 시스템 클록 신호 중의 하나를 포함하는 장치 배율 시스템 클록 신호를 발생시키기 위해 상기 시스템 클록 신호를 배율하는 단계와;

상기 장치 배율 시스템 클록 신호를 클록 트리 분배 회로에 출력하는 단계와;

상기 장치 배율 시스템 클록 신호가 상기 시스템 클록 신호에 대응하는 지 여부를 판단하는 단계와;

상기 제 2 배율 시스템 클록 신호를 발생하는 단계와;

상기 판단 단계를 기반으로 하여, 장치 배율 시스템 클록 신호 각각을 상기 적어도 하나 이상의 제 2 장치의 다른 것들의 다른 장치 배율 시스템 클록 신호들과 동기시키기 위해 상기 장치 배율 시스템 클록 신호를 조정하는 단계를 포함하는 것을 특징으로 하는 시스템내 클록 신호들의 동기 방법.
제 19 항에 있어서,

상기 판단 단계는,

상기 클록 트리 분포 회로로부터 피드백 클록 신호를 입력받는 단계와;

분주된 피드백 클록 신호를 발생시키기 위해 상기 피드백 클록 신호를 분주하는 단계와;

상기 장치 배 클록 신호와 상기 분주된 피드백 클록 신호를 비교하고, 상기 시스템 클록 신호와 상기 동기 신호를 비교하는 단계를 포함하는 것을 특징으로 하는 시스템내 클록 신호들의 동기 방법.